JPS60122445A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
- Publication number
- JPS60122445A JPS60122445A JP59173270A JP17327084A JPS60122445A JP S60122445 A JPS60122445 A JP S60122445A JP 59173270 A JP59173270 A JP 59173270A JP 17327084 A JP17327084 A JP 17327084A JP S60122445 A JPS60122445 A JP S60122445A
- Authority
- JP
- Japan
- Prior art keywords
- address
- level
- logical
- register
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想記憶方式の計算機において、プログラム
で使用する論理アドレスと、実際に記憶装置の参照を行
なう実アドレスとの間のアドレス変換装置に関するもの
である。
で使用する論理アドレスと、実際に記憶装置の参照を行
なう実アドレスとの間のアドレス変換装置に関するもの
である。
第１図（Ａ）に中央処理装置（以後ＢＰＵと略す）にお
ける従来のアドレス変換方式を示す。プログラムで使用
されるアドレスは、論理アドレスとして、論理アドレス
・レジスタ（ＬＡＲと略す）４に設定される。ＢＰｔＪ
の動作状態を示すレジスタ２ （ＰＳＷと略す）のある
１ビツトの値１または０によりアドレス変換モード（Ｔ
モードと略す）または非アドレス変換モード（〒モード
と略す）が示される。仮想記憶装置、実記憶装置はペー
ジと呼ばれる領域に分割されている。さらに、連続する
仮想ページのいくつかを集めて、セグメントと呼んでい
る。Ｔモードのときは、論理アドレスは、アドレス変換
機構１により実アドレスに変換される。〒モードのとき
は、論理アドレスは、変換を受けず、そのまま実アドレ
スとして使用される。
ける従来のアドレス変換方式を示す。プログラムで使用
されるアドレスは、論理アドレスとして、論理アドレス
・レジスタ（ＬＡＲと略す）４に設定される。ＢＰｔＪ
の動作状態を示すレジスタ２ （ＰＳＷと略す）のある
１ビツトの値１または０によりアドレス変換モード（Ｔ
モードと略す）または非アドレス変換モード（〒モード
と略す）が示される。仮想記憶装置、実記憶装置はペー
ジと呼ばれる領域に分割されている。さらに、連続する
仮想ページのいくつかを集めて、セグメントと呼んでい
る。Ｔモードのときは、論理アドレスは、アドレス変換
機構１により実アドレスに変換される。〒モードのとき
は、論理アドレスは、変換を受けず、そのまま実アドレ
スとして使用される。
以下にＴモードのときの変換を第１図にしたがって、説
明する。５．はアドレス変換早見表で、論理ページ番号
と、実ページ番号の対応を記憶する連想記憶装置である
。ＬＡＲ４の値で示される論理ページ番号は、まず、５
．に送られ、７．の比較器により比較され、一致したら
実ページ番号Ｐ′が、ページ・アドレス・レジスタ（Ｐ
ＡＲと略す）８．に設定される。５．に登録されてぃな
いときは、論理ページ番号は、実メモリドの変換テーブ
ルを使用するアドレス変換機構（Ｄ Ａ Ｔと略す）９
．による変換を受け、実アドレスに変換される。その変
換後アドレスは、データ・バス１６、を経由して、次の
参照のときのために早見表５．に書き込まれる。
明する。５．はアドレス変換早見表で、論理ページ番号
と、実ページ番号の対応を記憶する連想記憶装置である
。ＬＡＲ４の値で示される論理ページ番号は、まず、５
．に送られ、７．の比較器により比較され、一致したら
実ページ番号Ｐ′が、ページ・アドレス・レジスタ（Ｐ
ＡＲと略す）８．に設定される。５．に登録されてぃな
いときは、論理ページ番号は、実メモリドの変換テーブ
ルを使用するアドレス変換機構（Ｄ Ａ Ｔと略す）９
．による変換を受け、実アドレスに変換される。その変
換後アドレスは、データ・バス１６、を経由して、次の
参照のときのために早見表５．に書き込まれる。
Ｔ、Ｔモードに関係なく、実アドレスは、ストレジ・ア
ドレス・レジスタ（ＳＡＲと略す）１０゜に送られ、指
定された実アドレスのデータがストレジ・データ・レジ
スタ （ＳＤＲと略す）１２゜に設定される。１１．は
主記憶装置である。
ドレス・レジスタ（ＳＡＲと略す）１０゜に送られ、指
定された実アドレスのデータがストレジ・データ・レジ
スタ （ＳＤＲと略す）１２゜に設定される。１１．は
主記憶装置である。
第２図は、従来の入出力を制御するチャネル装置２８の
機能を示す。すなわち、ＢＰＵにより、チャネル２８．
六入出力の起動がかかると、チャネルは、レジスタ２１
に示される固定実番地βよリチャネル・アドレス・ワー
ドを読み出し、指令・アドレス・レジスタ（ＣＡＲと略
す）２２に設定する。チャネル・アドレス・ワードには
、主記憶装置１１に用意されたチャネル動作を指示する
指令群の先頭実アドレスと、保護キーとが記憶さ３− れており、これらが、ＣＡＲ・２２に設定される訳であ
る。ＣＡ、 Ｒ・２２により指し示された主記憶袋Ｗ１
１−ヒのチャネル指令は、チャネル指令記憶レジスタ（
ＣＣＲと略す）２３に取り込まれ、そこで解釈されて、
入出力制御装置２６へ送られる。また、その指令がチャ
ネル内でのブランチを表わす場合は、そのブランチ先の
実アドレスをデータ線３４を介してＣＡＲ・２２に送り
、次に取り出すべき指令のアドレスを変更する。そうで
ないときは、ＣＡＲ・２２の値は、次の指令アドレスを
指すように一定値だけ増加される。以上が、従来のアド
レス変換方法、およびチャネル動作の概要である。
機能を示す。すなわち、ＢＰＵにより、チャネル２８．
六入出力の起動がかかると、チャネルは、レジスタ２１
に示される固定実番地βよリチャネル・アドレス・ワー
ドを読み出し、指令・アドレス・レジスタ（ＣＡＲと略
す）２２に設定する。チャネル・アドレス・ワードには
、主記憶装置１１に用意されたチャネル動作を指示する
指令群の先頭実アドレスと、保護キーとが記憶さ３− れており、これらが、ＣＡＲ・２２に設定される訳であ
る。ＣＡ、 Ｒ・２２により指し示された主記憶袋Ｗ１
１−ヒのチャネル指令は、チャネル指令記憶レジスタ（
ＣＣＲと略す）２３に取り込まれ、そこで解釈されて、
入出力制御装置２６へ送られる。また、その指令がチャ
ネル内でのブランチを表わす場合は、そのブランチ先の
実アドレスをデータ線３４を介してＣＡＲ・２２に送り
、次に取り出すべき指令のアドレスを変更する。そうで
ないときは、ＣＡＲ・２２の値は、次の指令アドレスを
指すように一定値だけ増加される。以上が、従来のアド
レス変換方法、およびチャネル動作の概要である。
つぎに、従来方式の問題点をのべる。
仮想計算機（以下ＶＭと略す）システムにおいては、ひ
とつの実計算機の下に、いくつかの論理的な計算機（す
なわちＶＭ）を定義することかで°きる。８ＶＭの記憶
装置は、主記憶装置への写像により実現される仮想記憶
装置である。各ＶＭには、そのＶＭ用のオペレーティン
グ・システム４− （以下Ｏ８と略す）がロードされ、そのＯ８の下でアプ
リケーション・プログラムが動作する。
とつの実計算機の下に、いくつかの論理的な計算機（す
なわちＶＭ）を定義することかで°きる。８ＶＭの記憶
装置は、主記憶装置への写像により実現される仮想記憶
装置である。各ＶＭには、そのＶＭ用のオペレーティン
グ・システム４− （以下Ｏ８と略す）がロードされ、そのＯ８の下でアプ
リケーション・プログラムが動作する。
Ｏ８が、さらに自分自身の仮想記憶装置をサポートする
場合は、記憶装置の階層は、第５図に示すように３段階
になる。レベル１は、すなわち主記憶装置である。レベ
ル１のＣＰは、仮想計算機システム全体を制御するプロ
グラムである。レベル２はＶＭ自身の記憶装置（実は仮
想記憶）、レベル３はＶＭ上のＯ８の生成する仮想記憶
装置である。
場合は、記憶装置の階層は、第５図に示すように３段階
になる。レベル１は、すなわち主記憶装置である。レベ
ル１のＣＰは、仮想計算機システム全体を制御するプロ
グラムである。レベル２はＶＭ自身の記憶装置（実は仮
想記憶）、レベル３はＶＭ上のＯ８の生成する仮想記憶
装置である。
さて、このようなシステムの中の、いくつかのＶＭを高
速化したい場合は、そのＶＭの記憶装置（すなわちレベ
ル２メモリ）全体をレベル１メモリへ常駐化することに
なる。常駐化の方法としては、従来から行なわれている
レベル２アドレス＝レベル１アドレスとする方法がある
が、この方法は唯ひとつのＶＭに対してのみ有効である
。他のＶＭについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス対応関
係が任意だと、レベル２メモリ上のチャネル指令群（論
理指令群）をレベル１メモリ上のチャネル指令群（実指
令群）に変換するための処理が必要となり高速化が望め
ない。そこで、レベル１上に位置をずらして常駐化する
ようにすれば、レベル２アドレス＋α＝レベル１アドレ
スという関係が成立するので、チャネル指令群の変換処
理が簡単となり、それに要する時間が減るので性能をあ
げることができる。しかし、変換処理をプログラムで行
なうので、その処理時間をへらすには限度がある。さら
にアドレス対応関係が簡単であるにもかかわらず、レベ
ル２からレベル１への写像テーブル（実ＳＴ／ＰＴと略
す。ＳＴ：セグメント・テーブル、ＰＴ：ページ・テー
ブル）を省くことができない。一般的なストレジ対応関
係では、レベレ３からレベル１へのアドレス対応関係を
表わすシャドウ・テーブルがＣＰにより作られる。シャ
ドウ・テーブルは、仮想ＳＴ／ＰＴ（レベル３からレベ
ル２へのアドレス変換テーブル）と実ＳＴ／ＰＴ （レ
ベル２からレベル１へのアドレス変換テーブル）とを併
合して作られる。
速化したい場合は、そのＶＭの記憶装置（すなわちレベ
ル２メモリ）全体をレベル１メモリへ常駐化することに
なる。常駐化の方法としては、従来から行なわれている
レベル２アドレス＝レベル１アドレスとする方法がある
が、この方法は唯ひとつのＶＭに対してのみ有効である
。他のＶＭについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス対応関
係が任意だと、レベル２メモリ上のチャネル指令群（論
理指令群）をレベル１メモリ上のチャネル指令群（実指
令群）に変換するための処理が必要となり高速化が望め
ない。そこで、レベル１上に位置をずらして常駐化する
ようにすれば、レベル２アドレス＋α＝レベル１アドレ
スという関係が成立するので、チャネル指令群の変換処
理が簡単となり、それに要する時間が減るので性能をあ
げることができる。しかし、変換処理をプログラムで行
なうので、その処理時間をへらすには限度がある。さら
にアドレス対応関係が簡単であるにもかかわらず、レベ
ル２からレベル１への写像テーブル（実ＳＴ／ＰＴと略
す。ＳＴ：セグメント・テーブル、ＰＴ：ページ・テー
ブル）を省くことができない。一般的なストレジ対応関
係では、レベレ３からレベル１へのアドレス対応関係を
表わすシャドウ・テーブルがＣＰにより作られる。シャ
ドウ・テーブルは、仮想ＳＴ／ＰＴ（レベル３からレベ
ル２へのアドレス変換テーブル）と実ＳＴ／ＰＴ （レ
ベル２からレベル１へのアドレス変換テーブル）とを併
合して作られる。
レベル３上で、プログラムが動作する場合は、ハードウ
ェアのアドレス変換機構は、このシャドウ・テーブルを
用いて、レベル３からレベル１へのアドレス変換を行な
う。
ェアのアドレス変換機構は、このシャドウ・テーブルを
用いて、レベル３からレベル１へのアドレス変換を行な
う。
第１図（Ｂ）の９は従来のアドレス変換機構を示す。論
理アドレス・レジスタＬ Ａ Ｒ４のセグメント番号フ
ィールドの値Ｓは、セグメント・テーブルＳＴのシステ
ム先頭実アドレスを含むレジスタ４０の値と、加算器４
１により加算され、その結果ＳＴの対応するエントリの
実アドレスが得られる。そのアドレスは、主記憶装置の
ストレジ・アドレス・レジスタＳＡＲに送られ、主記憶
装置上のＳＴの対応エントリの値が読み出され、ストレ
ジ・データ・レジスタＳＤＲにセラｌ〜される。第１図
（Ｂ）では、簡単のために、このＳＡＲ，ＳＤＲは省略
し、直接ＳＴの対応エントリから読み出すような形式で
結線しである。主記憶装置上のページ・テーブルＰＴの
エントリの読み出しに対しても同様の結線を用いた。さ
て、読み出されたＳＴの対応エントリの値は、対応する
ＰＴの先頭実ア７− ドレスに等しく、データ線４４を経由して、Ｌ Ａ、
Ｒ４のＰフィールドの値Ｐとともに、加算器４２へ送ら
れる。その出力信号４５は、対応するＰＴのエントリの
実アドレスに等しく、このアドレス信号によりＰＴの対
応エントリが読み出され、データ線４６に出力される。
理アドレス・レジスタＬ Ａ Ｒ４のセグメント番号フ
ィールドの値Ｓは、セグメント・テーブルＳＴのシステ
ム先頭実アドレスを含むレジスタ４０の値と、加算器４
１により加算され、その結果ＳＴの対応するエントリの
実アドレスが得られる。そのアドレスは、主記憶装置の
ストレジ・アドレス・レジスタＳＡＲに送られ、主記憶
装置上のＳＴの対応エントリの値が読み出され、ストレ
ジ・データ・レジスタＳＤＲにセラｌ〜される。第１図
（Ｂ）では、簡単のために、このＳＡＲ，ＳＤＲは省略
し、直接ＳＴの対応エントリから読み出すような形式で
結線しである。主記憶装置上のページ・テーブルＰＴの
エントリの読み出しに対しても同様の結線を用いた。さ
て、読み出されたＳＴの対応エントリの値は、対応する
ＰＴの先頭実ア７− ドレスに等しく、データ線４４を経由して、Ｌ Ａ、
Ｒ４のＰフィールドの値Ｐとともに、加算器４２へ送ら
れる。その出力信号４５は、対応するＰＴのエントリの
実アドレスに等しく、このアドレス信号によりＰＴの対
応エントリが読み出され、データ線４６に出力される。
以上の説明がられかるとおり、従来のＳＴ／ＰＴのテー
ブル検索は、すべて実アドレスで行なわれており、論理
アドレスによる検索を行なうことはできない。
ブル検索は、すべて実アドレスで行なわれており、論理
アドレスによる検索を行なうことはできない。
本発明は、従来技術のところで述べた問題点を解決し、
複数個の高速ＶＭを実現することを目的とする。
複数個の高速ＶＭを実現することを目的とする。
」二記目的を達成するため本発明は論理レベル。
仮想物理レベル、実レベル等の多階１２層のレベル変換
を行なう変換テーブルを有し、該変換テーブルのエント
リの内容を各オペレーティングシステムに与えられた定
数により修飾することにより該テーブルの下位のレベル
より更に下位のレベル８− のアドレスに変換する手段を有することを主な特徴とす
るものである。
を行なう変換テーブルを有し、該変換テーブルのエント
リの内容を各オペレーティングシステムに与えられた定
数により修飾することにより該テーブルの下位のレベル
より更に下位のレベル８− のアドレスに変換する手段を有することを主な特徴とす
るものである。
以下の実施例では、複数個の高速ＶＭを実現するのに効
果をもつ場合の実施例を示す。すなわち、アドレス変換
機構として２種類考え、計算機の動作状態により、その
中の、どちらかひとつの変換を実施する場合を示す。
果をもつ場合の実施例を示す。すなわち、アドレス変換
機構として２種類考え、計算機の動作状態により、その
中の、どちらかひとつの変換を実施する場合を示す。
以下、本発明を実施例を参照して詳細に説明する。
先ず第３図について説明する。
１は従来のアドレス変換機構であり、１５は、新たに追
加したアドレス変換機構である。従来技術の所で説明し
たように、プログラムで使用する論理アドレスは、ＬＡ
Ｒ４に設定され、計算機がアドレス変換モードのときは
、１によりアドレス変換を受けて、実アドレスとなりデ
ータ線１７に出力される。非アドレス変換モードのとき
は、論理アドレスは、そのまま、実アドレスとして、論
理回路３へ送られる。３へは２８ｗ２のＰ、〒信号が送
られており、Ｐ＝１のときは、論理アドレスは、データ
線１８に出力され、Ｐ＝Ｏのときは、Ｊ９へ出力される
。１８に出力された信号は１５の加算器１４へ入力され
る。レジスタ１３には一定値αが設定されており、これ
も加算器１４へ入力される。レジスタ１３はプログラム
により自由に値を設定できるものであり各Ｏ８ごとに夫
々設定することができる。加算器１４の出力はＳＡＲ・
１０に送られ、これにより主記憶装置１１への参照が行
なわれる。データ線１９．１７に出たアドレスは、その
まま主記憶装置への参照アドレスとして使用される。
加したアドレス変換機構である。従来技術の所で説明し
たように、プログラムで使用する論理アドレスは、ＬＡ
Ｒ４に設定され、計算機がアドレス変換モードのときは
、１によりアドレス変換を受けて、実アドレスとなりデ
ータ線１７に出力される。非アドレス変換モードのとき
は、論理アドレスは、そのまま、実アドレスとして、論
理回路３へ送られる。３へは２８ｗ２のＰ、〒信号が送
られており、Ｐ＝１のときは、論理アドレスは、データ
線１８に出力され、Ｐ＝Ｏのときは、Ｊ９へ出力される
。１８に出力された信号は１５の加算器１４へ入力され
る。レジスタ１３には一定値αが設定されており、これ
も加算器１４へ入力される。レジスタ１３はプログラム
により自由に値を設定できるものであり各Ｏ８ごとに夫
々設定することができる。加算器１４の出力はＳＡＲ・
１０に送られ、これにより主記憶装置１１への参照が行
なわれる。データ線１９．１７に出たアドレスは、その
まま主記憶装置への参照アドレスとして使用される。
さて、第３図（Ａ、）の中のアドレス変換機構９′の詳
細図を第３（Ｂ）に示す。第１′図の９との違いは、セ
グメント・テーブルＳＴの対応エントリの値４４に、Ｌ
Ａ Ｒ４のページ・フィールドＰの値の外に、さらに
レジスタ１３の値αを加算器４２′により加算した値を
対応ページ・テーブルＰＴのエントリ・アドレス信号４
５として用いること、および、対応ＰＴエントリの値に
、さらに、レジスタ１３の値αを加算器４３により加算
して、出力データ線４６に出力するところだけである。
細図を第３（Ｂ）に示す。第１′図の９との違いは、セ
グメント・テーブルＳＴの対応エントリの値４４に、Ｌ
Ａ Ｒ４のページ・フィールドＰの値の外に、さらに
レジスタ１３の値αを加算器４２′により加算した値を
対応ページ・テーブルＰＴのエントリ・アドレス信号４
５として用いること、および、対応ＰＴエントリの値に
、さらに、レジスタ１３の値αを加算器４３により加算
して、出力データ線４６に出力するところだけである。
この実施例でα＝０と設定すれば、従来のハードウェア
との互換性も保たれる。
との互換性も保たれる。
第４図の説明を以下に行なう。従来のチャネル装置２８
に加算回路３３を設ける。
に加算回路３３を設ける。
さて、第５図は本発明の詳細な説明図であるが、従来の
プログラム技術により、上述のシャドウ・テーブルを省
略して、仮想ＳＴ／ＰＴをシャドウ・テーブルとして用
いる方法である。このため、ＶＭＪ：のＯ８との提携機
能として、仮想ＳＴ／ＰＴの各エントリに、本来のレベ
ル２アドレスにαを加算した値を入力する機能をもたせ
たものである。このため、ここでαを加算した仮想ＳＴ
／ＰＴを、そのままシャドウ・テーブルとして使うこと
ができる。
プログラム技術により、上述のシャドウ・テーブルを省
略して、仮想ＳＴ／ＰＴをシャドウ・テーブルとして用
いる方法である。このため、ＶＭＪ：のＯ８との提携機
能として、仮想ＳＴ／ＰＴの各エントリに、本来のレベ
ル２アドレスにαを加算した値を入力する機能をもたせ
たものである。このため、ここでαを加算した仮想ＳＴ
／ＰＴを、そのままシャドウ・テーブルとして使うこと
ができる。
本発明を従来の方式と比較すると、次の点が改善されて
いる。
いる。
（＋） レベル２メモリーＦのチャネル指令群を、プ１
１− ログラムによりレベル１メモリ上の指令群に変換する必
要はなく、直接実行させることができる。
１− ログラムによりレベル１メモリ上の指令群に変換する必
要はなく、直接実行させることができる。
（２）シたがって、指令群の動的変更（指令群をチャネ
ルが実行している間に、ＢＰＵ側で、その指令を変更す
ること）を、レベル２上で行なっても正しく実行される
。従来の方式で、動的変更をサポートするには、Ｏ８と
の特別な提携機能が必要であるが、本方式では不要とな
る。
ルが実行している間に、ＢＰＵ側で、その指令を変更す
ること）を、レベル２上で行なっても正しく実行される
。従来の方式で、動的変更をサポートするには、Ｏ８と
の特別な提携機能が必要であるが、本方式では不要とな
る。
（３） レベル２からレベル１への写像テーブルを省く
ことができる。その写像は、レジスタ１３に示される値
によりＢＰＵで行なわれる。
ことができる。その写像は、レジスタ１３に示される値
によりＢＰＵで行なわれる。
（４） レベル３からレベル１への写像テーブル（すな
わちシャドウＳＴ／ＰＴ）を省き、仮想ＳＴ／ＰＴで代
用するために、仮想ＳＴ／ＦＴを、そのまま、シャドウ
ＳＴ／ＰＴとして用いることができる。
わちシャドウＳＴ／ＰＴ）を省き、仮想ＳＴ／ＰＴで代
用するために、仮想ＳＴ／ＦＴを、そのまま、シャドウ
ＳＴ／ＰＴとして用いることができる。
（５）以上説明したごとく本発明によれば、仮想計算機
システムにおける、高速仮想計算機を１２− 複数個実現することができる。
システムにおける、高速仮想計算機を１２− 複数個実現することができる。
第１図（Ａ）、第１図（Ｂ）は、従来のアドレス変換機
構の説明図、第２図は、従来のチャネル装置の機能説明
図、第３図（Ａ）、第３図（Ｂ）、第４図はそれぞれ本
発明の一実施例、第５図は本発明の詳細な説明する図。 第 １ 回 （Ａ） 第 ７ 図 （Ｂ） 躬 ２ 図 名 、３ 図 （２１？ン 第 ４ ｍ
構の説明図、第２図は、従来のチャネル装置の機能説明
図、第３図（Ａ）、第３図（Ｂ）、第４図はそれぞれ本
発明の一実施例、第５図は本発明の詳細な説明する図。 第 １ 回 （Ａ） 第 ７ 図 （Ｂ） 躬 ２ 図 名 、３ 図 （２１？ン 第 ４ ｍ
Claims (1)
- 【特許請求の範囲】 １、 複数のオペレーティングシステムを同時に走行さ
せることができ該オペレーティングシステムのアドレス
を最」二部のレベルのアドレスとし、実メモリに付され
た物理的アドレスを最下位のレベルのアドレスとする多
階層アドレスをもつ仮想計算機システムにおいて、ある
オペレーティングシステムのある所定のレベルのアドレ
スを下位のレベルに変換する変換テーブルと該変換テー
ブルのエントリの内容を上記オペレーティングシステム
に与えられた定数により修飾することにより上記下位の
レベルよりさらに下位のレベルのアドレスに変換する手
段を有することを特徴とする仮想計算機システム。 ２、 上記多階層が３階層である第１項記載の仮想計算
機システム。 ３、 上記変換する手段による以外のアドレス変換を所
定のレベルのアドレスをそのオペレーティングシステム
に与えられた定数により修飾することにより下位のレベ
ルのアドレスに変換する第２の変換手段を有する第１項
記載の仮想計算機システム。 ４、 上記定数により修飾することが、該定数を上記変
換テーブルのエントリの内容に加算することである第１
項記載の仮想計算機システム。 ５、 上記第２の変換手段をチャンネル装置内に有する
第１項記載の仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173270A JPS60122445A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173270A JPS60122445A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11905077A Division JPS5452929A (en) | 1977-10-05 | 1977-10-05 | Address converting device for information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122445A true JPS60122445A (ja) | 1985-06-29 |
| JPS6126100B2 JPS6126100B2 (ja) | 1986-06-19 |
Family
ID=15957334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173270A Granted JPS60122445A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341484A (en) * | 1988-11-02 | 1994-08-23 | Hitachi, Ltd. | Virtual machine system having an extended storage |
| US5499379A (en) * | 1988-06-30 | 1996-03-12 | Hitachi, Ltd. | Input/output execution apparatus for a plural-OS run system |
-
1984
- 1984-08-22 JP JP59173270A patent/JPS60122445A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499379A (en) * | 1988-06-30 | 1996-03-12 | Hitachi, Ltd. | Input/output execution apparatus for a plural-OS run system |
| US5341484A (en) * | 1988-11-02 | 1994-08-23 | Hitachi, Ltd. | Virtual machine system having an extended storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126100B2 (ja) | 1986-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5123101A (en) | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss | |
| US5230045A (en) | Multiple address space system including address translator for receiving virtual addresses from bus and providing real addresses on the bus | |
| US4155119A (en) | Method for providing virtual addressing for externally specified addressed input/output operations | |
| US4386402A (en) | Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack | |
| EP0106572B1 (en) | Data processing system with virtual machines | |
| US5481688A (en) | Information processing system having an address translation table loaded with main/expanded memory presence bits | |
| JPS6376034A (ja) | 多重アドレス空間制御方式 | |
| US4811206A (en) | Data processing system with overlapped address translation and address computation | |
| JPH0661066B2 (ja) | 記憶制御装置 | |
| US5107417A (en) | Address translating method for translating virtual address to real address with specified address register to allow bypass of translation steps | |
| JPS60122445A (ja) | 仮想計算機システム | |
| JPH0221616B2 (ja) | ||
| JPS5844263B2 (ja) | 記憶制御回路 | |
| JPS626261B2 (ja) | ||
| JP2933628B2 (ja) | 主記憶装置管理方法および計算機システム | |
| GB2221066A (en) | Address translation for I/O controller | |
| JPS63244152A (ja) | 拡張記憶装置アクセス制御装置 | |
| JPS60122444A (ja) | 仮想計算機システム | |
| JP3238390B2 (ja) | バッファ記憶装置 | |
| JP2860655B2 (ja) | 並列命令実行型プロセッサ | |
| JPS5858752B2 (ja) | アドレス変換装置 | |
| JPS5953588B2 (ja) | メモリ・インタリ−ブ制御方式 | |
| JPS6143744B2 (ja) | ||
| JP2684752B2 (ja) | 拡張記憶制御方式 | |
| JPS60241135A (ja) | アドレス生成方式 |