JPS6136264B2 - - Google Patents

Description

【発明の詳細な説明】 説明の概要 計算機システムにおける機構は、計算機システ
ムの蓄積のセグメントのバイトのような少なくと
も１部分の実アドレスにプログラム発生される仮
想アドレスを変換する。その変換機構は、実蓄積
アドレスを形成するために２つのモードの何れか
において作動できる。変換機構の動作の何れかの
モードにおいて、仮想アドレスの第１部分は、第
１フイールド部分および第２フイールド部分を
各々が有する複数のセグメント・デイスクリプタ
のうち予定された１つを選択するために利用され
る。選択されたセグメント・デイスクリプタの第
１フイールド部分は、蓄積セグメントの構成が隣
接ブロツクか又は蓄積の非隣接サブセグメントか
ら成るかどうかを示し、そして、それに対応し
て、選択されたセグメント・デイスクリプタの第
２フイールド部分および仮想アドレスの他の部分
から実アドレスが形成される第１モードにおいて
又は選択されたセグメント・デイスクリプタの第
２フイールド部分によつて選択されたサブセグメ
ント・デイスクリプタのフイールド部分および仮
想アドレスの他の部分から実アドレスが形成され
る第２モードにおいてその機構を動作させる。

本発明の背景 本発明の分野 本発明は、広くいえば計算機システムにおける
実（リアル）蓄積のアドレツシングに関係し、特
に、蓄積の隣接または非隣接セグメントの少なく
とも１部分の実蓄積アドレスを形成するための仮
想アドレス変換方法および機構に関する。

従来技術の説明 現代の計算機システムは、しばしば多数のユー
ザー、プログラムおよび指令プロセツサにアクセ
ス可能であり、このような場合に、それらは、そ
のシステムの蓄積またはメモリに蓄積される多重
プログラムに基づいて多重プロセツシング／多重
プログラミングの周囲状況において作動する。
個々のユーザーは、あたかも彼のプログラムがそ
れ自体によつて実行されるべきであるかのよう
に、彼のプログラムを書く。計算機システムは、
そのプログラムを支えるために必要なサービスを
与え、そして、それを動作中他のプログラムおよ
びシステムのハードウエア素子と共に調整的に働
かせる。このシステムにおける物理的ハードウエ
アは、プログラムが書かれるもつと強力なハード
ウエアマシーンをシミユレートするために実行プ
ログラムと結合される。多重プロセツシング周囲
状況のこの型において、各ユーザーに対して彼は
自身のゆだねられた計算機システムを有すると思
われる。

しかしながら、多重プロセツシング／多重プロ
グラミングの周囲状況において計算機システムの
動作は、蓄積アドレツシング問題をもたらす。１
つのプログラムにおける実（リアル）または物理
的蓄積アドレスは、他のプログラムにおける実蓄
積アドレスと衝突してはならない。それゆえ、普
通の物理的アドレツシング概念は、多重プロセツ
シング・システムにおいてみたすのは難かしい。

従つて、現代の多重プロセツシング計算機シス
テムは、仮想アドレツシングの或る型を通常利用
する。仮想アドレツシングでは、ユーザーは、あ
たかもプログラムがその自体の又は仮想マシーン
においてそれ自体によつて実行されるべきである
かのように、彼のプログラムを書く。数個のプロ
グラムは、同じ仮想アドレスを参照することがで
きるが、しかし、これらは、異なる実（リアル）
蓄積アドレスに対応する。従つて、マルチプロセ
ツシング計算機システムは、仮想アドレスを実ア
ドレスに変換もしくはトランスレートするための
或る手段を含まねばならない。更に、１つのプロ
グラムのみにおける仮想アドレスがその対応する
実アドレスを参照し、他のプログラムにおける同
じ仮想アドレスに対応する他の実アドレスを参照
しないように、変換が正しくなされることは確実
にするための手段をこのシステムは含まねばなら
ない。

仮想アドレツシングの任意の形を有する多重プ
ロセツシングの周囲状況における計算機システム
の動作は、蓄積スペース割当て及び利用の問題を
生じる。従来技術のシステムは、多種の蓄積割当
および利用計画を使用した。これらの計画は、３
つのカテゴリーすなわちセグメンテーシヨン、ペ
ーシングまたは両方の結合に主としてわかれる。
与えられた計算機システムに対する最適の計画を
案出する場合に、多くのフアクタの間での妥協ま
たは思い切りが頭に浮ばねばならない。

本発明の要約 本発明は、蓄積配置、蓄積アドレス伸長および
アクセス防護の有効なハードウエア機械化を容易
にする計算機システムにおける独特な仮想アドレ
スを実アドレスに変換する方法を提供する。この
能力は、データ通信機能を遂行する計算機システ
ム（それに限定されないが）に対して特に有用で
ある。何故ならば、通常のソフトウエア蓄積マネ
ージメント技術は、リアル・タイム周囲状況にお
いてシステム能力の消費において非能率になろう
とするからである。

本発明の変換方法は、各ユーザーの小さい仮想
アドレス・スペースが、セグメント基盤上の蓄積
の配置を通してシステムの蓄積の大きな実アドレ
ス・スペースを通して任意の個所にマツプされる
セグメンテーシヨンによつて最も良く特徴づけら
れ、それによつて予定の最大サイズを有する蓄積
の隣接セグメントへのマツピングを許すが、この
方法はまた、セグメント・ページング技術を使用
する。このセグメント・ページング技術は、小さ
い予定の最大サイズを有する蓄積の非隣接サブセ
グメント中に仮想アドレス・スペースのマツピン
グを許す。換言すると、遂行される変換方法は、
２つのモード、すなわち隣接セグメント・モード
および非隣接サブセグメント・モードにおいて動
作できる。このような遂行は、蓄積配置において
細かい微小体を与えるが、さらに必要時に高速蓄
積参照を許す。細かい微小体の利点が利用される
サブセグメント・モードにおけるアドレス形成と
或る付加的な総経費が関連するが、これは、フレ
キシブルな蓄積方法に対して支払うべき正当な価
格と思われる。

従つて、本発明は、計算機システムの蓄積のセ
グメントのバイトのような少なくとも１部の実ア
ドレスにプログラム発生仮想アドレスを変換する
ための計算機システムにおける方法および機構を
与える。アドレス変換は、実蓄積アドレスを形成
するために２つのモードの何れかによつて遂行さ
れ得る。動作の何れかのモードにおいて、仮想ア
ドレスの第１部分は、第１フイールド部分および
第２フイールド部分を各々が有する複数のセグメ
ント・デイスクリプタのうちの予定の１つを選択
するために利用される。選択されたセグメント・
デイスクリプタの第１のフイールド部分は、蓄積
セグメントの構成が、蓄積の隣接セグメントを形
成する隣接ブロツクから成るか、又は蓄積の非隣
接セグメントを形成する非隣接サブセグメントか
ら成るかを示し、それに対応して、アドレス変換
を第１モードまたは第２モードにて進行させる。

第１モードにおいて、実アドレスは、選択され
たセグメント・デイスクリプタの第２フイールド
部分および仮想アドレスの他の部分から形成され
る。特に、仮想アドレスの第２部分は、選択され
たセグメント・デイスクリプタの第２フイールド
部分に加えられ、その和を形成し、仮想アドレス
の第３部分はその和に連結されて、実アドレスを
形成する。

第２モードにおいて、実アドレスは、仮想アド
レスの他の部分および選択されたセグメント・デ
イスクリプタの第２フイールド部分によつて選択
されたサブセグメント・デイスクリプタのフイー
ルド部分から形成される。特に、仮想アドレスの
第２部分は、複数のサブセグメント・デイスクリ
プタのうちの予定の１つを選択するために、選択
されたセグメント・デイスクリプタの第２フイー
ルド部分に連結される。それから、仮想アドレス
の第３部分は、選択されたサブセグメント・デイ
スクリプタのフイールド部分に連結されて実アド
レスを形成する。

変換機構のハードウエア素子において、複数の
セグメント・デイスクリプタから成るテーブルを
含むための手段が与えられる。また、その機構
は、仮想アドレスを実アドレス蓄積に変換するた
めにその機構が進むべき動作の２つのモードのう
ちの１つを指定するために、選択されたセグメン
ト・デイスクリプタの第１フイールド部分に応答
する制御手段を含む。サブセグメント・デイスク
リプタは、そのシステムの蓄積に蓄積されるテー
ブルに含まれる。それゆえ、その機構が第２もし
くわサブセグメントモードにおいて動作している
時、サブセグメント・デイスクリプタの１つを選
択し且つ取つて来るために特別のサイクルをつく
ることが必要である。

前述のように、セグメント・デイスクリプタの
第１および第２フイールド部分のほかに、デイス
クリプタはまた他のフイールド部分を含む。この
他のフイールド部分は、どんな特定の機能アクセ
スがセグメントに対してなされ得るか及びセグメ
ントの長さはいくらであるかについて、セグメン
トが存在するかどうかを指定する。サブセグメン
ト・デイスクリプタはまた、サブセグメントが存
在するかどうかを指定するための他のフイールド
を含む。

本発明の詳しい説明 序 論 本発明は、よく知られた計算機回路および装置
の新規な構成的結合および動作の方法に主として
存在し、その特別の詳細な構成に存在しないの
で、これらよく知られた回路および装置の構成、
制御および配置は、本発明に適切な特定の詳細の
みを示す容易に理解可能なブロツク表示および略
線図の使用によつて図面に例示される。これは、
こゝの説明が専門家に容易にわかる構成の詳細に
よつて説明をかえつて不鮮明にしないためであ
る。また、これらのシステムの種々の部分は、適
当に統合され、本発明に適切なそれらの部分を強
調するために簡略にされる。

次の本発明の実施例の説明において、最初に、
仮想アドレス、セグメント・デイスクリプタおよ
びサブセグメント・デイスクリプタの好ましい構
成は、第１図を参照して説明される。その後に続
いて、仮想アドレスから実アドレスへの変換機構
およびその動作ステツプは、第１図ないし第５図
を参照して詳細に説明される。しかしながら、仮
想アドレスと、実アドレスの形成において使用さ
れるセグメントおよびサブセグメント・デイスク
リプタの説明に続く前に、本発明の簡単な全面的
な観察をまず行なうことは価値がある。

アドレス変換の概説 本発明の仮想アドレスから実アドレスへの変換
機構は、一般目的計算機システムのプロセツサ・
ハードウエアの１部であるのが好ましい。それ
は、局部（ローカル）蓄積に蓄積されたプログラ
ムにおける多重プロセツシング周囲状況における
プロセツサの動作を便利にする。その機構は、プ
ログラム・ソフトウエアに対して既知の仮想アド
レスを、蓄積ハードウエアに対して既知の実アド
レスに変換する。変換機構それ自体は、プログラ
ム・ソフトウエアに対して目に見えない。

実施例において、17ビツト仮想アドレスから24
ビツト実蓄積アドレスを導出する場合に、変換機
構は、ユーザーの128K（131072）バイト仮想ア
ドレス・スペースを計算機システムの蓄積の16M
（16772216）バイト物理的または実アドレス・ス
ペースにマツピングできる。その機構によつて使
用されるマツピング技術は、ユーザーに対して隣
接する仮想アドレス・スペースの128Kバイト
が、16Mバイト実蓄積の任意の所で4K（4096）
バイトの32個の隣接および非隣接セグメントの結
合された総計から実際に構成され得る点において
独特である。蓄積のセグメントは、128バイトの
インクリメントにおいてデータの4Kバイトを含
む。したがつて、隣接セグメントは、各々が128
バイトの32個の隣接ブロツクから構成され得る
が、非隣接セグメントは、各々が128バイトの32
個の非隣接サブセグメントから構成されうる。そ
れゆえ、隣接および非隣接セグメントの各々は、
同じ微小体を有する。１つの微小体は、隣接蓄積
の128バイトである。結果として、ユーザープロ
グラムによつてアクセス可能な仮想アドレス・ス
ペースは、128バイトの最小微小体を有する実蓄
積を通してから128Kバイトから成る。更に、仮
想スペースは、隣接セグメント（高速アクセス
4Kバイト微小体）および非隣接セグメント（低
速アクセス、128バイト微小体）の任意の結合か
ら構成されうる。

データの隣接セグメントの実蓄積アドレスは、
高速アクセスのために変換機構のハードウエア・
レジスタに存在する32個のセグメント・デイスク
リプタのテーブルに含まれるセグメント・デイス
クリプタから直接発生される。データの非隣接セ
グメントの実蓄積アドレスは、蓄積にある32個の
サブセグメント・デイスクリプタのテーブルから
選択され且つセグメント・デイスクリプタによつ
て指定されるサブセグメント・デイスクリプタ、
すなわちセグメント・デイスクリプタから直接発
生される。

ユーザーの仮想アドレス・スペースと実蓄積ア
ドレス・スペースの間の通信リンクを与えるセグ
メントおよびサブセグメント・デイスクリプタ・
テーブルは、計算機システムにおける実行プログ
ラムによつて設定され、ユーザーの適用プログラ
ムによつて変形のためにアクセスできない。

仮想アドレス 第１図の流れ図において、仮想（バーチユア
ル）アドレスの好ましい型が示される。数個のプ
ログラム指令のうちの任意の１つから通常の方法
において形成される仮想アドレスは、セグメン
ト・フイールドSEG（ビツト０―４）、セグメン
ト・フイールドSUB（ビツト５―９）およびデ
イスプレースメント・フイールドDISPL（ビツト
10―16）から成る17ビツト・バイト・アドレスで
ある。説明的に、詳しい説明を通して、例えば、
16ビツト語または32ビツト語の最高位ビツトをビ
ツト０として表わし且つ最低位ビツトをそれぞれ
ビツト15またはビツト16として表わすビツト・ナ
ンバリング計画が使用されることが指摘されねば
ならない。

それゆえ、仮想アドレスの５つの高位ビツト
（セグメント・フイールドのビツト０―４であ
る）アドレス変換（トランスレーシヨン）方法に
おいて使用されるべきセグメント・デイスクリプ
タのテーブル・エントリ・アドレスを指定する。
仮想アドレスの７つの低位ビツト（デイスプレー
スメント・フイールドのビツト10―16である）
は、変化を受けることなしに直接に、実（リア
ル）アドレスの７つの低位ビツトを与える。仮想
アドレスを中間の５つのビツト５―９から成る特
定の使用は、変換（トランスレーシヨン）機構が
動作のセグメントまたはサブセグメント・モード
を通して実（リアル）アドレスを発生すべきかど
うかに依存する。これらのモードは、第２図およ
び第４図そして第３図および第５Ａ―５Ｃ図にそ
れぞれ別々に例示されており、後に詳しく説明す
る。現在の目的のためには、動作のセグメント・
モードが指定されるならば、仮想アドレスの中間
の５つのビツトは、実アドレスを計算するのに使
用されることを指摘すれば十分である。他方、も
し動作のサブセグメント・モードが指定されるな
らば、中間の５つのビツトは、サブセグメント・
デイスクリプタのテーブル・エントリーアドレス
を形成する場合に使用される。

セグメント・デイスクリプタ 第１図において、セグメント・デイスクリプタ
（SD）の好ましい型が示される。セグメント・デ
イスクリプタは、アクセス・キーフイールドＫ
（ビツト０―７）、ベース・アドレス・フイールド
BA（ビツト８―24）および長さフイールドＬ
（ビツト27―31）から成る32ビツト語である。ビ
ツト25および26は、使用されない、そして２進０
に両方ともセツトされる。

Ｋフイールドのビツトは、数種の事を定める。
第１に、SPと表示されるビツト０は、セグメン
トが局部的な蓄積に存在するかどうかを定める。
もしビツト０が２進１にセツトされるならば、セ
グメントは現在、蓄積に存在する。ビツト０が２
進０にセツトされるならば、セグメントは存在せ
ず、この場合におけるセグメント参照（リフアレ
ンス）の開始は、中断（インターラプト）の発生
を生じる。次に、SSと表示されるＫフイールド
のビツト１は、セグメント構成、すなわち、それ
が隣接か又は非隣接かどうかを指定する。もしビ
ツト１が２進１にセツトされるならば、セグメン
トは、各々が128バイトを含む蓄積の32個の隣接
ブロツクもしくは隣接蓄積の4K（4096）バイト
から成ると定められる。もしビツト１が２進０に
セツトされるならば、セグメントは、各々が128
バイトを含む蓄積の32個の非隣接セグメントもし
くわ非隣接蓄積モジユーロ128の4Kバイトから成
ると定められる。したがつて、セグメント・デイ
スクリプタのＫフイールドにおけるSSビツト１
は、実（リアル）アドレスを発生する場合に変換
（トランスレーシヨン）機構によつて使用される
べき特定型式の技術（セグメントまたはサブセグ
メント・モード）を指定する。Ｋフイールドにお
ける残りのビツトのうちの或るものは、実行、読
取、書込等のような各種の機能に対して、セグメ
ントの中味が使用され得るかどうかを指定する。
しかしながら、これらのビツトは本発明の理解に
適切でないから、それらについてこれ以上説明す
ることは必要ない。

セグメント・デイスクリプタの基本アドレス・
フイールドを形成する次の17ビツト（８―24）
は、セグメント・モードまたはサブセグメント・
モードが実アドレス型式に対して使用されるべき
であることをＫフイールドのSSビツト１が指定
したかどうかに依存して、２つの事のうちの１つ
の事を表わす。もしセグメント・モードが指定
（SSビツト＝１）されるならば、BAフイールド
における17ビツトは、32個の隣接ブロツクから成
るセグメントが始まる局部（ローカル）蓄積にお
ける実アドレスを表わす。換言すると、BAフイ
ールドは、特定の隣接セグメントの32個の128バ
イト微小体の第１のものを指している。もしサブ
セグメント・モードが指定（SSビツト＝０）さ
れるならば、BAフイールドにおける17ビツト
は、32個の非隣接サブセグメントから成るセグメ
ントを規定するサブセグメント・デイスクリプ
タ・テーブルのスタートの局部（ローカル）蓄積
における実アドレスを表わす。

最後に、Ｌフイールドにおける５ビツト（27―
31）もまた２つの事のうちの１つを表わす。変換
（トランスレーシヨン）のセグメント・モードに
おいて、それらは、セグメントの長さを指定する
２進数の５つの最高位ビツトを表わす。それらの
５つのビツトは、128バイトまたは１微小体（２
進級00000によつて表わされる）の最小セグメン
ト長さ及び4K（4096）バイトまたは32微小体
（２進数11111によつて表わされる）の最大長さを
与える。変換のサブセグメント・モードにおい
て、Ｌフイールドのこれらの５ビツトは、サブセ
グメント・デイスクリプタ・テーブルにおける最
終の確実なエントリの数を定める。

サブセグメント・デイスクリプタ 第１図において、サブセグメント・デイスクリ
プタ（SSD）の好ましい型が示されている。サブ
セグメント・デイスクリプタは、サブセグメント
表示フイールドＰ（ビツト０）およびベース・ア
ドレス・フイールドBA（ビツト８―24）によつ
て構成される32ビツト語である。ビツト１―７お
よび25―31は使用されないで、すべて２進０にセ
ツトされる。

Ｐフイールド・ビツト０（サブセグメント・デ
イスクリプタの第１ビツト）は、非隣接セグメン
トにおける特定セグメントが局部（ローカル）蓄
積に存在するかどうかを定めるために使用され
る。ビツト０が２進１にセツトされるならば、サ
ブセグメントは現在蓄積にある。ビツト０が２進
０にセツトされるならば、サブセグメントは、ど
んな理由であつても、アドレス計算において使用
され得ないので、この場合におけるサブセグメン
ト参照（リフアレンス）の開始は、中断（インタ
ーラプト）の発生を生じる。したがつて、Ｐフイ
ールドから成るこの第１ビツトは、非隣接セグメ
ントの長さを制御するために、前述のセグメン
ト・デイスクリプタにおけるＬフイールドに対し
て、別の手段を与える。

サブセグメント・デイスクリプタのBAフイー
ルドの17ビツト（８―24）は、32個の非隣接サブ
セグメントから成るセグメントの個々のサブセグ
メントの局部（ローカル）蓄積における実（リア
ル）アドレスを表わす。換言すると、サブセグメ
ント・デイスクリプタは、128個のバイト境界
（バウンダリイ）における蓄積の何処かに位置さ
れうる32個の128バイト微小体のうちの特定の１
つを指している。

仮想アドレスから実アドレスへの変換 セグメント・モード 第２図および第４図を参照すると、動作のセグ
メント・モードにおいて、仮想アドレスから実ア
ドレスへの変換ステツプおよび機構がそれぞれ示
されている。セグメント・モードは、サブセグメ
ント・モードと共に第１図に示される。

第４図は、蓄積１０、プロセツサ／蓄積インタ
ーフエース・フアイル１２、およびフアイル・マ
ルチプレクサ１４を示し、残りの部分は、プロセ
ツサ・ハードウエアの１部を形成するアドレス変
換機構１６から成る。

プロセツサ／蓄積インターフエース・フアイル
１２におけるメモリ・アドレス・レジスタ
（MAR）の中味（ビツト15―31）が、プログラム
された指令に応答して適当なプロセツサ制御ハー
ドウエア（図示せず）によつて選択される時、何
れかのモードにおけるアドレス変換動作が開始さ
れる。MARの中味は、前述の組成を有する17ビ
ツト仮想アドレス（VA）から成る。

選択されたVAのSEGフイールドから成る５つ
の最高位ビツト０―４は、複数のビツト線路18を
経て導かれ、一連のレジスタ２０にマルチプレク
サ（MUX）１９によつて供給される。一連のレ
ジスタ２０は、32個のセグメント・デイスクリプ
タ（SD）エントリから成るセグメント・デイス
クリプタ・テーブルを含む。VAの最初の５ビツ
トを形成する（可能な32個からの）２進１および
０の与えられた組合わせ（コンビネーシヨン）
は、マルチプレクサ１９をして第１図，第２図お
よび第４図に示されるテーブルにおけるSDエン
トリのうちの特定の１つを選択せしめる。

特定のSDの選択にあたり、変換（トランスレ
ーシヨン）動作が継続できるかどうかを決定する
ために、数種のチエツクが第１図に示す且つ第４
図に部分的に示すSDに対して遂行される。前述
のように、各々のSDは、ＫフイールドおよびＬ
フイールドを有する。Ｋフイールドは、セグメン
ト表示（SP）または常駐ビツト０およびセグメ
ント構成（SS）ビツト１を含む。SPビツト０は
回路２２（第１図）に供給される。もしビツト０
か２進１に等しいならば、回路２２は中断（イン
ターラプト）信号を発生する。この中断信号は、
セグメントが蓄積にないこと及び従つて変換動作
が継続できないことを示す。SSビツト１は制御
回路２４（第１図および第４図）に供給される。
ビツト１が２進１に等しいならば、制御回路２４
は、制御信号を発生する。制御信号は、アドレス
変換動作がセグメント・モードにおいて継続する
ことを定める。Ｌフイールドは、VA（ビツト５
―９）のSUBフイールドと共にコンパレータ回
路２６（第１図）に供給されるSDのビツト27―
31を含み、そして、SUB＞Ｌならば中断信号を
発生し、セグメントのレンジがクロスされたこ
と、したがつて変換動作が継続できないことを示
す。

SPビツト０が、セグメントが蓄積１０にある
ことを示す２進０に等しいと仮定し、SSビツト
１が、変換がセグメント・モードにおいて進むこ
とを示す２進１に等しいと仮定し、VAのSUBフ
イールドがSDのＬフイールドよりも大きくない
と仮定し、且つ簡単に前述したＫフイールドの他
の特性チエツクが中断信号の発生を生じないと仮
定すると、セグメント・ベース・アドレス・フイ
ールド（BA）から成る選択されたSDのビツト８
―24は、それぞれビツト線路34および32の複数を
経て変換機構１６のマルチプレクサ（MUX）３
０およびアダー回路２８に同時に供給される。

簡単に前述したように、動作のセグメント・モ
ードにおいて、SDのBAフイールドにおける17ビ
ツトは、32個の隣接ブロツクから成る特定セグメ
ントが開始する局部（ローカル）蓄積１０におけ
る実（リアル）アドレスを表わす。換言すると、
BAフイールドは、特定の隣接セグメントの32個
の128バイト微小体のうちの第１のものを指して
いる。

レジスタ２０における32個のSDのうちの選択
された１つを取つて来るのと及びSDの選択され
た１つのセグメントBAのアダー回路２８及びマ
ルチプレクサ３０への供給と同時に、VAのSUB
フイールドから成るビツト５―９は、他の複数の
ビツト線路３６及び３８を経てそれぞれアダー回
路２８およびマルチプレクサ３０に供給される。
また、VAのDISPLフイールドから成る７つの最
下位ビツト10―16は、同時に更に他の複数のビツ
ト線路４０を経てマルチプレクサ３０に供給され
る。

VAのSUBフイールド（ビツト５―９）は、線
路３６からアダー回路２８に供給される時、選択
されたSDのセグメントBAフイールドのビツト８
―24に加算され、和はビツト線路４２を経てマル
チプレクサ３０に供給される。第４図において、
SD〔BA〕＋VA₅―₉と表示されるその和は、選択
されたセグメントの32個の隣接ブロツクのうちの
特定の１ブロツクを開始する局部蓄積１０にける
実（リアル）アドレスを表わす。換言すると、
VAのSUBフイールドは、セグメントBAフイール
ドに加算される場合に、セグメントBAによつて
識別される特定の隣接セグメントの特定の１つの
128バイト微小体を指す。

最後に、セグメントBAによつて識別される特
定の隣接セグメント（または4Kバイトのうちの
１つ）における特定バイトの実アドレスは、マル
チプレクサ３０の動作によつて形成される。この
マルチプレクサ３０は、セグメントBAとVAの
SUBフイールドの和にVAのDISPLフイールドの
ビツト10―16を取つけ又は連結させる。したがつ
て、VAのビツト10―16は、前記和のSD〔BA〕＋
VA_5-9によつて識別される特定の１つの128バイ
ト微小体内の特定バイトの蓄積１０における実ア
ドレスを表わす。動作状態（SD〔SS〕₁＝１）の
セグメント・モードにある制御回路２４は、
MUX３０をして線路３４および３８を経てそれ
に供給されるビツト信号を無視せしめる。24ビツ
ト実バイト・アドレスは、MUX３０からビツト
線路４４に出力され、線路４４中のドライバ回路
４６を経て局部蓄積１０に送られる。従つて、セ
グメント・モードにおける変換動作の完了によつ
て、局部蓄積１０のハードウエアに知られる実ア
ドレスは、24ビツト・バイト・アドレスの型にお
いて発生される。この24ビツト・バイト・アドレ
スは、蓄積１０におけるデータのリクエストされ
るバイトの物理的位置を指定する。そのように参
照されるデータは、処理動作を遂行するために通
常の方法においてプロセツサの他のエリアに蓄積
１０から供給される。

サブセグメント・モード 第３図および第５Ａ―５Ｃ図を参照すると、仮
想アドレスから実アドレスへの変換（トランスレ
ーシヨン）ステツプおよび機構がそれぞれ動作の
サブセグメント・モードにおいて示される。

サブセグメント・モードにおいて、レジスタ２
０における32個のセグメント・デイスクリプタの
特定の１つは、セグメント・モードについて説明
したのと同一の方法にて、与えられたVAの第１
の５ビツト０―４によつて選択され、取つて来ら
れる。しかしながら、この時、選択されるSDの
SSビツトは２進０である。この２進０は、制御
回路２４に供給される時、制御信号を生じる。制
御信号は、アドレス変換動作がサブセグメント・
モードにて継続することを決定する。

32個のサブセグメント・デイスクリプタ
（SSD）を含むサブセグメント・デイスクリプ
タ・テーブルは、局部（ローカル）蓄積１０にあ
るので、蓄積１０におけるサブセグメント・デイ
スクリプタのうちの所望の１つの実アドレスは、
リクエストされるデータの蓄積における位置の実
アドレスが変換機構１６によつて最終的に発生さ
れ得る前に、選択されたサブセグメント・デイス
クリプタを取つて来るために遂行される特別蓄積
サイクルおよび変換機構１６によつてまず形成さ
れねばならない。

結果として、制御回路２４の動作状態（SD
〔SS〕₁＝０）のサブセグメント・モードに応答し
て、マルチプレクサ３０は、線路４０および４２
を経てそれに供給されるビツト信号を無視し、線
路３８を経て受取られるVAのSUBフイールド
（ビツト５―９）を線路３４を経て、選択された
セグメント・デイスクリプタのBAフイールドに
取つける。MUX３０からの線路４４上の出力
（VAのSUBフイールドの最下位ビツトに追従す
る２つの含まれた２進０を有する）は、蓄積１０
に存在するサブセグメント・デイスクリプタ・テ
ーブルにおける特定のエントリの局部蓄積１０の
24ビツト実アドレスを表わす。特に、17ビツト
BAフイールドは、蓄積１０のサブセグメント・
デイスクリプタ・テーブルのスタートの実アドレ
スを表わすが、（２つの含まれた後続の２進０を
有する）BAに連結されるVAのビツト５―９は、
テーブル内の32個のサブセグメント・デイスクリ
プタの選択された１つの蓄積１０における実アド
レスを表わす。換言すると、24ビツト実アドレス
は、局部蓄積１０に存在する特定のサブセグメン
ト・デイスクリプタを指す。各サブセグメント・
デイスクリプタは32ビツト語であり且つ32個のサ
ブセグメント・デイスクリプタはテーブルを形成
するので、後者は蓄積の１微小体（128バイト）
に適合することを此処で指摘せねばならない。従
つて、テーブルにおける個々のエントリが、非隣
接蓄積位置において見出される可能性はない。

第５Ａ図からわかるように、セグメント・デイ
スクリプタ・テーブル・エントリ実アドレスは、
ドライバ回路４６によつて局部蓄積に送られ、そ
のアドレスに位置されるサブセグメント・デイス
クリプタは、蓄積１０からブス４８上をフアイ
ル・マルチプレクサ１４を経てインターフエー
ス・フアイル１２に送られ、そこからデータ移送
線路５２上をレジスタ２０に送られ、そこでそれ
はマルチプレクサ１９によつて選択される（第５
Ｂ図参照）。

選択されたサブセグメント・デイスクリプタの
Ｐフイールド（ビツト０）は、回路５０（第１
図）に供給される。もしビツト０が２進０に等し
いならば、回路５０は中断（インターラプト）信
号を発生する。この中断信号は、非隣接セグメン
トの特定サブセグメントが、アドレス変換におい
て使用され得ないこと及びしたがつて、変換動作
は継続できないことを示す。ビツト０が２進１
（サブセグメントは蓄積に現在あることを示す）
であると仮定すれば、変換動作は、線路３２およ
び３４を経てそれぞれアダー２８およびマルチプ
レクサ３０にサブセグメント・ベース・アドレス
BA（SSDのビツト８―24）を供給することによ
つて、継続する。

簡単に説明したように、SSDのBAフイールド
の17ビツトは、32個の非隣接サブセグメント成る
セグメントの特定サブセグメントの局部蓄積１０
における実アドレスを表わす。換言すると、BA
フイールドは、128バイト境界（バウンダリ）上
の蓄積の何処かに位置され得る32個の128バイト
微小体の特定の１つを指している。

特定の選択された１つのサブセグメント（また
は可能な128バイトのうちの１つ）における特定
のバイトの実アドレスは、マルチプレクサ３０の
動作によつて形成される。マルチプレクサ３０
は、線路４０からVAのDISPLフイールドのビツ
ト10―16をサブセグメント・デイスクリプタの17
ビツトBAフイールドに連結する。したがつて、
VAのビツト10―16は、SSDのBAフイールドによ
つて識別される特定の１つの128バイト微小体内
の特定バイトの蓄積１０における実アドレスを表
わす。動作状態のサブセグメント・モードにある
制御回路２４は、MUX３０をして線路３８およ
び４２上をそれに供給されるビツト信号を無視さ
せる。24ビツト実バイト・アドレスは、MUX３
０からビツト線路４４に出力され、ドライバ回路
４６を経て局部蓄積１０に送られる。それゆえ、
サブセグメント・モードにおける変換動作の完了
によつて、局部蓄積１０のハードウエアに知られ
る実アドレスは、24ビツト・バイト・アドレスの
型において発生される。その24ビツト・バイト・
アドレスは、蓄積１０におけるデータのリクエス
トされるバイトの物理的位置を指定する。それか
ら、そのように参照されるデータは、処理動作を
遂行するために通常の方法にてプロセツサの他の
エリアに蓄積１０から送られる。

【図面の簡単な説明】

第１図は、本発明の基礎をなす仮想アドレスか
ら実アドレスへの変換技術の流れ図であり、動作
のセグメント・モードおよびサブセグメント・モ
ードと、これらのそれぞれのモードの間遂行され
る各種の特性チエツクとを例示し、第２図は動作
のセグメント・モードにおける仮想アドレスから
実アドレスへの変換のステツプを示し、第３図は
動作のサブセグメント・モードにおける仮想アド
レスから実アドレスへの変換のステツプを示し、
第４図は変換機構によつて動作のセグメント・モ
ードにおいて遂行されるステツプの更に詳細なブ
ロツク図、第５Ａ〜第５Ｃ図は変換機構によつて
動作のサブセグメント・モードにおいて遂行され
るステツプの更に詳細なブロツク図。 符号の説明、１０…蓄積、１２…プロセツサ蓄
積インターフエース・フアイル、１４…フアイ
ル・マルチプレクサ、１６…アドレス変換機構、
１８…線路、１９…マルチプレクサ、２０…レジ
スタ、２２…回路、２４…制御回路、２６…コン
パレータ回路、２８…アダー、３０…マルチプレ
クサ、３２，３４，３６，３８，４０，４２，４
４…線路、４６…ドライバ回路、４８，５２…線
路、５０…中断信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 仮想アドレスを保持するレジスタ、 仮想アドレスの第１の位置に従つてセグメント
   デイスクリプタテーブルの入口をアドレス指定す
   るアドレス手段、 セグメントデイスクリプタテーブルの入口のデ
   ジツトの値に従つて選択的に、 ａ セグメントデイスクリプタテーブル入口に収
   納されたベースアドレスに仮想アドレスの第２
   部分を加えて実アドレスを得るか、または ｂ セグメントデイスクリプタテーブル入口のア
   ドレス部分に応じてサブセグメントデイスクリ
   プタテーブルを選択し、かつ仮想アドレスの第
   ２部分に応じてサブセグメントデイスクリプタ
   テーブルの入口をアドレス指定し、実アドレス
   を得る手段、 およびいずれの場合にもこのようにして得られ
   たデイスプレースメントを表す仮想アドレスの第
   ３部分を連結する手段 を有することを特徴とする、デジタルコンピユ
   ータにおける仮想アドレスから実アドレスへの変
   換装置。 ２ セグメントデイスクリプタテーブルのそれぞ
   れの入口と、サブセグメントデイスクリプタテー
   ブルのそれぞれの入口は、プレゼンスビツトのセ
   ツトされていない入口を指定した場合、割り込み
   を生じる手段が設けられている、特許請求の範囲
   第１項記載の装置。 ３ それぞれのセグメントデイスクリプタテーブ
   ルのそれぞれの入口が、場合に応じてセグメント
   またはサブセグメントの長さを表す長さフイール
   ドを有し、かつ実アドレスの第２部分と長さフイ
   ールドの内容を比較して、第２部分が長さフイー
   ドの内容を越えた場合、割り込みを生じる比較手
   段が設けられている、特許請求の範囲第１または
   ２項記載の装置。 ４ 実アドレスに応答する第１の記憶手段、仮想
   アドレスを記憶する第２の記憶手段、および仮想
   アドレスを実アドレスの形に変換する変換手段が
   設けられており、前記仮想アドレスが、第１，第
   ２のおよび第３の部分を有するコンピユータシス
   テムにおいて、 複数のセグメントデイスクリプタから成るテー
   ブルを記憶する第１のテーブル記憶手段が設けら
   れており、それぞれのセグメントデイスクリプタ
   は、第１フイールド部分と第２フイールド部分を
   有し、 複数のサブセグメントデイスクリプタから成る
   テーブルを記憶する第２のテーブル記憶手段が設
   けられており、それぞれのサブセグメントデイス
   クリプタは、フイールド部分を有し、 前記第２記憶手段に記憶された仮想アドレスの
   第１部分の内容に従つて、前記第１のテーブル記
   憶手段に記憶されたテーブルから複数のセグメン
   トデイスクリプタのうち所定の１つを選択する選
   択手段が設けられており、 選ばれたセグメントデイスクリプタの第１フイ
   ールド部分の内容に従つて変換手段を制御し、第
   １または第２の動作モードで動作させ、仮想アド
   レスを実アドレスに変換する制御手段が設けられ
   ており、 制御手段に従つて仮想アドレスの前記第２部分
   を前記選ばれたセグメントデイスクリプタの前記
   第２フイールド部分に加算し、前記第１モードで
   動作するように前記変換手段を制御した際に和を
   形成する加算手段が設けられており、 制御手段に従つて仮想アドレスの前記第３部分
   を前記和に連結し、前記第１モードで動作するよ
   うに前記変換手段を制御した際に実アドレスを形
   成し、また制御手段に従つて仮想アドレスの前記
   第２部分を前記選ばれたセグメントデイスクリプ
   タの前記第２フイールド部分に連結し、前記第２
   モードで動作するように前記変換手段を制御した
   際に複数のサブセグメントデイスクリプタのうち
   所定の１つを選択する連結手段が設けられてお
   り、かつ それから仮想アドレスの前記第３部分を前記選
   ばれたサブセグメントデイスクリプタのフイール
   ド部分に連結し、前記第２の動作モードの際に実
   アドレスを形成する手段が設けられていることを
   特徴とする、仮想アドレスから実アドレスへの変
   換装置。 ５ 実アドレスは、第１モードで形成された場
   合、メモリのセグメントをなす複数の隣接ブロツ
   クのうち１つの部分を特定し、かつ第２モードで
   形成された場合、メモリのセグメントをなす複数
   の非隣接ブロツクのうち１つの部分を特定する、
   特許請求の範囲第４項記載の装置。 ６ 第１の記憶手段と第２のテーブル記憶手段
   が、それぞれコンピユータシステム内に単一記憶
   手段の部分を有する、特許請求の範囲第５項記載
   の装置。