JPH06243161A - 離散余弦変換回路 - Google Patents
離散余弦変換回路Info
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- JPH06243161A JPH06243161A JP5352757A JP35275793A JPH06243161A JP H06243161 A JPH06243161 A JP H06243161A JP 5352757 A JP5352757 A JP 5352757A JP 35275793 A JP35275793 A JP 35275793A JP H06243161 A JPH06243161 A JP H06243161A
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Abstract
らすことにより、より経済的に製作できる離散余弦変換
回路を提供することである。 【構成】 n個の段で構成され、各段は2n ,2n-1 ,
…,21 個の入出力段を有するシャフル回路を含み、n
番目の段は、2n-2 個の入出力段を有し、分散算術処理
によるDCT処理のための第1RACと、2n-1 個の入
出力段を有する第2RACとを含む離散余弦変換回路に
おいて、各段に構成されるシャフル回路の入力段と連結
され、正方向処理および逆方向処理によって各段から出
力される情報の伝達経路を変更させる経路切換え手段
と、第1RACおよび第2RACの入力段とそれぞれ連
絡され、正方向処理および逆方向処理によって情報を選
択して、第1RACおよび第2RACにそれぞれ提供す
る第1選択手段および第2選択手段とを含む。
Description
ributed Arithmetic)方式の正方向
および逆方向離散余弦変換(Discrete Cos
ine Transform:以下、DCTと略称す
る)回路に関する。
Processing)において多く用いられる方式
である。
する。分散算術処理に関する詳細な内容は、A.Pel
ed and B.Lin,“A New Hardw
are Realization of Digita
l Filters”, IEEE Transact
ions on Acoustic,Speechan
d Signal Processing,Vol.A
SSP−22,pp.456〜462,Decembe
r 1974に記載されている。変数Xが変数Y0 …Y
3 により次の式によって求められると仮定する。
ける通りnビットの2の補数(2’s complem
ent)値で示されていると仮定する。
i の可能なすべての場合に対し予めΣk=0 3 yk i の値
を求めてROM(Read Only Memory)
に記憶させておけば容易に求めることができる。
m)を継続して加えると最終的に望むXの値を求めるこ
とができる。
一例を示すものである。
器(accumulator)(20)が連結されてい
るものRAC(ROM and Accumulato
rin Cascade)といい、分散算術処理方式の
基本となる要素である。
dder)で、符号20bで示したのは並列レジスタ
(Parallel register)である。
うな式で表示される。次の式(5)は正方向DCT(F
ourward DCT)を表示し、式(6)は逆方向
DCT(Inverse DCT)を表示する。
たのはベルコア(Bellcore)のM−T Sun
が初めてである。
散算術処理を利用して具現した。図2にM−T Sun
の分散算術処理を利用した16ポイントDCTの回路が
図示されている(M−T Sun,T−C Chen
and A. M.Cottieb,“VLSI Im
plementation of a 16×16Di
screte Cosine Tranform”,I
EEE Transactions on Circu
its and Systems, Vol.36,N
o.4,pp.610〜617,April 1989
およびM−LLios and M−T Sun,”T
wo−Dimensional Discrete C
osine Transform Processo
r”,United States Patent,P
atent Number4,791,598参照)
(16)が分散算術処理を利用したROMと累算器から
なるRACモジュール(module)である。
た回路の基本要素であり、設計時に回路素子数が多く必
要な要素である。したがって、分散算術処理を利用した
回路を構成するときにはRACの数を減らすこととRA
Cに用いられるROMの大きさを減らすことがDCTの
具現に必要な回路素子数および複雑度を減らすことと直
結される。
向DCTを具現することにのみ用いることができ、逆方
向DCTを具現することには用いることができない。
式が異なるので、RACに用いられるROMの内容が異
なるからである。そして、図2に示す回路を変更して逆
方向DCTにも適用できるようにするためには、別に8
個のRACモジュールがさらに必要になるため、全体で
24個のRACモジュールを用いなければ正方向および
逆方向DCTを遂行できる回路を作ることができない。
のDCTを具現するためには正方向もしくは逆方向だけ
のDCTより3/2倍のRACを必要とする。
をすべて遂行するようにすると12個のRACモジュー
ルが必要となる。この場合、正方向DCTだけを遂行で
きるようにすると4個のRACがさらに必要であり、全
体で12個のRACが必要になる。各クロック毎に結果
を作り出す実時間(real time)8ポイント正
方向および逆方向DCTに適用する場合には、入出力と
内部値が16ビットであると仮定すれば、1つのRAC
モジュールの内に2つのROMと2つの加算器が必要と
なる。これは、DCT回路の内にデータの経路(pat
h)が8個のみであるため1つの経路がクロック毎に2
ビットを処理しなければならないので、2つのROMを
必要とするためである。
めには16個のRACが必要であり、逆方向DCTも遂
行できるようにするためには、さらに8個のRACが必
要であるため、全体で24個のRACが必要になる。
能拡張に伴う素子の所要数が大いに増加し、回路構成が
複雑であるため、その具現が非常に難しいという問題点
を内包していた。
効率的に解決するために案出したものであって、実時間
に映像信号等を周波数信号に変換できる余弦変換(DC
T)を分散算術処理方式を利用して具現するにおいて、
従来の場合よりRACの数およびROMの大きさを著し
く減らすことにより、より経済的に製作できる離散余弦
変換回路を提供することにその目的がある。
成するために、n(nは整数)個の段(stage)で
構成され、各段は2n ,2n-1 ,…,21 個の入出力段
を有するシャフル回路を含み、n番目の段は、2n-2 個
の入出力段を有し、分散算術処理によるDCT処理のた
めの第1RACと、2n-1 個の入出力段を有する第2R
ACとを含む離散余弦変換回路において、上記各段に構
成される上記シャフル回路の入力段と連結され、正方向
処理および逆方向処理によって上記各段から出力される
情報の伝達経路を変更させる経路切換え手段と、上記第
1RACおよび上記第2RACの入力段とそれぞれ連結
され、上記正方向処理および上記逆報告処理によって情
報を選択して上記第1RAACおよび上記第2RACに
それぞれ提供する第1選択手段および第2選択手段とを
含むことを特徴とする。
して本発明の実施例を詳細に説明する。
数(2’s complement)で表示された入出
力について各クロック毎に結果を出す実時間正方向/逆
方向8ポイントDCTを、その一実施例を挙げて詳細に
説明する。
は、次のような2つの式で表示することができる。
することができる。
で表示される。
施例の回路が図3に示されている。
(2’s Complement)値で表示されてい
る。各クロック毎に各入力は2ビットの情報を受け入れ
る。ここに示す正方向のDCT回路は3つの段(sta
ge)で構成されている。
加えて1つの2ビット出力を作る2ビット加算器(ad
der)であり、U2は2つの2ビット入力を受けて上
記の入力を受けて上の入力から下の入力を引いた結果で
1つの2ビット出力を作る2ビット減算器(subtr
actor)である。第1段(stage1)、第2段
(stage2)および第3段(stage3)に分散
されている加算器(U1)と減算器(U2)は、上記の
式(10),(11),(12)の右辺に示す入力の加
減算を遂行する。
算器と1つの減算器に連結される回路をシャフル(sh
uffle)回路という。
ャフル回路であり、第2段はそれぞれ4個の入出力を有
するシャフル回路である。さらに、第3段はそれぞれ2
つの入出力を有するシャフル回路である。第3段の乗算
器(U3)は上記の式(10)に出てくる掛け算cos
4θ機能を遂行する。
全体に√2を掛けたり割ることにより、乗算器(U3)
を用いなくてもできるので、実際回路具現には殆ど用い
られない。
2ビット出力を作るRACである。RAC(U4)は式
(11)に出てくる行列掛け算(matrix mul
tiplication)を遂行する。U5は4個の2
ビット入力を受けて4個の2ビット出力を作るRACで
ある、RAC(U5)は式(12)に出てくる行より掛
け算を遂行する。
細な内容は次に説明する。2RAC(U4)の一実施例
の詳細回路が図5に示されている。U6は2つの入力ア
ドレスを有するROMである。各アドレスには16ビッ
トのデータがある。ROMの内容は上記式(11)の行
列によって決定される。
器である。並列加算/減算器(U7)は通常は加算器の
役割を果たすが8番目のクロックでは減算器の役割をす
る。U8は加算器であり、U9は並列レジスター(pa
rallel register)である。U10は並
列入力を2ビット順次出力に変換する。
回路が図6に示されている。4RAC(U5)の動作と
構造は入力数と出力数を除き2RAC(U4)と同一で
ある。4RAC(U5)のROMの内容は式(11)の
行列によって決定される。8個の入力を有する逆方向D
CTは、次のような2つの式で表示することができる。
きる。
る。
具現する一実施例の回路が図4に示されている。図3の
正方向DCTと同様に入出力x,yは16ビットの2の
補数(2’s complement)値で表示されて
おり、各クロック毎に各入力は2ビットの情報を受け入
れる。ここに示す逆方向DCT回路も図3の正方向DC
Tのように3つの段(stage)で構成されている。
図4においてU1,U2,U3,U4,U5の構造と動
作は前述の図3のU1,U2,U3,U4,U5の構造
および動作と同一である。
上記式(17)の行列により決定され、RAC(U5)
のROMの内容は上記式(18)の行列により決定され
る。そして、前述の式(10),(11),(12)を
上記式(16),(17),(18)と比較すると、行
列掛け算に用いられる行列が同一であることが分かる。
即ち、図3の正方向DCTと図4の逆方向DCTに用い
られるU1,U2,U3,U4,U5は構造と動作が同
じであるのみならず、ROMの内容も同一である。
を全て遂行するDCT処理器(processor)を
具現することができる。即ち、図3に出てくる第1段、
第2段および第3段の入出力にマルチプレキサー(mu
ltiplexer)を利用すると、図3と図4の機能
を全て遂行する正方向/逆方向DCTを具現することが
できる。
方向/逆方向DCT回路の構成を示す。本発明のDCT
回路は、図3の正方向DCT回路にマルチプレキサーを
設けて、図4のような逆方向DCTも遂行できるように
作ったものである。本発明によるDCT回路は、図4の
逆方向DCTにマルチプレキサーを設けて、図3のよう
な正方向DCT回路も遂行させることによっても得られ
る。
構成要素U1〜U5や図4の構成要素U4,U5のRO
Mの内容と同一である。
マルチプレキサーである。マルチプレキサー(U11)
は正方向DCTを遂行するときには上記入力を出力とし
て送り出し、逆方向DCTを遂行するときには下記入力
を出力として送り出す。
る。
されて第1段の出力であるS1OUT0からS1OUT
7へ出力される。 (b)第1段の出力であるS1OUT0からS1OUT
3が第2段に入力されて、第2段の出力であるS2OU
T0からS2OUT3へ出力される。 (c)第2段の出力であるS2OUT0からS2OUT
3が第3段に入力されて、第3段の出力であるS2OU
T0からS3OUT3へ出力される。
からS1OUT7が第3段に入力されて、第3段の出力
であるS3OUT4からS3OUT7へ出力される。
0からS3OUT7は正方向DCTの出力である周波数
信号y0 〜y7 と同一である。
力されて、第3段の出力であるS3OUT0からS3O
UT7へ出力される。 (b)第3段の出力であるS3OUT0からS3OUT
3が第2段に出力されて、第2段の出力であるS3OU
T0からS3OUT3へ出力される。 (c)第2段の出力であるS3OUT0かS2OUT3
が第1段に入力されて、第1段の出力であるS1OUT
0からS1OUT3へ出力される。
からS3OUT7が第1段に入力されて、第1段の出力
であるS1OUT4からS1OUT7へ出力される。
0からS1OUT7は逆方向DCTの出力である画像信
号X0 〜X7 と同一である。
有する全ての正方向/逆方向DCTに拡張適用できるも
のであって、その効果は次の通りである。
CTおよび逆方向DCTを構成するときシャフル段(s
huffle stage)を1つのみ用いる既存の分
散算術処理方式に比べRAC(ROM and Acc
umulator in Cascade)の数を1/
3以上減らすことができる。
CTを構成するときの場合、既存の方式は24個のRA
Cモジュールを必要とするのに対し、本発明の場合は1
2個のRACモジュールのみを必要とする。
CTおよび逆方向DCTを構成するときシャフル段を1
つのみ用いる既存の分散算術処理方式に比べてRACに
用いられるROMの大きさを減らすことができる。
CTを構成するときの場合、既存の方式に用いられるR
OMは全て4個の入力アドレスを必要とするのに対し、
本発明に用いられるROMのうち4個は2つの入力アド
レスのみを必要とする。
概略図。
用した16ポイントDCTの回路図。
実施例を示す図。
実施例を示す図。
(U4)の一実施例の構成を示す詳細回路図。
(U5)の一実施例の構成を示す詳細回路図。
/逆方向DCT回路の構成図。
Claims (5)
- 【請求項1】 n(nは整数)個の段で構成され、各段
は2n ,2n-1 ,…,21 個の入出力段を有するシャフ
ル回路を含み、n番目の段は、2n-2 個の入出力段を有
し、分散算術処理によるDCT処理のための第1RAC
と、2n-1 個の入出力段を有する第2RACとを含む離
散余弦変換回路において、 上記各段に構成されるシャフル回路の入力段と連結さ
れ、正方向処理および逆方向処理によって上記各段から
出力される情報の伝達経路を変更させる経路切換え手段
と、 上記第1RACおよび上記第2RACの入力段とそれぞ
れ連絡され、上記正方向処理および上記逆方向処理によ
って情報を選択して、上記第1RACおよび上記第2R
ACにそれぞれ提供する第1選択手段および第2選択手
段とを含むことを特徴とする離散余弦変換回路。 - 【請求項2】 上記経路切換え手段は、上記各段の上記
シャフル回路の入力端個数と同一の数の2×1マルチプ
レキサーにより構成され、上記2×1マルチプレキサー
それぞれの出力は上記シャフル回路の各入力段と連結さ
れ、2つの入力段のうち1つはすぐ前段の上記シャフル
回路の各出力段と連結され、他の1つはすぐ後段の各出
力段と連結されることを特徴とする請求項1記載の離散
余弦変換回路。 - 【請求項3】 上記第1選択手段は、2n-2 個のマルチ
プレキサーにより構成され、上記マルチプレキサーそれ
ぞれは、上記正方向処理である場合には前段の出力を選
択して上記第1RACに提供し、上記逆方向処理である
場合には、逆方向入力(y)を選択して上記第1RAC
に提供することを特徴とする請求項1記載の離散余弦変
換回路。 - 【請求項4】 上記第2選択手段は、2n-1 個の2×1
マルチプレキサーにより構成され、上記マルチプレキサ
ーそれぞれは、上記正方向処理である場合には前段の出
力を選択して上記第2RACに提供し、上記逆方向処理
である場合には逆方向入力(y)を選択して上記第2R
ACに提供することを特徴とする請求項1記載の離散余
弦変換回路。 - 【請求項5】 上記正方向処理および上記逆方向処理時
に入出力に掛けまたは割る定数として1/√2を用いる
ことを特徴とする請求項1記載の離散余弦変換回路。
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