JPH02237369A - 画像データ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業」二の利用分野〕 本発明は、画像データの圧縮処理に用いられる画像デー
タ処理装置に関する。

［従来の技術］ 最近、テレビ電話などの分野にはディスクリ１・コサイ
ン変換（以下、ＤＣＴと略称する。）を利用した画像デ
ータの圧縮処理が注１コされている。

ここで、ＤＣＴは、直交変換の一つであり、カルネン・
レーベ変換と並んでエネルギー集中度の最も高い変換法
といわれるものである。

いま、信号ｆ　（ｊ）（ｊ＝０、］、・・・　Ｎ−１）
の一次元ＤＣＴによる結果Ｆ　（ｕ）（ｕ−０、１、・
・・　Ｎ−１）は次式で定義される。

ｕ＝Ｏｓ　　１　、−Ｎ　−　１ ただし、 ｕ＝０のとき　ｃ（ｕ）＝１．／ｖ’万Ｕ≠Ｏのとき　
ｃ　（ｕ）　＝１ また、逆変換は、 ｆ（ｊ）一ΣＣ（ｕ）Ｐ（ｕ）ｃｏｓ［（２ｊ＋　Ｊ）
ｕπ／２Ｎ：１ｊ＝０、１、・・・、Ｎ＋］ で定義される。

つまり、ＤＣＴは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数たけコザイン波で表現するもの
である。そして、夫々の波形は、Ｆ　（０）　　：直流 Ｆ　（１）：　ｃｏｓ　［（２ｊ＋１）　π／２Ｎ］Ｆ
　（２）：　ｃｏｓ　［（２ｊ＋１）２π／２Ｎ］て表
現される。ここで、Ｎ＝８の場合には、第９図に示すよ
うになる。

このような直交変換を画像に対して施すことにより、エ
ネルギーが集中し、そのエネルギーの多い成分たけを符
号化することで、画像データの圧縮か行なわれるように
なる。

ところで、このようなＤＣＴを定義式のままで計算しよ
うとすると計算昆か膨大になるため、汎用のマイクロプ
ロセッサーでは、処理に相当な時間かかかってしまい、
現実的でない。

そこで、ＤＣＴの演算を効率よく実行するため、参考文
献ＩＥＥＥＴＩ？ＡＮＳＡＣＴＩＯＮ　ＯＮ　ＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳＶＯＬ．ＣＯＭ−２５，　Ｎｏ．
ＩＩ，　ＮＯＶＥＭＢＥＲ　１９７７　（Ａｄａｐｔｉ
ｖｅＣｏｄｉｎｇ　ｏｆ’　Ｍｏｎｏｃｈｒｏｍｅ　ａ
ｎｄ　Ｃｏｌｏｒ　Ｉｍａｇｅ，　ＷＥＮ−ＨＳＩＵＮ
Ｇ　ＣＨＥＮ，　Ｃ．ＩＩＡＲＲＩＳＯＮ　ＳＭＩＴＩ
＋）に開示されているＤＣＴフローグラフか考えられて
いる。第１０図は、このようなＤＣＴフローグラフの一
例を示すもので、ここでは、８次ＤＣＴフローグラフを
示している。そして、このようなグラフを用いての演算
処理は、ＤＣＴの場合は左から右方向に演算を実行し、
逆ＤＣＴの場合は右から左方向に演算を実行するように
なる。

しかして、従来、このようなフローグラフを利用してＤ
ＣＴまたは逆ＤＣＴを実行するものとして、ＤＣＴおよ
び逆ＤＣＴの演算手段に夫々独立したハードウエアを用
意したもの、あるいは主要演算部分を共通とし、このよ
うな演算手段の制御回路についてＤＣＴおよび逆ＤＣＴ
に応じて専用回路に切替えるようにしたものなとかある
。

［発明か解決しようとする課題］ ところが、これら従来のものは、ＤＣＴおよび逆ＤＣＴ
の演算に程度の差はあるものの、夫々に専用回路か用意
されるため演算手段のハードウエアか大掛りで、価格的
に高価なものになり、経済的に不利な欠点があった。

本発明は上記事情に鑑みてなされたもので、ＤＣＴおよ
び逆ＤＣＴを共通のハ−ドウエアからなる演算手段で実
行することかでき、経済的に有利にできる画像データ処
理装置を提供することをｌｊ的とする。

［課題を解決するだめの手段］ 本発明は、ＤＣＴ変換に必要な制御データと逆ＤＣＴ変
換に必要な制御データを異なる領域に記憶した制御デー
タ記憶手段を有し、かかる記憶手段に対して所望する変
換に応じて読出し領域を指定することで、該指定された
制御データ記憶手段の領域より読出された制御データに
基ついて画像データ記憶手段に記憶された画像データに
対しＤＣＴ変換または逆ＤＣＴ変換を各変換に共通なハ
−ドウエアの演算手段により実行するようになっている
。

［作用］ この結果、同一ハードウエアからなる演算手段によりＤ
ＣＴ変換および逆ＤＣＴ変換の各変換をそれそれ実行で
きるので、演算手段のノ＼−ドウエアを最少限のものに
てき、経済的に極めて有利にできる。

［実施例］ 以下、本発明の一実施例を図面にしたがい説明する。

第１図は、同実施例の主回路の回路構成を示すものであ
る。図において、１は外部インターフエース回路で、こ
の外部インターフェース回路１は図示しないＣＰＵから
の制御信号ＣＰ（１０：１２）でアドレスされるコマン
ドレジスタを有し、内部動作／外部動作、ＤＣＴ／逆Ｄ
ＣＴ、ＲＥＡＤ／ＷＲ　Ｉ　ＴＥ，Ｙ／Ｂ−Ｙ−Ｒ−Ｙ
などの切替え指定を行なうとともに、フラグＥＸＥＣを
セッｌ−　Ｌてシステム全体の制御を行なう。また、２
次元ＤＣＴの演算または量子化中はＮＢＵＳＹ信号を外
部に出力する機能を有している。２はタイミングジェネ
レータで、このタイミングジエネレータ２はシステムを
動作させるための基本タイミングクロックを発生する。

３は１０ビットのシンクロナスカウンタで、このカウン
タ３はタイミンクジエネレータ２からのクロソクＰ３を
カウン１−　ｔ，、後述するシーケンサメモリ６のアド
レスを指定するようにしている。ここで、シンクロナス
カウンタ３は、第３図に示すように構成している。

３１はオア回路で、このオア回路３１の一方の入力端子
にインバータ３２を介して後述するシーケンスメモリ６
にＤＣＴ変換の制御プログラムとともに書込まれるエン
ドマーク信号ＬＮＥＮＤか与えられ、他方の入力端子に
後述するカウンタ８のカウント内容ＣＴ　（０）〜ＣＴ
　（３）が入力されるナンド回路３３の出力が与えられ
る。このオア回路３１の出力はアンド回路３４の一方の
入力端子に句．えられる。このアンド回路３４の他方の
入力端子には外部インターフェース１からのフラグＥＸ
ＥＣ出力が与えられる。アンド回路３４の出力はフリッ
プフロツプ３５のＤ端子に与えられる。

このフリソプフロップ３５のＱ端子からの出力はフリン
プフロップ３６のＤ端子、ノア回路３７の一方の入力端
子およびアンド回路３８の一方の入力端子に与えられ、
Ｑ端子からの出力はナンド回路３９の一方の入力端子に
与えられる。さらに、フリップフロップ３６のＱ端子か
らの出力は、ノア回路３７の他方の入力端子に与えられ
、Ｑ端子からの出力はナント回路３９の他方の入力端子
に与えられる。ノア回路３７からは、ビジイ信号ＮＢＵ
ＳＹが出力される。また、アンド回路３８の他方の入力
端子には、タイミングジェネレータ２からのクロックＰ
３が与えられ、このクロツクＰ３をカウンタ４０に対し
て出力するようにしている。さらにナンド回路３９の出
力は、ナンド回路４１の一方の入力端子に与えられる。

このナンド回路４］の他方の入力端子には、ライトイネ
ブル信号ＷＥか与えられ、その出力端子よりＮＷＥ信号
が出力される。カウンタ４０は、３個の４ビットバイナ
リカウンタ４０１、４０２、４０３からなるもので、ア
ンド回路３８より与えられるクロックＰ３をカウントし
てシーケンスメモリ６のデータを読出すためのＩＡ（０
）〜ＩＡ（９）のアドレス信号を出力するようになつて
いる。なお、リセット信号ＲＥＳＥＴは、インバータ４
２を介してフリップフロップ３５．３６のＣＬＲ端子、
カウンタ４０を構成するバイナリカウンタ４０１、４０
２、４０３のＣＬＲ端子に与えられ、エンドマーク信号
ＬＮＥＮＤは、インバータ３２を介してパイナリカウン
タ４０１、４０２、４０ＢのＬＤ端子に与えられる。さ
らにタイミング信号Ａ　Ｒ　Ｃ　Ｋはフリップフロップ
３５、３６のＣＫ端子に与えられる。

第１図に戻って、４、５、１１は２ｔｏｌのマルチプレ
クサで、このうちマルチプレクサ４が１ビット、マルチ
プレクサ５および］１が共に１０ビッｌ・の幅を有して
いる。これらマルチプレクサ４、５、１］はＣＰＵから
の制御信号ＣＰＵかｒＬＪレベルのときＡ側入力、「Ｈ
」レベルのときＢ側人力を選択するものである。この場
合、マルチブレクサ４はタイミングジェネレータ２また
はＣＰＵからのライトイネーブル信号ＮＣＷＥ，マルチ
プレクザ５はシンクロナスカウンタ３からのアドレス信
号ＩＡ（０：９）またはＣＰＵからのアドレス信号ＣＰ
（０：９）、マルチプレクサ］１はアドレス変換回路１
０の出力またはコンバータ２３を介したＣＰＵからのア
ドレス信号（０　：　９）を選択するようになっている
。

６はシーケンスメモリで、このメモリ６は外部インター
フェース回路〕より与えられるＤＣＴまたは逆ＤＣＴの
演算に必要な各種の制御データを１ステップごとにプロ
グラムとしてストアするとともに、所定ステップにエン
ドマーク信号ＬＮＥＮＤが書込まれている。この場合、
ＤＣＴおよび逆ＤＣＴに必要な制御データは異なる領域
、ここでは下位エリアにＤＣＴプログラム、上位エリア
に逆ＤＣＴプログラムをストアし、外部インターフェー
ス１の領域指定信号ＤＣＴ　ＩによりＤＣＴ，逆ＤＣＴ
のいずれかのプログラムを指定し、読出すようになって
いる。ここで、シーケンスメモリ６は、書換え可能な４
０ビッｌ−　ｘ　２　ＫのＲＡＭで構成され、ＤＣＴま
たは逆ＤＣＴの演算に必要な制御信号に対して最大１０
２４ステップまでのプログラムを動作できるようにして
いる。第４図はシーケンスメモリ６の構成図を示すもの
で、３ビットをデュアルボートメモリ１２のＡ領域のリ
ードアドレスＡＲ（０：２）、３ビットを同メモリ１２
のＡ領域のライトアドレスＡＷ（０：２）、３ビットを
同メモリ１２のＢ領域のリードアドレスＢＲ　（０・２
）　　３ビッ１・を同メモリ１２のＢ領域のライ１・ア
ドレスＢＷ（０：２）、５ビットをシフタ１７のコント
ロルＳＡ（０：４）、１ビッ１・を加減算器１つのコン
１・ロールＡＳＡ，２ビッ１・をフリップフロップ１３
、］４のラッチモードＡＭ　（０　：　１）　、５ビッ
トをシフタ１８のコン１・ロールＳＢ（０：４）、１ビ
ットを加減算器２０のコントロールＡＳＢ，２ビットを
フリップフロツプ１５、１６のラッチモードＢＭ（０：
１）、１ビットを演算系統Ａのスルー／ループ切替ＡＴ
Ｌ，１ビッ１・を演算系統Ｂのスル−／ループ切替ＢＴ
Ｌ，１ビットをクロス／パラレル切替ＣＰ，１ビットを
シーケンサエントマークＬＮＥＮＤ，２ビットを演算系
統Ａの量子化データＡＮ　（０　：　１）　、２ビット
を演算系統Ｂの量子化データＢＮ（０：１．）、］ビッ
１・を量子化コン１・ロールＣＯＭＰに利用している。

そして、シーケンスメモリ６の各種の制御信号は、タイ
ミングジェネレータ２からのクロックＰ３の反転信号Ｎ
Ｐ３の立上がりエッヂでフリップフロップ７に一時ラッ
チされたのち、出力される。

ここで、フリップフロップ７にラッチされるエンドマー
ク信号ＬＮＥＮＤは、インバータ２４を介してカウンタ
８に与えられる。この場合、カウンタ８はエンドマーク
信号ＬＮＥＮＤの立下りをカウントする４ビットのもの
で、８×８のサブブロック化された画像データに対して
０〜７１１で１次の行演算を８〜Ｆ　Ｈて２次の列演算
を行なわせるようにしている。また、フリップフロップ
７に記憶されるリードアドレスＡＲ　（０　：　２）　
、ライトアドレスＡＷ　（０　二２）はアドレス変換回
路９に、リードアトレスＢＲ（０：２）、ライ１・アド
レスＢＷ　（０　：　２）はアドレス変換回路１０に夫
々与えられる。アドレス変換回路９は、フリップ］２ フロップ７からのリードアドレスＡＲ　（０　：　２）
、ライ１・アドレスＡＷ　（０　：　２）とカウンタ８
のカウント値からデュアルポートメモリ１２のＡ領域の
アドレス信号Ａ　（０　：　９）を出力し、アドレス変
換回路１０は、フリップフロップ７からのりドアドレス
ＢＲ（０：２）、ライトアドレスＢＷ（０　：　２）と
カウンタ８のカウント値からデュアルポ−１・メモリ１
２のＢ領域のアドレス信号Ｂ（０　：　９）を出力する
ようになっている。

デュアルポートメモリ１２は画像データを記憶するもの
で、１６ビットＸ１０２４ワードより構成されている。

そして、アドレス変換回路９、１０からのアドレス信号
Ａ（０：９）、Ｂ（０　：　９）にしたがって同時に２
つのデータＭＡ（０　：１５）　、ＭＢ　（０　：１５
）について書込み、読出しができるようになっている。

また、このデュアルポートメモリ１２はＤＣＴまたは逆
ＤＣＴを行なう場合の入力データおよびその演算結果で
ある出力データの記憶の他に、演算途中のデータを一時
的に記憶するワークメモリとしても使用さ］３ れる。

次に、第２図は同実施例の演算部の回路構成を示すもの
である。この場合、演算部は２つの演算系統Ａ，Ｂを有
している。

１．３、１４は１６ビットのフリップフロツプ群で、デ
ュアルポートメモリ１２からの第１のデータＭＡ（０：
１５）をラッチする。また、１５、１６も１６ビッ１・
のフリップフロツプ群で、デュアルポートメモリ１２か
らの第２のデータＭＢ（０　：　１　５）をラッチする
。ここで、フリツプフロツプ群１３、１６の動作タイミ
ングはタイミング信号ＡＲＣＫＳＢＲＣＫで行なわれ、
フリツプフロップ群］４、１５の動作タイミングはタイ
ミング信号ＡＲＰＣＫ，ＢＲＰＣＫて行なわれる。

フリップフロップ群１３にラッチされたデータはシフタ
１７に与えられとともに、ゲートＧｌを介して加減算器
２０の十端子に与えられ、フリツプフロップ群１６にラ
ッチされたデータはシフタ１８に与えられとともに、ゲ
ートＧ２を介して加減算器１９の十端子に与えられる。

また、フリツブフロップ群１４にラッチされたデータは
ゲ−トＧ７を介して加減算器］９の十端子に与えられ、
フリップフロップ群１５にラッチされたデータはゲー１
・Ｇ８を介して加減算器１つの十端子に与えられる。

ここで、シフタ］７は、第５図に示すように構成してい
る。５］はバレルシフタで、このノλレルシフタ５１は
１６ビツ１・データを上下に８ビ・ントずつ１ビット単
位でシフト可能にしており、ここでのシフト量はマルチ
プレクサ５２の出力で制御される。そして、通常のＤＣ
Ｔ演算で、量子化コン１・ロールＣＯＭＰがｒＬＪレベ
ルの場合は、アンド回路５３のｒＬＪレベル出力により
、マルチプレクサ５２はシフタコン１・ロールＳＡ（０
：４）こよって制御され、量子化コン１・ロールＣＯＭ
ＰかｒＨＪレベルの場合、アンド回路かｒＨＪレベルに
なるのを待って、テーブル５４の出力によって制御され
る。ここで、テーブル５４は、予め量子化データＡＮ　
（０　：　１）に対して割当てられた第６図（ａ）に示
すシフト量により、上述した力ウンタ８のカウンｌ・値
ＣＴ　（０　：　２）に対応して第６図（ｂ）（Ｃ）に
示すテーブルを構成し、サブブロック８×８の画素単位
での２のべき乗量子化を実現可能にしている。ここで、
第６図（ｂ）は輝度信号Ｙ１同図（Ｃ）は色差信号Ｂ−
Ｙ，Ｒ−Ｙのテーブルを示している。また、量子化デー
タＡＮ　（０）およびＡＮ（１．）がともに「］」で、
ナンド回路５５の出力により、バレルシフタ５］からの
出力をクリップ回路５６てクリツプするようにしている
。これは、１６ビットシフトが高調波成分のデータを０
にするのが目的であるからである。勿論、他方のシフタ
１８についてもンフタ１７と同様になっている。

第２図に戻って、シフタ１７からの出力は加減算器１９
の士端子に与えられるとともに、ゲー１・Ｇ３を介して
デュアルポ−１・メモリ１２に書込まれ、シフタ］８か
らの出力は加減算器２０の士端子に与えられるとともに
、ゲー１・Ｇ４を介してデュアルポ−１・メモリ］２に
書込まれる。加減算器１９、２０は、４ビットフルアダ
ー×４とＥＸＯＲ群で構成され、２の補数演算を行なう
ようになっている。そして、これら加減算器１つ、２０
からの演算結果はフリップフロツプ２１、２２に各別に
ラッチされたのち、ゲ−トＧ５、Ｇ６を各別に介してデ
ュアルポ−１・メモリ１２に書込まれる。ここで、フリ
ップフロップ２１、２２の動作タイミングはタイミング
信号Ａ　Ｌ　Ｃ　Ｋで行なわれる。

次に、このように構成した実施例の動作を説明する。

この場合、ＣＰＵからの制御信号ＣＰＵがｒＬＪレベル
でマルチプレクサ４、５はともにＡ人力側が選択される
ようになっている。また、シーケンスメモリ６には既に
下位エリアにＤＣＴプログラムおよび上位エリアに逆Ｄ
ＣＴプログラムがそれぞれロードされていて、この状態
から、いま外部インターフェース１の領域指定信号ＤＣ
Ｔ　Ｉによりシーケンスメモリ６の下位エリアのＤＣＴ
プログラムが指定されたものとする。

始めに、第３図において、リセッ１・信号ＲＥＳＥＴに
より、フリツプフロツプ３５、３６およびウンタ４０が
クリアされる。その後、８ビットの画像データを符号付
き１６ビットに拡張したものがＣＰＵからＤＢ（０：７
）を介してデュアルポートメモリ１２に与えられる。そ
して、サブブロック８×８のデータ１６ビット×６４ケ
を全て書込んだところで、外部インターフエス１でフラ
グＥＸＥＣかセットされる［第７図（ｂ）］。すると、
アンド回路３４の出力がｒＨＪレベルになるので［第７
図（１０］、第７図（Ｃ）に示すタイミング信号Ａ　Ｒ
　Ｃ　Ｋの立上がりでフリップフロツプ３５、３６のＱ
端子の出力が順にｒＨＪレベルとなり［第７図（ｄ）（
ｅ）］アンド回路３８を介して第７図（ａ）に示すクロ
ックＰ３かカウンタ４０に供給される［第７図（ｆ）］
。また、これと同時にノア回路３７の出力がｒＬＪレベ
ルとなり、ＣＰＵに対してビジイ信号ＮＢＵＳＹが出力
される［第７図（ｌ）］。

また、ナンド回路３９の出力かｒＨＪレベルになるので
、第７図（ｊ）に示すライトイネ−ブル信］　８ 号ＷＥかナンド回路４１を介して極性を反転したライ１
・イネーブル信号ＮＷＥとして出力される［第７図（ｍ
）］。この状態で、カウンタ４０の出力か、シンクロナ
スカウンタ３からのアドレス１コ号ＩＡ（０＋９）とし
てシーケンスメモリ６に与えられ制御データが読出され
、ＤＣＴ変換が行なわれる［第７図（ｇ）］。ここで、
シーケンスメモリ６の３ステップ目に読出されるｉｌｌ
御データに第７図（ｈ）に示すようにエンドマーク信号
ＬＮＥＮＤか書込まれているとずると、カウンタ４０は
、次に与えられるクロツクＰ３の立上がりでＯがロード
され、リセットされるとともに、エンドマ〜ク信号ＬＮ
ＥＮＤの立下りてカウンタ８のカウント内容ＣＴ　（０
　：　３）をカウントアップするようになる［第７図（
１）］。この場合、カウンタ８のカウント内容ＣＴ　（
０・３）のカウントアップにより８×８のＤＣＴ変換が
２番目の行に進む。以下、同様な操作の繰返しにより、
２次元の最終段（８番ｒｌ　）に達し、ＣＴ　（０　：
　３）１５になると、エンドマーク信号ＬＮＥＮＤのｒ
ＨＪレベルにより、オア回路３１の出力がｒＬＪレベル
となり、次に与えられるタイミング信号ＡＲＣＫでフリ
ップフロツプ３５のＱ端子の出力がｒＬＪレベルになる
ので、ＡＮＤ回路３８を通してカウンタ４０に与えられ
るクロツクＰ３が停止され、シーケンスメモリ６のデー
タ読出しも停止される。また、フリップフロップ３６に
より１タイミング遅れてライ１・イネーブル偕号ＮＷＥ
も停止される。

次に、演算部での演算タイミングを説明する。

まず、第８図（ａ）に示すタイミングジェネレータ２か
らのクロックＰ３によりシンクロナスカウンタ３より第
８図（Ｃ）に示すシーケンスメモリ６へのアドレス信号
ＩＡ（０：９）が０、１、２・・・の順で出力されると
、シーケンスメモリ６のシケンスデー夕か読出され［第
８図（ｃ＋）　］　、クロックク信号Ｐ３の立下り信号
ＮＰ３でフリップフロップ７にラッチされる［第８図（
ｅ）］。この状態は演算の１ザイクルの間維持される。

ここで、１サイクルの前半は第８図（ｆ）に示ずように
デュアルポ−１・メモリ１２のリード区間であり、フリ
ップフロツブ７にラッチされたりドアドレスＡＲ　（０
　：　２）　、ＢＲ　（０　：　２）がアドレス変換回
路９、］０に与えられ、第１および第２のアドレス信号
Ａ　（０：９）　、Ｂ　（０：９）としてデュアルボ−
１・メモリ１２に与えられる。

これにより、対応するアドレスのデータＭＡ（０　：　
１．５）　、ＭＢ　（０　：　１．５）が２つ同時にリ
ドされ、第８図（ｇ）に示すタイミング信号ＡＲＣＫ．
．ＢＲＣＫのタイミングで、フリップフロップ１３、］
６にラッチされ、その後、加減算器１９、２０での所定
の演算か実行される［第８図　（ｉ）　　コ　。

ここで、フリップフロップ７からのクロ・スパラレル切
替ＣＰか「ＨＪレベルの場合、ゲートＧＬ，Ｇ２か閉じ
、ゲー１−Ｇ７、Ｇ８が開いて、フリップフロップ１３
にラッチされたデータはシフタ１７を介して加減算器］
９の士端子に与えられるとともに、ゲートＧＬを介して
加減算器２０の＋端子に与えられ、フリップフロップ１
６にラッチされたデータはシフタ１８を介して加減算器
２０の士端子に与えられるとともに、ゲー１−　０　２
を介して加減算器］９の十端子に与えられ、また、クロ
スパラレル切替ＣＰがｒＬＪレベルの場合には、ゲート
Ｇ１、Ｇ２が開き、ゲー１−Ｇ７、Ｇ８か閉じて、フリ
ップフロップ１３にラッチされたデータはシフタ１７を
介して加減算器１つの士端子に与えられ、リップフロッ
プ１４にラッチされたデータは加減算器１９の十端子に
与えられ、フリップフロップ１６にラッチされたデータ
はシフタ１８を介して加減算器２０の士端子に与えられ
、フリップフロップ］５にラッチされたデータは加減算
器２０の十端子に与えられるようになり、所定の演算が
実行される。そして、各加減算器１９、２０での演算か
実行されると、第８図（ｆ）に示す後半のライ１・区間
となり、第８図（ｈ）に示すＡ　Ｌ　Ｃ　Ｋのタイミン
グで演算結果がフリップフロップ２１、２２にラッチさ
れ、第８図（ｊ）に示すライ１・イネーブル信号ＮＷＥ
の立上かりタイミングでデュアルポ−１・メモリ］２の
ＡＷ　（０　：　２）　、ＢＷ　（０　：　２）でアド
レスされる番地に書込まれる。なお、スルーループ切替
ＡＴＬ，ＢＴＬかｒＨＪレベルになって、ゲー１・Ｇ３
、Ｇ４が開かれるスルーモードの場合は、ンフタ１７、
１８でシフトされた結果は、そのままデュアルポ−１・
メモリ１２に書込まれるようになる。

以上の説明では、外部インターフェース］からの領域指
定信号ＤＣＴＩによりンーケンスメモリ６の下位エリア
のＤＣＴプログラムを指定し、このプログラムにしたか
ってＤＣＴ演算を実行する場合を述べたか、領域指定信
号ＤＣＴＩによりシケンスメモリ６の上位エリアの逆Ｄ
ＣＴプログラムを指定した場合も、上述と同様にして各
回路がプログラムの制御データにしたがって動作され、
逆ＤＣＴ演算が実行されるようになる。

［発明の効果］ 本発明は、ＤＣＴ変換に必要な制御データと逆ＤＣＴ変
換に必要な制御データを異なる領域に記憶した制御デー
タ記憶手段を有し、ががる記憶手段に対して所望する変
換に応じた読出し領域を指定することで、指定された制
御データ記憶手段の領域より読出された制御データに基
づいて画像データ記憶手段に記憶された画像データに対
しＤＣＴ変換または逆ＤＣＴ変換を各変換に共通なハー
ドウエアからなる演算手段により実行するようにしたの
で、同一ハードウエアからなる演算手段によりＤＣＴ変
換および逆ＤＣＴ変換の各変換を実行できるようになり
、この結果、演算手段のハードウエアを最少限のものに
でき、価格的に安価にできるなど経済的に極めて有利に
できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例の回路構成をも
示すブロック図、第３図は同実施例に用いられるンンク
ロナスカウンタの回路構成を示すブロック図、第４図は
崗ンーケンスメモリの構成図、第５図は同実施例に用い
られるシフタの回路構成を示すブロック図、第６図は同
シフタを説明するための図、第７図および第８図は同実
施例を説明するためのタイムチャート、第９図はＤＣＴ
を説明するための波形図、第１０図はＤＣＴ演算に供さ
れるＤＣＴフローグラフの一例を示す図である。 １・・・外部インターフェース、２・・・タイミングジ
ェネレー夕、３・・・シンクロナスカウンタ、４、５、
］１・・・マルチプレクサ、６・・・シーケンスメモリ
、７・・・フリップフロツプ、８・・・カウンタ、９、
］０・・・アドレス変換回路、］２・・・テユアルポー
１・メモリ、１３〜］６、２］、２２・・・フリップフ
ロップ、］７、１８・・・シフタ、１９、２ｏ・・・加
減算器。 出願人代理人　弁理士　鈴ル武彦

Claims (1)

【特許請求の範囲】
1. ディスクリートコサイン変換に必要な制御データと逆デ
   ィスクリートコサイン変換に必要な制御データを異なる
   領域に記憶した制御データ記憶手段と、画像データを記
   憶する画像データ記憶手段と、所望する変換に応じて上
   記制御データ記憶手段の読出し領域を指定する読出し領
   域指定手段と、この指定手段で指定された上記制御デー
   タ記憶手段の領域より読出された制御データに基づいて
   上記画像データ記憶手段の画像データに対してディスク
   リートコサイン変換または逆ディスクリートコサイン変
   換を実行する各変換に共通な演算手段とを具備したこと
   を特徴とする画像データ処理装置。