JPH02237371A - ディスクリートコサイン変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データの圧縮処理に用いられるディスク
リートコサイン変換装置に関する。

［従来の技術］ 最近、テレビ電話などの分野にはディスクリトコサイン
変換（以下、ＤＣＴと略称する。）を利用した画像デー
タの圧縮処理が注］」されている。

１．−１−で、ＤＣＴは、直交変換の一っであり、カー
ルネン・レーベ変換と並んでエネルギー集中度の最も高
い変換法といわれるものである。

いま、信号ｆ　（ｊ）（ｊ””Ｏ、１、・・・　Ｎ−１
）の一次元ＤＣＴによる結果Ｆ　（ｕ）（ｕ＝ｏ、１、
・・・　Ｎ−１）は次式で定義される。

Ｆ　（ｕ） ＝２Ｃ（ｕ）／Ｎ　　・ Σ　ｆ　　（ｊ）　　ｃｏｓ　　ｒ　　（２ｊ＋１）　
　ｕ　π／２ＮコＪ｝Ｏ Ｕ＝Ｏ　、　１　、　・・・Ｎ−１ ただし、 ｕ＝０のとき　　ｃ（ｕ）＝］．／へ２Ｕ≠０のとき　
　Ｃ　（Ｌｌ）　＝１ また、逆変換は、 ｆ　（ｊ） ＝ΣＣ　（ｕ）Ｆ　（ｕ）ｃｏｓ　　［（２ｊ＋１）ｕ
π／２Ｎ］ ｊ＝０、１、・・・　Ｎ＋１ で定義される。

つまり、ＤＣＴは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ（０）．：直流 Ｆ　（１）：　ｃｏｓ　［（２ｊ＋１）ｙｒ／２Ｎ］Ｆ
　（２）　　：　ｃ　ｏ　ｓ　Ｅ　（２　ｊ　＋１）　
２ｙｒ／２Ｎ］で表現される。ここで、Ｎ＝８の場合に
は、第９図に示すようになる。

そして、このようなＤＣＴを利用した画像デタの圧縮は
、ＮＸＮ　（例えば８×８または１６×１６）のサブブ
ロック化された画像データに対して水平および垂直の２
次元方向のＤＣＴ処理を行ない、さらにこれにより得ら
れた係数成分に対して量子化、符号化を施すことで、デ
ータ量を圧縮するようにしている。

［発明か解決しようとする課題］ ところで、このようなＤＣＴ変換には、予め必要な制御
プログラムを記憶しておき、このプログラムを順に読出
しながら演算を実行するプログラムストア型のものが知
られている。つまり、従来のこのものは、例えばＮＸＮ
ブロックで演算の１シーケンスがＭステップであると、
Ｍ進カウンタと２Ｎ進カウンタを用意し、１行目の演算
は、Ｍ進カウンタのカウントアップ動作により実行し、
１行分の演算毎にキャリー信号により２進カウンタをカ
ウントアップさせて次行の演算を実行し、Ｎ行まで達し
た所で１次次元の演算を終了し、続けて行から列変換に
移行し、２Ｎ進カウンタが２Ｎ値になった時点で２次元
ＤＣＴ変換を終了するようにしている。

ところか、このようなＤＣＴ変換によると、Ｍ進カウン
タ、２Ｎ進カウンタのステップ数が固定的なため、予め
設定されたステップ数のプログラムによる演算、つまり
固定されたアルゴリズムの演算しかできないことになり
、このため汎用性に欠け、さらにはＤＣＴ変換途中の演
算結果を見ることなどかできなかった。

本発明は」一記事情に鑑みてなされたもので、任意のス
テップ数のプログラムでも確実なＤＣＴ変換を実行でき
るディスクリートコサイン変換装置を提供することを目
的とする。

［課題を解決するだめの手段コ 本発明は、サブブロック化された画像データを記憶した
画像データ記憶手段と、ディスクリートコサイン変換に
必要な制御データとともに変換終了を意味するエンドマ
ーク信号を記憶した制御デタ記憶手段と、この制御デー
タ記憶手段に対するデータ読出しアドレスを指示する第
１のカウン夕と、ディスクリートコサイン変換か行なわ
れる上記ザブブロック化された画像データの行と列を指
示する第２のカウンタを有し、上記制御データ記憶部よ
りエンドマーク信号が読出されると上記第１のカウンタ
をリセットするとともに上記第２のカウンタをカウント
アップし、かつ−１一記第２のカウンタが所定のカウン
ト値になると」二記第］および第２のカウンタの動作を
停止してディスクリートコサイン変換を終了するように
なっている。

［作　用］ この結果、ディスクリートコサイン変換に必要な制御デ
ータとともに記憶手段に書込まれたエンドマーク信号に
より第１のカウンタのリセット、第２のカウンタのカウ
ントアップを制御できるので、任意のステップ数のプロ
グラム、つまり異なるアルゴリズムに対してもＤＣＴ変
換を実行でき、しかも第２のカウンタが所定のカウント
値に達したことで各カウンタの動作を停止することがで
きる。

「実施例コ 以下、本発明の一実施例を図面にしたかい説明する。

第１図は、同実施例の主回路の回路構成を示すものであ
る。図において、］は外部インターフェース回路で、こ
の外部インターフェース回路１は図示しないＣＰＵから
の制御信号ＣＰ（１０：１２）でアドレスされるコマン
ドレジスタを有し、内部動作／外部動作、ＤＣＴ／逆Ｄ
ＣＴ，ＲＥＡＤ／ＷＲ　ＩＴＥ，Ｙ／Ｂ−Ｙ−Ｒ，−Ｙ
などの切替え指定を行なうとともに、フラグＥＸＥＣを
セットしてシステム全体の制御を行なう。また、２次元
ＤＣＴの演算または量子化中はＮＢＵＳＹ信号を外部に
出力する機能を有している。２はタイミングジエネレー
夕で、このタイミングジエネレータ２はシステムを動作
させるための基本タイミングクロツクを発生する。３は
１０ビットのシンクロナスカウンタで、このカウンタ３
はタイミングジェネレータ２からのクロツクＰ３をカウ
ン１・シ、後述するシーケンサメモリ６のアドレスを指
定するようにしている。ここで、シンクロナスカウンタ
３は、第３図に示すように構成している。

３］はオア回路で、このオア回路３１の一方の入力端子
にはインバータ３２を介して後述のシーケンスメモリ６
にＤＣＴ変換の制御プログラムとともに書込まれている
エンドマーク信号ＬＮＥＮＤが与えられ、他方の入力端
子に第２のカウンタを構成する後述するカウンタ８のカ
ウント内容ＣＴ（０）〜ＣＴ　（３）が入力されるナン
ド回路３３の出力が与えられる。このオア回路３］の出
力はアンド回路３４の一方の入力端子に与えられる。

このアンド回路３４の他方の入力端子には外部インター
フェース１からのフラグＥＸＥＣ出力が与えられる。ア
ンド回路３４の出力はフリップフロップ３５のＤ端子に
与えられる。このフリップフロップ３５のＱ端子からの
出力はフリップフロップ３６のＤ端子、ノア回路３７の
一方の入力端子およびアンド回路３８の一方の人力端子
に与えられ、Ｑ端子からの出力はナンド回路３つの一方
の入力端子に与えられる。さらに、フリップフロップ３
６のＱ端子からの出力は、ノア回路３７の他方の入力端
子に与えられ、Ｑ端子からの出力はナンド回路３９の他
方の入力端子に与えられる。ノア回路３７からは、ビジ
イ信号ＮＢＵＳＹが出力される。また、アンド回路３８
の他方の入力端子には、タイミングジエネレータ２から
のクロックＰ３が与えられ、このクロックＰ３を第１の
カウンタを構成するカウンタ４０に対して出力するよう
にしている。さらにナンド回路３９の出力は、ナンド回
路４１の一方の入力端子に与えられる。

このナンド回路４１の他方の入力端子には、ライ１・イ
ネーブル信号ＷＥか与えられ、その出力端子よりＮＷＥ
信号か出力される。カウンタ４０は、３個の４ビットバ
イナリカウンタ４０１、４０２、４０３からなるもので
、アンド回路３８より与えられるクロックＰ３をカウン
トして後述のシーヶンスメモリ６のデータを読出すため
のＩＡ（０）〜ＩＡ（９）のアドレス信号を出力するよ
うになっている。なお、リセット信号ＲＥＳＥＴは、イ
ンバータ４２を介してフリップフロップ３５，３６のＣ
ＬＲ端子、カウンタ４０を構成するパイナリカウンタ４
０１、４０２、４０３のＣＬＲ端子に与えられ、エンド
マーク信号ＬＮＥＮＤは、インバータ３２を介してパイ
ナリカウンタ４０１、４０２、４０３のＬＤ端子に与え
られる。さらにタイミング信号Ａ　Ｒ　Ｃ　Ｋはフリッ
プフロツプ３５、３６のＣ　Ｋ端子に与えられる。

第１図に戻って、４、５、１１は２ｔ０１のマルチプレ
クザで、このうちマルチプレクサ４が１ビット、マルチ
プレクサ５および１１が共に１０ビットの幅を有してい
る。これらマルチプレクサ４、５、１１はＣＰＵからの
制御信号ＣＰＵがｒＬＪレベルのときＡ側入力、「Ｈ」
レベルのときＢ側入力を選択するものである。この場合
、マルチプレクサ４はタイミングジエネレータ２または
ＣＰＵからのライトイネーブル信号ＮＣＷＥ，マルチプ
レクサ５はシンクロナスカウンタ３からのアドレス信号
ＩＡ（０：９）またはＣＰＵからのアドレス信号ＣＰ（
０：９）、マルチプレクサ１１はアドレス変換回路１０
の出力またはコンバタ２３を介したＣＰＵからのアドレ
ス信号（０：９）を選択するようになっている。

６はシーケンスメモリで、このメモリ６は外部インター
フェース回路１より与えられるＤＣＴまたは逆ＤＣＴの
演算に必要な各種の制御データを１ステップごとにプロ
グラムとしてストアするとともに、所定のステップ後と
にエンドマーク信号ＬＮＥＮＤが書込まれている。この
場合、ＤＣＴおよび逆ＤＣＴに必要な制御データは異な
る領域、ここでは下位エリアにＤＣＴプログラム、」二
位エリアに逆ＤＣＴプログラムをス１・アし、外部イン
ターフェース１の領域指定信号ＤＣＴＩによりＯＣＴ，
逆ＤＣＴのいずれかのプログラムを指定し、読出すよう
になっている。ここで、シーケンスメモリ６は、書換え
可能な４０ビットＸ２ＫのＲＡＭで構成され、ＤＣＴま
たは逆ＤＣＴの演算に必要な制御信号に対して最大１０
２４ステップまでのプログラムを動作できるようにして
いる。

第４図はシーケンスメモリ６の構成図を示すもので、３
ビットをデュアルポートメモリ１２のＡ領域のリードア
ドレスＡＲ（０：２）、３１：−ットヲ同メモリ１２の
Ａ領域のライトアドレスＡＷ　（０　：２）、３ビット
を同メモリ１２のＢ領域のリードアドレスＢＲ（０：２
）、３ビッ１・を同メモリ１２のＢ領域のライ１・アド
レスＢＷ　（０　：　２）、５ビッ１・をンフタ］７の
コンｌ・ロールＳＡ（０：４）、コビッ１・を加減算器
１つのコン｝・ロールＡＳＡ，２ビッ１・をフリップフ
ロップ１３、］４のラッチモードＡＭ（０：１）、５ビ
ッ１・をンフタ］８のコントロールＳＢ（０：４．）、
１ビットを加減算器２０のコン１・ロールＡＳＢ，２ビ
ッｌ・をフリップフロップ１５、１６のラッチモー１・
゛ＢＭ（０：ｌ．）、１ビッ１・を演算系統Ａのスルー
／ループ切替え信号ＡＴＬ、］ビッｌ・を演算系統Ｂの
スルー／ループ切替ＢＴＬ，１ビッ１・をクロス／パラ
レル切替ＣＰ、１ビッ１・をシーケンサエンドマークＬ
ＮＥＮＤ，２ビッ１・を演算系統Ａの量子化データＡＮ
（０：１）、２ビットを演算系統Ｂの量子化データＢＮ
　（０　：　１）　、コ−ビン１・を量子化コンＩ・ロ
ールＣＯＭＰに利用している。

そして、シーケンスメモリ６の各種の制御信号は、タイ
ミングジェネレータ２からのクロックＰ３の反転信号Ｎ
Ｐ３の立」一りエッヂでフリップフロップ７に一時ラッ
チされたのち、出力される。

ここで、フリップフロップ７にラッチされるエンドマー
ク信号ＬＮＥＮＤは、インバータ２４を介してカウンタ
８に与えられる。この場合、カウンタ８はエンドマーク
信号ＬＮＥＮＤの立下りをカウントする４ビットのもの
で、８×８のサブブロックかされた画像データに対しＯ
〜７１１で１次の行演算を８〜Ｆ　＋１で２次の列演算
を行なわせるようにしている。また、フリップフロップ
７に記憶されるリードアドレスＡＲ　（０　：　２）　
、ライトアドレスＡＷ　（０　：　２）はアドレス変換
回路９に、リードアドレスＢＲ　（０　：　２）　、ラ
イトアドレスＢＷ　（０　：　２）はアドレス変換回路
１０に夫々与えられる。アドレス変換回路９は、フリッ
プフロップ７からのリードアドレスＡＲ　（０　：　２
）　、ライ１・アドレスＡＷ　（０　：　２）とカウン
タ８のカウント値からデュアルポーｌ・メモリ１２のＡ
領域のアドレス信号Ａ　（０　：　９）を出力し、アド
レス変換回路１０は、フリップフロップ７からのリード
アドレスＢＲ（０：２）、ライトアドレスＢＷ（０　：
　２）とカウンタ８のカウント値からデュアルボートメ
モリ１２のＢ領域のアドレス信号Ｂ（０　：　９）を出
力するようになっている。

デュアルボーｌ・メモリ１２は画像データを記憶するも
ので、１６ビッｌ−　Ｘ　］．　０　２　４ワードより
構成されている。そして、アｊ・レス変換回路９、１０
からのアドレス信号Ａ　（０：９）、Ｂ　（０９）にし
たがって同時に２つのデータＭＡ（０：１５）　、ＭＢ
　（０　：１５）について書込み、読出しができるよう
になっている。また、このデュアルポートメモソ１２は
ＤＣＴまたは逆ＤＣＴを行なう場合の入力データおよび
その演算結果である出力データの記憶の他に、演算途中
のデータを一時的に記憶するワークメモリとしても使用
される。

次に、第２図は同実施例の演算部の回路構成を示すもの
である。この場合、演算部は２つの演算系統Ａ，Ｂを有
している。

１３、１４は１６ビッ１・のフリップフロップ群で、デ
ュアルポ−１・メモリ］２からの第１のデタＭＡ（０：
］−５）をラッチする。また、］５、１６も１６ビッ１
・のフリップフロツプ群で、デュアルボーｌ・メモリ１
２からの第２のデータＭＢ（０：］．５）をラッチする
。ここで、フリップフロップ群１３、］６の動作タイミ
ングはタイミング信号ＡＲＣＫ，ＢＲＣＫで行なわれ、
フリップフロツブ群１４、１５の動作タイミングはタイ
ミング信号ＡＲＰＣＫＳＢＲＰＣＫで行なわれる。

フリップフロップ群１３にラッチされたデータはシフタ
１７に与えられとともに、ゲートＧ１を介して加減算器
２０の十端子に与えられ、フリップフロソプ群１６にラ
ッチされたデータはシフタ１８に与えられとともに、ゲ
ー｝Ｇ２を介して加減算器ユ９の十端子に与えられる。

また、フリップフロップ群１４にラッチされたデータは
ゲートＧ７を介して加減算器］９の十端子に与えられ、
フリップフロップ群１５にラッチされたデータはゲー１
・Ｇ８を介して加減算器１９の十端子に与えられる。

ここで、ンフタ１７は、第５図に示すように構成してい
る。５］はバレルシフタで、このバレルシフタ５１は１
６ビットデータを」二下に８ビットずつ１ビッ１・単位
でシフト可能にしており、ここてのシフト量はマルチプ
レクサ５２の出力で制御される。そして、通常のＤＣＴ
演算で、二子化コントロールＣＯＭＰがｒＬＪレベルの
場合は、アンド回路５３の「Ｌコレベル出力により、マ
ルチプレクサ５２はシフタコントロールＳＡ（０：４）
によって制御され、量子化コン１・ロールＣＯＭＰがｒ
ＨＪレベルの場合、アンド回路５３かｒＨＪレベルにな
るのを待って、テーブル５４の出力によって制御される
。ここで、テーブル５４は、予め量子化データＡＮ　（
０　：　１）に対して割当てられた第６図（ａ）に示す
シフト量により、」一述したカウンタ８のカウント値Ｃ
Ｔ　（０　：　２）に対応して第６図（ｂ）（ｃ）に示
すテーブルを構成し、サブブロック８×８の画素単位で
の２のべき乗量子化を実現可能にしている。ここで、第
６図（ｂ）は輝度信号Ｙ、同図（ｃ）は色差信号Ｂ−Ｙ
，Ｒ−Ｙのテーブルを示している。また、量子化デタＡ
Ｎ　（０）およびＡＮ　（１）がともに「１」で、ナン
ド回路５５の出力により、バレルシフタ５１からの出力
をクリップ回路５６でクリップするようにしている。こ
れは、１６ビットシフトが高調波成分のデータを０にす
るのが目的であるからである。勿論、他方のシフタ１８
についてもシフタ］７と同様になっている。

第２図に戻って、シフタ１７からの出力は加減算器コ９
の士端子に与えられるとともに、ゲー１・Ｇ３を介して
デュアルポ−１・メモリ１２に書込まれ、シフタ１８か
らの出力は加減算器２０の士端子に与えられるとともに
、ゲートＧ４を介してデュアルポーｌ・メモリ］２に書
込まれる。加減算器］９、２０は、４ビットフルアダー
×４とＥＸＯＲ群で構成され、２の補数演算を行なうよ
うになっている。そして、これら加減算器１９、２０か
らの演算結果はフリップフロツプ２１、２２に各別にラ
ッチされたのち、ゲートＧ５、Ｇ６を各別に介してデュ
アルポートメモリ１２に書込まれる。ここで、フリップ
フロップ２１、２２の動作タイミングはタイミング信号
Ａ　Ｌ　Ｃ　Ｋで行なわれる。

次に、このように構成した実施例の動作を説明する。

］　７ この場合、ＣＰＵからの制御信号ＣＰＵがｒＬＪレベル
でマルチプレクサ４、５はともにＡ入力側が選択される
ようになっている。また、シーケンスメモリ６には既に
下位エリアにＤＣＴプログラムおよび上位エリアに逆Ｄ
ＣＴプログラムがそれぞれロードされていて、この状態
から、いま外部インターフェース１の領域指定信号ＤＣ
Ｔ　Ｉによりシーケンスメモリ６の下位エリアのＤＣＴ
プログラムが指定されたものとする。

始めに、第３図において、リセット信号ＲＥＳＥＴによ
り、フリップフロツプ３５、３６およびウンタ４０がク
リアされる。その後、８ビットの画像データを符号付き
］６ビッ１・に拡張したものがＣＰＵからＤＢ（０：７
）を介してデュアルボートメモリ１２に与えられる。そ
して、サブブロック８×８のデータ］６ビット×６４ケ
を全て書込んだところで、外部インターフェース１でフ
ラグＥＸＥＣがセットされる［弟７図（ｂ）］。すると
、アンド回路３４の出力かｒＨＪレベルになるので［第
７図（ｋ）］、第７図（Ｃ）に示すタイミング信号Ａ　
Ｒ　Ｃ　Ｋの立上がりでフリップフロップ３５、３６の
Ｑ端子の出力が順にｒＨＪレベルとなり［第７図（ｄ）
（ｅ）］　、アンド回路３８を介して第７図（ａ）に示
すクロツクＰ３がカウンタ４０に供給される［第７図（
ｆ）］。また、これと同時にノア回路３７の出力がｒＬ
Ｊレベルとなり、ＣＰＵに対してビジイ信号ＮＢＵＳＹ
か出力される［第７図（１）］。

また、ナント回路３９の出力がｒＨＪレベルになるので
、第７図（ｊ）に示すライトイネーブル信号ＷＥがナン
ド回路４１を介して極性を反転したライトイネーブル信
号ＮＷＥとして出力される［第７図（ｍ）］。この状態
で、カウンタ４ｏの出力が、シンクロナスカウンタ３か
らのアドレス信号ＩＡ（０：９）としてシーケンスメモ
リ６に・与えられ、制御データが読出されＤＣＴ変換が
実行される［第７図（ｇ）］。ここで、シーケンスメモ
リ６の３ステップ１」に読出される制御データに第７図
（ｈ）に示すようにエンドマーク信号ＬＮＥＮＤが書込
まれているとすると、カウンタ４０は、次に与えられる
クロックＰ３の立上がりでＯがロードされ、リセットさ
れるとともに、エンドマーク信号ＬＮＥＮＤの立下りて
カウンタ８のカウント内容ＣＴ　（０　：　３）をカウ
ントアップするようになる［第７図（ｉ）］。この場合
、カウンタ８のカウント内容ＣＴ　（０　：　３）のカ
ウン１・アップにより８×８のＤＣＴ変換か２番口の行
に進む。以下、同様な操作の繰返しにより、２次元の最
終段（８番目）に達し、ＣＴ（０：３）＝１５になると
、エンドマーク信号ＬＮＥＮＤのｒＨＪレベルにより、
オア回路３１の出力かｒＬＪレベルとなり、次に与えら
れるタイミング信号ＡＲＣＫでフリップフロップ３５の
Ｑ端子の出力がｒＬＪレベルになるので、ＡＮＤ回路３
８を通してカウンタ４０に与えられるクロックＰ３か停
止され、シーケンスメモリ６のデータ読出しも停止され
る。また、フリップフロップ３６により］タイミング遅
れてライ１・イネーブル信号ＮＷＥも停止される。

次に、演算部での演算タイミングを説明する。

まず、第８図（ａ）に示すタイミングジエネレータ２か
らのクロックＰ３によりシンクロナスカウンタ３より第
８図（Ｃ）に示すシーケンスメモリ６へのアドレス信号
ＩＡ（０：９）が０、１、２・・・の順で出力されると
、シーケンスメモリ６のシケンスデー夕か読出され［第
８図（ｄ）］　、クロックク信号Ｐ３の立下り信号ＮＰ
３でフリップフロップ７にラッチされる［第８図（ｅ）
］。この状態は演算の１サイクルの間維持される。

ここで、１サイクルの前半は第８図（ｆ）に示すように
デュアルポートメモリ１２のリード区間であり、フリッ
プフロップ７にラッチされたりドアドレスＡＲ　（０：
２）、ＢＲ　（０：２）がアドレス変換回路９、１０に
与・えられ、第１および第２のアドレス信号Ａ　（０：
９）、Ｂ　（０：９）としてデュアルポートメモリ１２
に与えられる。

これにより、対応するアドレスのデータＭＡ　（０　：
１　５）　、’ＭＢ　（０　：　］．　５）が２つ同時
にリードされ、第８図（ｇ）に示すタイミング信号ＡＲ
ＣＫ，ＢＲＣＫのタイミングで、フリップフロップ１３
、１６にラッチされ、その後、加減算器１つ、２０での
所定の演算が実行される［第８図（ｉ）］。

ここで、フリップフロップ７からのクロスパラレル切替
ＣＰがｒＨＪレベルの場合、ゲートＧ１、Ｇ２が閉じ、
ゲートＧ７、Ｇ８か開いて、フリップフロップ１３にラ
ッチされたデータはシフタ１７を介して加減算器１９の
士端子に与えられるとともに、ゲートＧ１を介して加減
算器２０の十端子に与えられ、フリップフロツプ１６に
ラッチされたデータはシフタ１８を介して加減算器２０
の士端子に与えられるとともに、ゲートＧ２を介して加
減算器１９の十端子に与えられ、また、クロスパラレル
切替ＣＰがｒＬＪ　レベルの場合には、ゲートＧ１、Ｇ
２が開き、ゲートＧ７　、Ｇ８が閉じて、フリップフロ
ツプ１３にラッチされたデタはシフタ１７を介して加減
算器１つの士端子に与えられ、フリップフロップ１４に
ラッチされたデータは加減算器１９の十端子に与えられ
、フリップフロツプ１６にラッチされたデータはシフタ
１８を介して加減算器２０の士端子に与えられ、フリッ
プフロツプ１５にラッチされたデータは加減算器２０の
十端子に与えられるようになり、所定の演算が実行され
る。そして、各加減算器１９、２０での演算が実行され
ると、第８図（ｆ）に示す後半のライト区間となり、第
８図（ｈ）に示すＡＬＣＫのタイミングで演算結果がフ
リップフロップ２　］、−２　２にラッチされ、第８図
（ｊ）に示すライ１・イネーブル信号ＮＷＥの立」二か
りタイミングでデュアルボートメモリ１２のＡＷ　（０
　：２）　　ＢＷ　（０　：　２）でアドレスされる番
地に書込まれる。なお、スルーループ切替ＡＴＬ，ＢＴ
ＬかｒＨＪレベルになって、ゲートＧ３、Ｇ４か開かれ
るスルーモードの場合は、シフタ１７、］８でシフトさ
れた結果は、そのままデュアルボ−１・メモリｌ２に書
込まれるようになる。

以上の説明では、外部インターフェース１からの領域指
定信号ＤＣＴＩによりシーケンスメモリ６の下位エリア
のＤＣＴプログラムを指定し、このプログラムにしたか
ってＤＣＴ演算を実行する場合を述べたか、領域指定信
号ＤＣＴ　Ｉによりシケンスメモリ６の上位エリアの逆
ＤＣＴプログラムを指定した場合も、上述と同様にして
各回路がプログラムの制御データにしたがって動作され
、逆ＤＣＴ演算が実行されるようになる。

［発明の効果］ 本発明は、サブブロック化された画像、データを記憶し
た画像データ記憶手段と、ディスクリートコサイン変換
に必要な制御データとともに変換終了を意味するエンド
マーク信号を記憶した制御データ記憶手段と、この制御
データ記憶手段に対するデータ読出しアドレスを指示す
る第１０カウンタと、ディスクリ−１・コサイン変換が
行なわれる」二記サブブロック化された画像データの行
と列を指示する第２のカウンタを有し、」二記制御デー
タ記憶部よりエンドマーク信号が読出されると上記第１
のカウンタをリセットするとともに上記第２のカウンタ
をカウントアップし、かつ上記第２のカウンタが所定の
カウント値になると上記第１および第２のカウンタの動
作を停止してディスクリトコサイン変換を終了するよう
になっているのて、ディスクリートコサイン変換に必要
な制御デタとともに記憶手段に書込まれたエンドマーク
信号により第１０カウンタのリセット、第２のカウンタ
のカウントアップを制御でき、任意のステップ数のプロ
グラム、つまり異なるアルゴリズムに対してもＤＣＴ変
換を実行でき、装置の汎用性を著しく高めることかでき
るとともに、例えば変換途中の演算結果を見るようなこ
とも簡単に可能になる。さらには第２のカウンタが所定
のカウント値に達したことで各カウンタの動作を停止す
ることかできるので、サブブロック化された画像デタご
とのＤＣＴ変換を確実に行なうことができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例の回路構成を発
示すブロック図、第３図は同実施例に用いられるシンク
ロナスカウンタの回路構成を示すブロック図、第４図は
Ｎシーケンスメモリの構成図、第５図は同実施例に用い
られるシフタの回路構成を示すブロック図、第６図は同
シフタを説明するための図、第７図および第８図は同実
施例を説明するためのタイムチャート、第９図はＤＣＴ
を説明するための波形図である。 １・・・外部インターフェース、２・・・タイミングジ
エネレー夕、３・・・シンクロナスカウンタ、４、５、
］１・・・マルチプレクサ、６・・・シーケンスメモリ
、７・・・フリップフロップ、８・・・カウンタ、９、
ｌＯ・・・アドレス変換回路、１２・・・テユアルポー
トメモリ、１３〜１６、２１、２２・・・フリップフロ
ップ、１７、１８・・・シフタ、１９、２０・・・加減
算器、 出願人代理人　弁理士　鈴江武彦 特開乎

Claims (1)

【特許請求の範囲】
1. サブブロック化された画像データを記憶した画像データ
   記憶手段と、ディスクリートコサイン変換に必要な制御
   データとともに変換終了を意味するエンドマーク信号を
   記憶した制御データ記憶手段と、この制御データ記憶手
   段に対するデータ読出しアドレスを指示する第１のカウ
   ンタと、ディスクリートコサイン変換が行なわれる上記
   サブブロック化された画像データの行と列を指示する第
   ２のカウンタとを具備し、上記制御データ記憶部よりエ
   ンドマーク信号が読出されると上記第１のカウンタをリ
   セットするとともに上記第２のカウンタをカウントアッ
   プし、かつ上記第２のカウンタが所定のカウント値にな
   ると上記第１および第２のカウンタの動作を停止しディ
   スクリートコサイン変換を終了するようにしたことを特
   徴とするディスクリートコサイン変換装置。