JPH03256455A - Ｉｄｃｔ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（よ　テレビ会議システム　テレビ電話の動画像
帯域圧縮でＣＣＩＴＴにより標準化作業がなされている
６４にビット／秒の画像コーデック符号化処理等で用い
られるＩ　Ｄ　ＣＴ　（Ｉｎｖｅｒｓｅ　Ｄｉｓｃｒｅ
ｔｅ　Ｃｏ５１ｎｅ　Ｔｒａｎｓｆｏｒｍ、　逆離散コ
サイン変換）処理装置に関すａ 従来の技術 Ｍビット長のデータに対して、ＮｘＮ画素ブロックに対
してＩ　ＤＣＴを行なう場合、フィルター処理等の場合
と異なり、Ｎ画素のデータアクセス期間中に　−次元方
向の処理が完結していれば良いという利点がある。この
利点を活用して、ビットシリアルに演算処理をおこなう
方法力ｔ　分散型演算手法として、　（アイ・イー・イ
ー・イー・トランザクション・アコースティッ久　スピ
ーチ、シグナ／ｌｚ、　　プロセッシング）　　Ｉ　Ｅ
　Ｅ　Ｅ　Ｔｒａｎｓ、ＡｃｏｕｓｔｉｃｌＳｐｅｅｃ
ｈ、Ｓｉｇｎａｌ　Ｐｒｔｏｃｅｓｓｉｎｇ　ｖｏｌ、
ＡＳＳＰ−２２゜ｐｐ、　４５６−４６２．　Ｄｅｃ、
　１９７４．　’Ａ　ｎｅｗ　ｈａｒｄｗａｒｅ　ｒｅ
ａｌｉｚａｔｉｏｎ　ｏｆ　ｄｉｇｉｔａｌ　ｆｉｌｔ
ｅｒｓ、’に発表されていも　この処理手法１１Ｍビッ
ト長のデータに関する演算を、　１ビツト目の演算とい
うサブセットに着目して算出し　その結果に対して２ゞ
１−１′の桁補正を施して加算することにより最終結果
を求めるというものであ、Ｌ　　ＩＤＣＴについて、こ
の手法を適用すると、以下のようになも　今、Ｍビット
長で負の数を２の補数で表わすＮ個の整数データ列（ν
（ｉ≦Ｍ−２，Ｏ≦に≦Ｎ−１））に対する一次元のＩ
　ＤＣｉよ式（１−１）〜（１−３）と表現することが
出来も上式（１−ＩＮ；　　ν（ｋ）の指数表現を代入
すると、式（１−４）のように書けも 式（１−４）で、ｉに関する加算でまとめると、次式の
ようにな瓜 式（１−５）で、大括弧（〕の中のデータで、ｂ＋　（
ｋ）は０か１あるいは０か−１の１ビツトのデータであ
のものには依存しないので、Ｎの値が決まれば事前に準
備することが可能であも　従って、大括弧をＲＯＭ　（
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）等で準備しておけ
ば乗算を用いることなく加減算のみで実行することが出
来も 発明が解決しようとする課題 しかじなかＬＩＤＣＴの場合、ＤＣＴのようで対称性を
有していないので、そのままでは　準備しておくべきＲ
ＯＭの容量＋１　１つのｎに対して２Ｎワードが必要で
あり、Ｎ×１の一次元Ｉ　ＤＣＴの場合、全体として２
”×ＮワードのＲＯＭ容量が必要となａ　例えｉｉＭ＝
１６ビツトでＮ＝８画素の場合、２５６ワード×１６ビ
ツトのＲＯＭが８個必要″”ｒ、Ｍ＝１６ビツトでＮ＝
１６画素の場合、　６５５３６ワード×１６ビツトのＲ
ＯＭが１６個必要となム　このため従来技術で１よ　必
要とされるＲＯＭ容量が大きくなることと、ＲＯＭ容量
が大きくなると読み出しのアクセス時間が長くなり、処
理速度が遅くなってしまうことの２つの欠点があった　
さらに１画素のサンプリング時間が１基本クロック期間
であるとして、この１クロック期間に　１回の加算処理
や１回のＲＯＭアクセスが可能な同期系を想定すると、
データのビット長ＭＭ　　ＩＤＣＴの処理単位Ｎよりも
大きい場合、そのままでは処理が完結しな（１これ４友
Ｎ−１６以上の場合には問題とならない力＜％　ＣＣＩ
ＴＴにより標準化作業がなされているＮ＝８のＩ　ＤＣ
Ｔの場合にば　Ｍ≦８ビットで制限されることになるた
△　中間処理部で十分な精度が得られないという欠点が
あった　本発明は上記の欠点を排除し　必要とされるメ
モリ容量を１つのνに対して（２ｆＮ／９１　ｘ　２）
ワードに削減Ｌ　　Ｎ×１の一次元ＩＤＣＴの場合、全
体として２（Ｎ／Ｉｌｌ　Ｘ　２ＮワードのＲＯＭ容量
で処理を実現しさら４．：、Ｍ＞Ｎビットの精度でＮサ
ンプリングクロックの期間でＮ×１の一次元のＤＣＴ処
理を完結できるＮ×ＮのＩＤＣＴ処理装置を安価に提供
することを目的とすも 課題を解決するための手段 本発明は上記目的を遠戚するた３　　Ｎ−２Ｎ’とした
ときに　０≦ｎ≦Ｎ′−１の範囲でｕ（ｎ）とｕ（２Ｎ
’−１−ｎ）との間で生成する要素の共通項に着目しＲ
ＯＭ容量を削減するとともに　Ｍ≧Ｎの場合に　Ｍビッ
ト長のデータをＬ＜Ｎを満足するＬビット長に分割り、
Ｌビット長で部分積の演算を並列的に実行し最後にそれ
らの中間結果の加算を実行するものであも 作用 本発明は前記の構成により、Ｌビット長単位で部分積の
演算が並列に実行され　最後にそれらの総和を求めるこ
ととなり、データビット長Ｍ７５＜。

ＩＤＣＴの処理単位Ｎよりも大きい場合において＆Ｎサ
ンプリングクロックの期間で処理が完結すも 実施例 以下、本発明のＩＤＣＴ処理装置の一実施例を図面と共
に説明すも　第１図は本発明の一実施例における８×１
の一次元ＩＤＣＴ処理装置のブロック図であも　図に於
て、１６ビツトのＤＣＴ処理をすでに受けた信号ν（１
）２に対する８×１の一次元のＩ　ＤＣＴ処理装［３〜
１０は１６ビツトレジス久　１１〜１８は１６ビツトの
信号（ｓｚ　（ｋ−ｍｏｄ（１）ｓ）、　ｋ−０〜７）
、１９〜２２はビットシリアル処理部であり、ここでは
シフトレジスタを用いて、各桁に対応する各１ビツトの
信号を生威すモ２３〜３８はビットシリアル処理ｆｆｌ
！１９〜２２で生成された各１ビツトの信号３９〜４２
は各１ビツトの信号２３〜３８を各４ビツト毎にまとめ
たデータＭＬ　　４３〜４６は各４ビツトのデータ３９
〜４２をアドレス情報として、ＲＯＭにより係数と入力
されたデータとの乗算の部分積を生ｔ＋−その値に右方
シフトを施し累積加算を行なう加算器とＲＯＭによる係
数乗算部であ瓜４７〜５４ハ８×１のＩＤＣＴ処理結果
の３４ビツトの出力信号（ｕ（ｎ）、　ｎ＝０〜７）、
５５〜６２は３４ビツトトライステートドライバーであ
り、出力信号の並列／直列変換を行なう。６３Ｌ　　３
４ビツトトライステートドライバー５５〜６２の動作に
より時系列化された３４ビット信号出力であも　第２図
は第１図の１９〜２２で用いられるビットシリアル処理
部の回路構成図であも　６５は１６ビツトの信号入力（
ν（２に’　）、　ｋｅ　［０，１，２，３コ）、６６
は１６ビツトの信号入力（ν（２に’＋１）、にε［０
、１，２，３コ）、８７．６８は上位８ビツトと下位８
ビツトが独立な１６ビツトのデータロード機能付き右方
シフターであり、ビットシリアル演算に必要なビット単
位での処理を行なう。６９〜７２は１ビツトのデータラ
ッチ、７３〜７６は各１ビツトの信号であり、係数と入
力信号との乗算の部分積をＲＯＭから読みだす時のアド
レス情報として用いられも　第３図は第１図の４３〜４
６で用いられる加算器とＲＯＭによる係数乗算部の回路
構成図であム７８〜８１は係数と入力信号との乗算の部
分積をＲＯＭから読みだす時のアドレス情報である各４
ビツトのデータデータｆｉ＆　　８２〜８５は１６ワー
ド×１８ビツト容量で、係数と入力信号との乗算の部分
積を生成するＲＯＭ、　　８６．８８は１９ビツト全加
算器　８７．８９は１９ビツト全減算器９０〜９３は２
７ビツト全加算器９４〜９７は２７ビツトのデータロー
ド機能付き右方シフタコ９８〜９９は３４ビツト全加算
器１００〜１０１は３４ビツトレジス久　１０２は３４
ビット出力信号（ｕ（ｎ）、ＴＩＥ［０，１゜２、．３
］）、１０３は３４ビット出力信号［ｕ（７−ｎ）、ｎ
Ｅ［０，１，２，３］）であも　第１図と第２図と第３
図を用いて、８×１の一次元のＩＤＣＴ処理の動作につ
いて説明する。本発明において、Ｎ＝２Ｎ’として、［
ｕ（ｎ）、Ｏ≦ｎ≦Ｎ−１）を前半のＮ′個と後半のＮ
′個について共通項が見やすくなるように　式（１−５
）を変形すると、次式（１−６）、（１−７）のように
なん、０≦ｎ≦Ｎ’−１（１−６） 同様に　ｋ−２に’　＋１．０≦に′≦Ｎ’−１の時４
Ｎ’ となム　式（１−９）、（１−１０＞を用いて、ｋに関
して偶数項と奇数項でまとめると、式（１−６）、（１
−７）を変形すると、次式のようになん しては共通であるので、 第一項の和（Σ（ｂ （２ｋ”）α （２Ｎ’−２）］を引き数とするＲＯＭとして準備して
おき、同様に第二項の和（Σｂ１（２に’＋１）α（２
に’＋１）、Ｏ≦ｎ≦Ｎ′ １（１−１１） 上式（Ｉ−１１）と（１ １２）において、 ｋ′に関する和の第 り、 第二項ｂ （２に’　＋１）α（２に 十１）ＣＯ３ は加算するか減算するかの違いはある力を数値と Ｎ’−１）ｌを引き数とするＲＯＭとして準備してお東
そのＲＯＭ出力を式（１−１１）については加算し　式
（１−１２）については減算することより、ある２１に
関する部分和を得ることができも　この結果に２１の桁
補正を施し加算することにより、最終結果としてｕ（ｎ
）とｕ（２Ｎ’　−１−ｎ）を得＆ａＭ≧Ｎの場合にＮ
回のサンプリング期間に　この処理を完結させるにｉｔ
　　Ｍビット長のデータをＬ＜Ｎを満足するＬビット長
に分割し　Ｌビット長で部分積の演算を並列的に実行し
　最後にそれらの中間結果の加算を実行することより達
成されも　たとえハＭビット長のデータを３個のＬビッ
ト長のデータに分割すると、式（１−１１）と式（１−
１２）は次式のように表現出来も 十・・・◆・■１■１・ 上式は３個の部分積の和によって戊り立板　各部分項は
Ｌ回の加算により実行されることを意味していも　一実
施例として、Ｎ−８、Ｊ−２の場合を考えると、　Ｎ≧
ｒｏｕｎｄ（Ｍ／　Ｊ＋０．５　）より、　ｙ≦１６の
データ長まで処理が可能であも　この条件を式（１−１
３）、（１−１４）に適用すると次式のようになも δ 、Ｏ≦ｎ≦３（１−１６） この式（１−１６Ｌ（１−１７）より、Ｍ−１６ビツト
の精度で８個のサンプリングクロック期間と若干のパイ
プライン処理により、　８×１の一次元のＩＤＣＴ処理
を実現することができも　第１図において、　８×１の
一次元ＩＤＣＴ処理の動作を説明すモ１６ビツトの信号
穴カシ（１）２は８個のサブセットに対してＩＤＣＴ処
理を施されるた碌１６ビツトレジスタ３〜１０に　それ
ぞれ［ｖ　（ｋ＝ｍｏｄ（１）ｓ　）、　ｋ−０〜７）
と分割され保持されも１６ビツトレジスタ３〜１０でζ
飄　この８個のサブセットデータ列（ν（ｋ）、　ｋ−
０〜７）が完全に更新されるまで、　１回のデータサン
プリングに対して１回のシフト動作を行なｕＸ、データ
を順次送っていく。つまり、　８回のデータサンプリン
グ毎に　新しいサブセットデータカ＜　　１６ビツトレ
ジスタ３〜１０にν（７）、・・・・、ν（０）として
セットされも　次に　このデータは１６ビツトの信号線
１１〜１８を介して、それぞれに対応するビットシリア
ル処理部１９〜２２に供給されも　このビットシリアル
処理部１９〜２２における処理を、第２図を用いて説明
すも１６ビツトの信号人力６５〜６６（ヨ　　第１図の
１６ビツトレジスタ３〜１０のいずれかからのデータｌ
　ν（２ｋ）−Ｙｂ１（２ｋ）２“（ｂ＋　ｓ　（２ｋ
）Ｅ　［０，−１１〉−５ゴ’ｂ＋（２に＋１）２″（
ｂ＋　ｓ　（２に＋１　）Ｅ　［０，−１］、ｂ＋　（
２に＋１　）Ｅ［０，１コ、０≦ｉ≦１４．０！ｌ；　
ｋ≦３）であム　これらのデータが上位８ビツトと下位
８ビツトが独立した１６ビツトのデータロード機能付き
右方シフター６７〜６８に入力され　それぞれ　ν（２
ｋ）−ヒｂ１（２ｋ）２Ｉ＋２・−・ （２に＋１）２’として上位８ビツトと下位８ビツトが
分離した形で処理され　１クロック期間毎に１回の右方
シフトが実行されも　データロード機能付き右方シフタ
ー６７〜６８より出力される信号ｊ１　　ν（２ｋ）お
よびν（２に＋１）の上位８ビツトと下位８ビツトに関
して２″桁の各１ビツトの値で、ｂｌ・５（２ｋ）とｂ
ｌ（２ｋ）とｂ１十會（２に＋１　）とｂ＋（２に＋１
）であム　これらの信号力＜、　１ビツトのラッチ６９
〜７２に取り込まれ１サンプリング期間その値が保持さ
れ　さらにｌビット信号線７３〜７６を介して出力され
も　ここで、第１図に戻って説明を続けも　ビットシリ
アル処理部１９〜２２で処理された各１ビツトデ一タ：
ヨ４ビツト単位にまとめられも　この結果　各ビットシ
リアル処理部１９〜２２より出力される４ビツトデータ
線３９〜４２は　４ビツトデータ線３９が（ｂ＋・・（
２ｋ）、　ｋ−０，１，２，３）を示り、４ビツトデー
タ線４０が（ｂ＋◆＠（２に＋１）、に−０，１，２，
３）を示ＬＡ　４ビツトデータ線４１が（ｂ＋　（２ｋ
）、　ｋ−０，１，２，３）を示ＬＡ　４ビツトデータ
線４２が（ｂｌ（２に＋１）、に−０，１，２，３）を
それぞれ示していもこれらの４ビツトの信号の意味を、
もう少し詳しく説明するために　式（１−１６）（１−
１７）に戻って説明すも　式（１−１６）および（１−
１７）のに°に関する和の部分を展開すると、次式のよ
うに表現することが出来も 、Ｏ≦ｎ≦３　　（１−１９） このように　上式（１−１８）における各２′桁に関す
る演算ＣＬ　　ｎを固定すれ４；Ｅ、　　（ｂｌ（２ｋ
）、に−０，１，２，３）の４ビツトのデータと（ｂ＋
（２に＋１）、に−０，１，２，３）の４ビツトのデー
タと〔ｂｌ、・（２に’　）、　ｋ’　−０，１，２，
３）の４ビツトのデータと（ｂ＋◆・（２に’＋１）、
に−０，１，２，３）の４ビツトのデータによって一意
的に決定することが出来も同様に　式（１−１９）につ
いても同様のことが成立すム　従って、　これらの４ビ
ット信号をアドレス情報とし　そのアドレス情報に従い
（Σｂ＋　（２に’　）α（ｎ曽■ π（２ｎ＋１）２に’ （２に’　）ｃｏｓ［］）を出力するようにＲＯＭ化す
ることは容易であん　このよう悶　４ビツトｂ＋◆５（
７）α（７）ｃｏｓｌ 」１ ４６に人力されも　同様＆′、　４ビツトデータ線４０
の４ビツトデータ（よ　式（１−１６）（１−１７）に
おける２１桁での（Σｂ１・＠（２に’＋ｌ）α（２に
’　＋１　）ｃｏｓｌ　−・ ｙｒ　　（２ｎ＋１）（２に’＋１） ［□Ｊ）を求めるアドレス情報として 用いられ　加算器とＲＯＭによる係数乗算部４３〜４６
に人力されも　同様に　４ビツトデータ線４１の４ビツ
トデータ番九　式（１−１６）（１−１７）における２
１桁求めるアドレス情報として用いられ　加算器とＲＯ
Ｍによる係数乗算部４３〜４６に入力されも　同様に　
４ビツトデータ線４２の４ビットデータＣ′！、式（１
−１６）（１−１７）における２１桁での（Σｂ１や＠
（２に’＋１）π（２ｎ＋１）（２に’＋１） α（２に’＋１）　ｃｏｓ［コ）を求めるアドレス情報
として用いられ　加算器とＲＯＭによる係数乗算部４３
〜４６に入力されも　次ニＲＯＭと加算器による係数乗
算部４３〜４６の中での処理について、第３図を用いて
説明すも　第３図において、　４ビット信号７８１よ　
式（１−１６）（１−１７）における２１１桁での（Σ
ｂ＋　・＊　（２に’　＞ａ　（２に’　）ｃｏｓ１−
− π　（２ｎ＋１）２に’ ［］）を求めるアドレス情報で、　４ビトデータ線３９
を介して入力されも　同様に　４ビット信号７９ζよ　
式（１−１６）（１−１７）における２１桁での人力さ
れも　４ビット信号８０（友　式（１−１６）（１−１
７）％式％） ［〕）を求めるアドレス情報で、　４ビットデータ線４
１を介して入力されも　同様に　４ビット信号８１１よ
　式（１−１８）（１−１７）における２１桁での求め
るアドレス情報で、　４ビツトデータ線４２を介して入
力されも　次に　１６ワード×１８ビツト容量のＲＯＭ
８２でζよ　４ビット信号７８をアドレス情情報として
受け（Σｂ目・（２に’　）α（２に’　）ｃｏｓｋ’
−一 出力すム　次ニ１６ワード×１８ビット容量のＲＯＭ８
３で４１　４ビット信号７９をアドレス情報とじてして
出力すも　次ニ１６ワード×１８ビット容量のＲＯＭ８
４で（よ　４ビット信号８０をアドレス情報とて出力す
ム　次ニ１６ワードｘ１８ビット容量のＲＯＭ８５で１
ヨ４ビット信号８１をアドレス情報として出力すも　次
に１９ビツト全加算器８６はＲＯＭ８２からの１８ビツ
トの出力データとＲＯＭ８３からの１８ビツトの出力デ
ータを加算り、　　１９ビツト全減算器８７はＲＯＭ８
２からの１８ビツトの出力データからＲＯＭ８３からの
１８ビツトの出力データを減算すも同様ニ１９ビット全
加算器８８はＲＯＭ８４からの１８ビツトの出力データ
とＲＯＭ８５からの１８ビツトの出力データを加算り、
、　　１９ビツト全減算器８９はＲＯＭ８４からの１８
ビツトの出力データからＲＯＭ８５からの１８ビツトの
出力データを減算すも　次に２７ビツト全加算器９０〜
９３と２７ビツトのデータロード機能付き右方シフター
９４〜９７１１　４組の２７ビツト累積加算器として働
き、前記１９ビツト全加算器８６．８８と前記１９ビツ
ト全減算器８７．８９の演算結果ハ２７ビツト全加算器
９０〜９３の一方の入力のＭＳＢ側１９ビットに入力さ
れも２７ビツト全加算器９０〜９３での加算結果Ｃ戴　
　それぞれ２７ビツトのデータロード機能付き右方シフ
ター９４〜９７でＬＳＢ側に（右方に）１ビツトシフト
され　次のクロック期間で、前記１９ビツト全加算器８
６．８８と前記１９ビツト全減算器８７．８９の演算結
果と加算されも　但し　この動作で、ｉ＝０の時にハ２
７ビツトのデータロード機能付き右方シフター９４〜９
７から２７ビツト全加算器９０〜９３に入力されるデー
タは１０”に初期化されも　この操作により、　８回の
クロック期間Δ　式（１−１６）、（１−１７）のそれ
ぞれ４つの項が算出されも３４ビツト全加算器９８．９
９では２７ビツトシフター９４〜９７の出力を加算すム
　ここで、２７ビツトシフター９４．９５の出力は加算
時に２１で桁補正が施され　式（１−１６）、（１−１
７）のｕ（ｎ）、　ｕ（７−ｎ）の値を算出すも　そし
て、３４ビツトレジスター１００．１０１に　その演算
結果をセットすん３４ビツトレジスター１００．１０１
は次の８クロツクの朝駆　新しいサブセットに対してｕ
（ｎ）、ｕ（７−ｎ）の値が算出されるまで、現在の値
を保持すんここで第１図に戻って、説明を続けも　第３
図における３４ビツトレジスター１００．１０１からの
データ１０２、１０３１よ　第１図の４７〜５４に対応
し　他の３つのブロックの信号の出力信号と合わせて、
　Ｉ　ＤＣＴ処理された信号列（ｕ（ｎ）、０≦ｎ≦７
１となん　この３４ビット出力信号列（ｕ（ｎ）、Ｏ≦
ｎ≦７）がそれぞれトライステートドライバー５５〜６
２により、時分割されて出力端子６３より出力されも　
第４図は第１図の８Ｘ１のＩＣＴ処理回路ブロック１を
利用したアダプティブＩ　ＤＣＴ処理装置の一例であも
　データストローブ信号入力端子１０４より入力される
ストローブ信号は１６ビツト信号入力端子１０５より入
力される一組６４個の既にＤＣＴ処理を受けた信号の先
頭の位置を示し　この信号をトリガーとして、タイミン
グ信号生成回路１０６ａが動作すも　同時に１６ビツト
信号人力１０５より入力されたデータ１ヨ８×１の一次
元のＩＤＣＴ処理回路１ａに入力され１１ｉＸ１のＩＤ
ＣＴ処理が施されも　ここでの処理タイミング１よ　タ
イミング信号生成回路１０６により制御されも　次に　
クリッピング・丸め込み処理回路１０８ａでは８Ｘ１の
一次元のＩＤＣＴ処理回路１ａからの出力に対しクリッ
ピング・丸め込み処理を行なし＼　その結果を１２８ワ
ード×１６ビツトのデュアルポートメモリ１０９に入力
すモ１２８ワード×１６ビツトのデュアルポートメモリ
１０９の書き込ム　読み出しくよ　書き込み制御回路１
１Ｑ、読み出し制御回路１１１により制御されも　次に
　８×１の一次元のＩＤＣＴ処理回路１ｂで（飄　１２
８ワード×１６ビツトのデュアルポートメモリ１０９か
らの入力信号に対して、　Ｉ　ＤＣＴ処理を行なう。こ
こでの処理タイミングζ表　タイミング信号生成回路１
０６ｂにより制御されも　８×１の一次元のＩ　ＤＣＴ
処理回路１ｂからの出力データは　クリッピング・丸め
込み処理回路１０８ｂにより、１６ビツトの信号に加工
されも制御信号１１５によりアダプティブ処理を行なう
場合、加算器１１７に於て、クリッピング・丸め込み処
理回路１０８ｂからの出力データと１６ビツトの参照画
像信号入力端子１１６からの参照画像信号と加算され　
１６ビツトの画像出力端子１１８に出力されも　アダプ
ティブ処理を行なわない場合、クリッピング・丸め込み
処理回路１０８ｂからの出力データがそのまま画像出力
端子１１８に出力されも 発明の効果 以上　説明したごとく本発明によれば　必要とされるメ
モリ容量を１つのｎに対して（２＋Ｊｌ／Ｉｌｌ　Ｘ　
２）ワードに削減り、Ｎｘｌの一次元ＩＤＣＴの場合、
全体として２＋１１／ｉｌｌ　Ｘ　２ＮワードのＲＯＭ
容量で処理が実現することができ、さらに　Ｍビット長
をＬ〈Ｎを満足するＬビット長に分割ＬＬビット長で部
分積の演算を並列的に実行し　最後にそれらの中間結果
の加算を実行する方式により、Ｍ＞Ｎビットの精度でＮ
サンプリングクロックの期間でＮｘｌの一次元のＤＣＴ
処理を実現することができ、かつ内部演算精度をＭ＝１
６ビツトの精度まで乗算器を用いずに確保することがで
き、その実用的効果は犬き１．Ｘ。

【図面の簡単な説明】

第１図は本発明の一実施例における１６ビツトのＤＣＴ
処理をすでに受けた信号ν（１）に対する８×１の一次
元ＩＤＣＴ処理装置のブロック阻　第２図はビットシリ
アル処理部の回路構成＠　第３図は加算器とＲＯＭによ
る係数乗算部の回路構Ｆ＆は第４ＦＸＪは本発明の一実
施例によるアダプティブ■ＤＣＴ処理装置の概略構成図
であム １、Ｉａ、１ｂ−−・・３ｘｌの一次元ＩＤＣＴ処理装
置　２・・・・１６ビツトのすでにＤＣＴ処理を受けた
信号人カシ（１）、３〜１０・・・・１６ビツトレジス
久　１９〜２２・・・・ビットシリアル処理部４３〜４
６・・・・加算器とＲＯＭによる係数乗算部５５〜６２
・・・・３４ビツトトライステートドライバー　８２〜
８５・・・・１６ワードＸ１８ビツト容量のＲＯＭ、　
　８６．８８・・・・１９ビット全加算掠８７，８９・
・・・１９ビツト全減算！　　９０〜９３・・・・２７
ビツト全加算＠９４〜９７・・・・２７ビツトデータロ
ード機能付き右方シフター　９８〜９９・・・・３４ビ
ツト全加算器１００〜１０１・・・・３４ビツトレジス
ター、１０９・・・・１２８ワード×１６ビツトのデュ
アルポートメモリ。

Claims (1)

1. 【特許請求の範囲】 （１）画像信号の帯域圧縮・伸張で用いられるＩＤＣＴ
   処理において、Ｍビット長の信号をＮ×Ｎ画素の処理単
   位でＤＣＴ処理を行なう場合に、Ｍ＞Ｎの関係が成立す
   る時、Ｍビット長をＬ＜Ｎを満足するＬビット長の信号
   に分割しビットシリアルなデータ列によるビットシリア
   ル処理部と、前記ビットシリアル処理部のデータをアド
   レス情報として、各Ｌビット長のデータと係数の部分積
   をＲＯＭベースに算出し、その結果を累積加算し、最後
   にそれらの演算結果を加算する係数乗算部とを備えたＮ
   ×１の一次元ＩＤＣＴ処理装置。（２）請求項１記載の
   Ｍビット長のＮ×１の一次元ＩＤＣＴ処理装置において
   、係数演算部での部分積の共通性により、必要とされる
   メモリ容量を削減し、全体として２＾（＾Ｎ＾／＾２＾
   ）×（２Ｎ）ワードのＲＯＭ容量で処理を行なうことを
   特徴とするＩＤＣＴ処理装置。 （３）請求項１記載のＭビット長のＮ×１の一次元ＩＤ
   ＣＴ処理装置２個と、データ列のスキャン方向を変換す
   るデュアルポートメモリとを備えたＭビット長のＮ×Ｎ
   の二次元ＩＤＣＴ処理装置。