JPH11212957A - 離散コサイン変換回路 - Google Patents
離散コサイン変換回路Info
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- JPH11212957A JPH11212957A JP10019268A JP1926898A JPH11212957A JP H11212957 A JPH11212957 A JP H11212957A JP 10019268 A JP10019268 A JP 10019268A JP 1926898 A JP1926898 A JP 1926898A JP H11212957 A JPH11212957 A JP H11212957A
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- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】
【課題】 音声録音再生装置に用いられる離散コサイン
変換回路の簡素化を図る。 【解決手段】 加減算器８０の一端Ｂにセレクタ８８が
随意に値“０”を入力できることにより、他端Ａの入力
値が加減算器８０を素通りして入力Ｂにまわされる。よ
って、乗算器から他端Ｂへの直接的な接続が廃され、そ
の直接的な接続とループバックとの選択に用いていたセ
レクタが省かれる。また、比例係数のセレクタ７２が随
意に値“１”を乗算器６６に入力できることにより、被
演算データを乗算器６６経由でそのまま加減算器８０の
入力へ渡すことができる。つまり、加減算器への乗算器
を経由しない経路が廃され、その経路か乗算器６６経由
の経路かの選択に用いていたセレクタが省かれる。ま
た、加減算順序を計算順序制御手段が制御することによ
り、加減算器８０の減算機能を減縮することができ、そ
の回路構成を簡単にすることができる。
変換回路の簡素化を図る。 【解決手段】 加減算器８０の一端Ｂにセレクタ８８が
随意に値“０”を入力できることにより、他端Ａの入力
値が加減算器８０を素通りして入力Ｂにまわされる。よ
って、乗算器から他端Ｂへの直接的な接続が廃され、そ
の直接的な接続とループバックとの選択に用いていたセ
レクタが省かれる。また、比例係数のセレクタ７２が随
意に値“１”を乗算器６６に入力できることにより、被
演算データを乗算器６６経由でそのまま加減算器８０の
入力へ渡すことができる。つまり、加減算器への乗算器
を経由しない経路が廃され、その経路か乗算器６６経由
の経路かの選択に用いていたセレクタが省かれる。ま
た、加減算順序を計算順序制御手段が制御することによ
り、加減算器８０の減算機能を減縮することができ、そ
の回路構成を簡単にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル音声録音
装置、再生装置におけるデジタル音声データの圧縮／伸
長処理に用いることができる離散コサイン変換回路に関
し、特に回路構成を簡単にすることに関する。
装置、再生装置におけるデジタル音声データの圧縮／伸
長処理に用いることができる離散コサイン変換回路に関
し、特に回路構成を簡単にすることに関する。
【０００２】
【従来の技術】図２は、デジタル化された音声データの
符号化／復号化を行う処理装置の概略のブロック図であ
る。録音時には、入力された音声信号が、まずＡ／Ｄ
（analogto degital）変換器２によりデジタル音声デー
タに変換される。デジタル音声データは、ＱＭＦ（quad
rature mirror filter）回路４を用いて低、中、高の３
つの周波数帯域に分割される。デジタルの時系列音声デ
ータは、離散コサイン変換（ＤＣＴ：discrete cosine
transform）回路６を用いて周波数成分データに変換さ
れ、さらに量子化器８にて量子化される。このように生
成された符号化データは、所定の記録媒体に記録するた
めの次段の処理回路に供給される。
符号化／復号化を行う処理装置の概略のブロック図であ
る。録音時には、入力された音声信号が、まずＡ／Ｄ
（analogto degital）変換器２によりデジタル音声デー
タに変換される。デジタル音声データは、ＱＭＦ（quad
rature mirror filter）回路４を用いて低、中、高の３
つの周波数帯域に分割される。デジタルの時系列音声デ
ータは、離散コサイン変換（ＤＣＴ：discrete cosine
transform）回路６を用いて周波数成分データに変換さ
れ、さらに量子化器８にて量子化される。このように生
成された符号化データは、所定の記録媒体に記録するた
めの次段の処理回路に供給される。
【０００３】一方、再生時には、上述とは逆の処理が行
われる。つまり、逆量子化器１０、離散コサイン逆変換
回路ＩＤＣＴ（Inverse ＤＣＴ）１２、ＩＱＭＦ（inve
rsequadrature mirror filter）回路１４、Ｄ／Ａ（deg
ital to analog）変換器１６はそれぞれ量子化器８、Ｄ
ＣＴ回路６、ＱＭＦ回路４、Ａ／Ｄ変換器２が行うのと
は逆の変換を行い、これらを用いて、記録された符号化
データから音声信号が再生される。
われる。つまり、逆量子化器１０、離散コサイン逆変換
回路ＩＤＣＴ（Inverse ＤＣＴ）１２、ＩＱＭＦ（inve
rsequadrature mirror filter）回路１４、Ｄ／Ａ（deg
ital to analog）変換器１６はそれぞれ量子化器８、Ｄ
ＣＴ回路６、ＱＭＦ回路４、Ａ／Ｄ変換器２が行うのと
は逆の変換を行い、これらを用いて、記録された符号化
データから音声信号が再生される。
【０００４】さて、ＤＣＴは、音声信号の符号化／復号
化において有用であり、広く用いられるようになってい
る。ＤＣＴには種々のタイプがあり、例えば、音声録音
再生装置に用いられる一つのタイプとして、連続整数の
時刻インデックスｎで表される２Ｍ個の時系列音声デー
タｙ(n)と連続整数の波数インデックスｋで表されるＭ
個の周波数成分データＸ(k)との間の次の関係式、
化において有用であり、広く用いられるようになってい
る。ＤＣＴには種々のタイプがあり、例えば、音声録音
再生装置に用いられる一つのタイプとして、連続整数の
時刻インデックスｎで表される２Ｍ個の時系列音声デー
タｙ(n)と連続整数の波数インデックスｋで表されるＭ
個の周波数成分データＸ(k)との間の次の関係式、
【数１】 で表されるＤＣＴがある。これはいくつかの基本的なＤ
ＣＴからはやや変更を加えられたものであるため、ここ
ではModified ＤＣＴ、以下、略してＭＤＣＴと呼び、
またその逆変換をＩＭＤＣＴ（Inverse ＭＤＣＴ）と呼
ぶ。
ＣＴからはやや変更を加えられたものであるため、ここ
ではModified ＤＣＴ、以下、略してＭＤＣＴと呼び、
またその逆変換をＩＭＤＣＴ（Inverse ＭＤＣＴ）と呼
ぶ。
【０００５】ＤＣＴを高速に処理するアルゴリズムとし
て高速フーリエ変換（ＦＦＴ）を使用する方法が知られ
ている。上記ＭＤＣＴ又はＩＭＤＣＴについても、同様
にＦＦＴを用いたアルゴリズムにより数列Ｘ(k)から数
列ｙ(n)を求めたり、逆に数列ｙ(n)から数列Ｘ(k)を求
めることが行われている。
て高速フーリエ変換（ＦＦＴ）を使用する方法が知られ
ている。上記ＭＤＣＴ又はＩＭＤＣＴについても、同様
にＦＦＴを用いたアルゴリズムにより数列Ｘ(k)から数
列ｙ(n)を求めたり、逆に数列ｙ(n)から数列Ｘ(k)を求
めることが行われている。
【０００６】より厳密に述べれば、時系列音声データｙ
(n)と周波数成分データＸ(k)との関係式である（１）式
はＩＭＤＣＴの計算に適した形式に表されたものであ
り、ＭＤＣＴは後述の（６）式の表現に基づいて計算が
行われる。
(n)と周波数成分データＸ(k)との関係式である（１）式
はＩＭＤＣＴの計算に適した形式に表されたものであ
り、ＭＤＣＴは後述の（６）式の表現に基づいて計算が
行われる。
【０００７】まず（１）式に基づくＩＭＤＣＴに関する
計算アルゴリズムを以下に説明する。まず、変換元デー
タである数列Ｘ(k)を所定規則に従って並べ替えて再構
成し、新たな数列Ｕ(k)を定義する。このＵ(k)に基づい
て、次式で表されるＺ(j)が定義される。なお、ここ
で、ｉは虚数単位であり、ψ(j)は所定のｊの関数を表
す。
計算アルゴリズムを以下に説明する。まず、変換元デー
タである数列Ｘ(k)を所定規則に従って並べ替えて再構
成し、新たな数列Ｕ(k)を定義する。このＵ(k)に基づい
て、次式で表されるＺ(j)が定義される。なお、ここ
で、ｉは虚数単位であり、ψ(j)は所定のｊの関数を表
す。
【０００８】 Ｚ(j)＝（Ｕ(2j)＋ｉＵ(2j+1)）・exp(ｉψ(j)) ………（２） さらに、このＺ(j)から次式で定義されるｚ(n)が求めら
れる。
れる。
【０００９】
【数２】 この（３）式を高速に計算するためにＦＦＴが用いられ
る。よく知られているようにＦＦＴは、上記（３）式を
次式で表される演算の繰り返しにより計算するものであ
る。なお、ψ'(j)は所定のｊの関数である。
る。よく知られているようにＦＦＴは、上記（３）式を
次式で表される演算の繰り返しにより計算するものであ
る。なお、ψ'(j)は所定のｊの関数である。
【００１０】 Ｚ(ｊ1)＋Ｚ(ｊ2)・exp(ｉψ'(j)) ………（４） ＩＭＤＣＴでは、このｚ(n)から、次の（５）式で定義
されるｕ(n)を求め、この数列ｕ(n)を並べ替えにより再
構成して、時系列音声データｙ(n)を得る。なお、ａ0〜
ａ3はｎごとに定まる比例係数である。
されるｕ(n)を求め、この数列ｕ(n)を並べ替えにより再
構成して、時系列音声データｙ(n)を得る。なお、ａ0〜
ａ3はｎごとに定まる比例係数である。
【００１１】
【数３】 ｕ(n) ＝ａ0・Reｚ(n)＋ａ1・Reｚ(M/2-1-n) ＋ａ2・Imｚ(n)＋ａ3・Imｚ(M/2-1-n) ｕ(M-1-n)＝ａ2・Reｚ(n)−ａ3・Reｚ(M/2-1-n) −ａ0・Imｚ(n)＋ａ1・Imｚ(M/2-1-n) ………（５） 一方、ＭＤＣＴに関しては、時系列音声データｙ(n)に
基づいた数列ｘ(n)から周波数成分データＸ(k)を求める
ために次の関係式が用いられる。
基づいた数列ｘ(n)から周波数成分データＸ(k)を求める
ために次の関係式が用いられる。
【００１２】
【数４】 （１）式と（６）式とは係数２／Ｍを除けば、ほとんど
同一の形式を有していることから、ＭＤＣＴの計算アル
ゴリズムは上述したＩＭＤＣＴのそれと類似することが
期待される。実際、（６）式に基づくＭＤＣＴの計算ア
ルゴリズムは、以下のようなものであり、ＩＭＤＣＴの
アルゴリズムと共通点を有する。
同一の形式を有していることから、ＭＤＣＴの計算アル
ゴリズムは上述したＩＭＤＣＴのそれと類似することが
期待される。実際、（６）式に基づくＭＤＣＴの計算ア
ルゴリズムは、以下のようなものであり、ＩＭＤＣＴの
アルゴリズムと共通点を有する。
【００１３】まず、ＭＤＣＴでは次式に示されるよう
な、変換元データである数列ｘ(n)の所定の要素同士の
和（又は差）により、新たな数列ｘ'(n)を定義する。
な、変換元データである数列ｘ(n)の所定の要素同士の
和（又は差）により、新たな数列ｘ'(n)を定義する。
【００１４】 ｘ'(n)＝ｘ(n1)＋ｘ(n2)又はｘ(n1)−ｘ(n2) ………（７） このｘ'(n)に基づいて、（２）式と同形式の次式で表さ
れるｚ(j)が定義される。
れるｚ(j)が定義される。
【００１５】 ｚ(j)＝（ｘ'(2j)＋ｉｘ'(2j+1)）・exp(ｉψ(j)) ………（８） さらに、このｚ(j)から次式で定義されるＺ(k)が求めら
れる。
れる。
【００１６】
【数５】 この（９）式は（３）式と同様の形式を有し、この高速
計算においても（３）式同様、ＦＦＴが用いられ、次の
形式の演算が実行される。
計算においても（３）式同様、ＦＦＴが用いられ、次の
形式の演算が実行される。
【００１７】 ｚ(ｊ1)＋ｚ(ｊ2)・exp(ｉψ'(j)) ………（１０） ＭＤＣＴでは、このＺ(k)から、次の（１１）式により
周波数成分データＸ(k)を得る。
周波数成分データＸ(k)を得る。
【００１８】
【数６】 Ｘ(k) ＝ｂ0・ReＺ(k)＋ｂ1・ReＺ(M/2-1-k) ＋ｂ2・ImＺ(k)＋ｂ3・ImＺ(M/2-1-k) Ｘ(M-1-k)＝ｂ2・ReＺ(k)−ｂ3・ReＺ(M/2-1-k) −ｂ0・ImＺ(k)＋ｂ1・ImＺ(M/2-1-k) ………（１１） ただし、ｂ0〜ｂ3はｋごとに定まる比例係数である。ｎ
ごとに定まる比例係数ａL（Ｌ＝０〜３）をａL＝ａ
L(n)、また比例係数ｂL（Ｌ＝０〜３）をｂL＝ｂL(k)と
表すと、両者の間には ｂL(j)＝ａL(j)×２／Ｍ ………（１２） という関係がある。
ごとに定まる比例係数ａL（Ｌ＝０〜３）をａL＝ａ
L(n)、また比例係数ｂL（Ｌ＝０〜３）をｂL＝ｂL(k)と
表すと、両者の間には ｂL(j)＝ａL(j)×２／Ｍ ………（１２） という関係がある。
【００１９】図３は、上述したＩＭＤＣＴ演算を実現す
る従来のＩＭＤＣＴ回路の概略のブロック図である。Ｒ
ＡＭ（random access memory）２０には、変換元データ
である周波数成分データＸ(k)が格納される。またＲＡ
Ｍ２０は、演算の途中段階での結果を格納することもで
きるように構成されている。ＲＯＭ（read only memor
y）２２には、例えば、比例係数ａL（Ｌ＝０〜３）が格
納される。乗算器２４は、ＲＡＭ２０から読み出されレ
ジスタ２６に保持された値と、ＲＯＭ２２から読み出さ
れレジスタ２８に保持された値とを入力され、これらを
掛け合わせた値をレジスタ３０又はレジスタ３２のいず
れかへ出力する。
る従来のＩＭＤＣＴ回路の概略のブロック図である。Ｒ
ＡＭ（random access memory）２０には、変換元データ
である周波数成分データＸ(k)が格納される。またＲＡ
Ｍ２０は、演算の途中段階での結果を格納することもで
きるように構成されている。ＲＯＭ（read only memor
y）２２には、例えば、比例係数ａL（Ｌ＝０〜３）が格
納される。乗算器２４は、ＲＡＭ２０から読み出されレ
ジスタ２６に保持された値と、ＲＯＭ２２から読み出さ
れレジスタ２８に保持された値とを入力され、これらを
掛け合わせた値をレジスタ３０又はレジスタ３２のいず
れかへ出力する。
【００２０】加減算器３４は２つの入力Ａ、Ｂを有し、
“Ａ＋Ｂ”、“Ａ−Ｂ”、“Ｂ−Ａ”という加減算を行
うことができるものである。その各入力Ａ、Ｂには、そ
れぞれセレクタ３６、３８が設けられる。セレクタ３６
には、レジスタ２６とレジスタ３０とが入力側に接続さ
れる。これによりセレクタ３６は、ＲＡＭ２０に格納さ
れたそのままのデータか、乗算器２４にて乗算が行われ
たデータかのいずれかを選択的に加減算器３４の一つの
入力端Ａへ供給することができる。一方、セレクタ３８
は、加減算結果セレクタ４０を介してレジスタ４２、４
４と、レジスタ３２とが入力側に接続される。これによ
りセレクタ３８には、レジスタ３２に格納される値（例
えばＲＡＭ２０格納データに対して乗算器２４にて乗算
を行った結果）と、加減算器３４の出力結果とのいずれ
かを加減算器３４の他の入力端Ｂへ供給することができ
る。加減算器３４の出力は、レジスタ４２を介してＲＡ
Ｍ２０へ書き戻すことができる。
“Ａ＋Ｂ”、“Ａ−Ｂ”、“Ｂ−Ａ”という加減算を行
うことができるものである。その各入力Ａ、Ｂには、そ
れぞれセレクタ３６、３８が設けられる。セレクタ３６
には、レジスタ２６とレジスタ３０とが入力側に接続さ
れる。これによりセレクタ３６は、ＲＡＭ２０に格納さ
れたそのままのデータか、乗算器２４にて乗算が行われ
たデータかのいずれかを選択的に加減算器３４の一つの
入力端Ａへ供給することができる。一方、セレクタ３８
は、加減算結果セレクタ４０を介してレジスタ４２、４
４と、レジスタ３２とが入力側に接続される。これによ
りセレクタ３８には、レジスタ３２に格納される値（例
えばＲＡＭ２０格納データに対して乗算器２４にて乗算
を行った結果）と、加減算器３４の出力結果とのいずれ
かを加減算器３４の他の入力端Ｂへ供給することができ
る。加減算器３４の出力は、レジスタ４２を介してＲＡ
Ｍ２０へ書き戻すことができる。
【００２１】さて、時系列音声データｙ(n)と周波数成
分データＸ(k)との変換において、時系列音声データｙ
(n)は時間的に連続する２Ｍ個のデータを１ブロックと
してブロックごとに取り扱われる。生成された１ブロッ
ク分の時系列音声データは、ＲＡＭ４４に格納される。
このとき各ブロック間のつなぎ目において音声の歪みを
少なくするため、先行するブロックの終わりの部分と後
続するブロックの先頭部分とはオーバーラップするよう
にブロックの範囲が定められる。このオーバーラップす
る部分においては、両ブロックのデータ値を加算する処
理を行って最終的な音声データｙ(n)が生成される。こ
のデータの重ね合わせを行うために、ＲＡＭ４４に格納
された音声データは、加減算器３４へ戻すことができる
ように構成される。すなわち、ＲＡＭ４４から読み出さ
れた値は、乗算器２４とレジスタ３２との間に配置され
るセレクタ４６に入力される。セレクタ４６は、乗算器
２４の出力とＲＡＭ４４の出力とのいずれかを選択し
て、選択された値は、セレクタ３８を介して加減算器３
４へ入力される。
分データＸ(k)との変換において、時系列音声データｙ
(n)は時間的に連続する２Ｍ個のデータを１ブロックと
してブロックごとに取り扱われる。生成された１ブロッ
ク分の時系列音声データは、ＲＡＭ４４に格納される。
このとき各ブロック間のつなぎ目において音声の歪みを
少なくするため、先行するブロックの終わりの部分と後
続するブロックの先頭部分とはオーバーラップするよう
にブロックの範囲が定められる。このオーバーラップす
る部分においては、両ブロックのデータ値を加算する処
理を行って最終的な音声データｙ(n)が生成される。こ
のデータの重ね合わせを行うために、ＲＡＭ４４に格納
された音声データは、加減算器３４へ戻すことができる
ように構成される。すなわち、ＲＡＭ４４から読み出さ
れた値は、乗算器２４とレジスタ３２との間に配置され
るセレクタ４６に入力される。セレクタ４６は、乗算器
２４の出力とＲＡＭ４４の出力とのいずれかを選択し
て、選択された値は、セレクタ３８を介して加減算器３
４へ入力される。
【００２２】次にこの従来回路において、上記演算がど
のように行われるかを説明する。まず上記（２）式の右
辺を展開することによりＺ(j)は次式で表される。
のように行われるかを説明する。まず上記（２）式の右
辺を展開することによりＺ(j)は次式で表される。
【００２３】
【数７】 Ｚ(j)＝（Ｕ(2j)・cosψ(j)−Ｕ(2j+1)・sinψ(j)） ＋ｉ（Ｕ(2j+1)・cosψ(j)−Ｕ(2j)・sinψ(j)）） ……（１３） よって、データＵ(k)をＲＡＭ２０に格納し、sinψ
(j)、cosψ(j)をＲＯＭ２２に格納することにより、Ｚ
(j)の実数部、虚数部はそれぞれ乗算器２４、加減算器
３４を順に用いて計算され、加減算器３４から出力され
た実数部、虚数部の演算結果はＲＡＭ２０に格納され
る。
(j)、cosψ(j)をＲＯＭ２２に格納することにより、Ｚ
(j)の実数部、虚数部はそれぞれ乗算器２４、加減算器
３４を順に用いて計算され、加減算器３４から出力され
た実数部、虚数部の演算結果はＲＡＭ２０に格納され
る。
【００２４】ｚ(n)は（４）式で表される演算を繰り返
すことにより求められることは既に述べた。ＲＡＭ２０
に格納されたＺ(j)を乗算器２４を通さずに、レジスタ
２６、セレクタ３６を経由してそのままの値で加減算器
３４へ入力することにより、（４）式の右辺第一項が加
減算器３４の一端Ａへ供給される。また、右辺第二項
は、ＲＡＭ２０に格納されたＺ(j)とＲＯＭ２２に格納
されているexp(ｉψ'(j))とをそれぞれ読み出して、乗
算器２４にて掛け合わせて生成される。そして、これが
セレクタ４６、レジスタ３２、セレクタ３８を経由し
て、加減算器３４の他端Ｂに供給される。加減算器３４
は（４）式の第一項と第二項との加算を行い、その結果
はＲＡＭ２０に格納される。このｚ(n)の計算も複素演
算であり、やはり回路においては実数部と虚数部とが別
個に演算される。
すことにより求められることは既に述べた。ＲＡＭ２０
に格納されたＺ(j)を乗算器２４を通さずに、レジスタ
２６、セレクタ３６を経由してそのままの値で加減算器
３４へ入力することにより、（４）式の右辺第一項が加
減算器３４の一端Ａへ供給される。また、右辺第二項
は、ＲＡＭ２０に格納されたＺ(j)とＲＯＭ２２に格納
されているexp(ｉψ'(j))とをそれぞれ読み出して、乗
算器２４にて掛け合わせて生成される。そして、これが
セレクタ４６、レジスタ３２、セレクタ３８を経由し
て、加減算器３４の他端Ｂに供給される。加減算器３４
は（４）式の第一項と第二項との加算を行い、その結果
はＲＡＭ２０に格納される。このｚ(n)の計算も複素演
算であり、やはり回路においては実数部と虚数部とが別
個に演算される。
【００２５】この演算により（５）式の演算に用いられ
るReｚ(n)、Reｚ(M/2-1-n)、Imｚ(n)、Imｚ(M/2-1-n)が
ＲＡＭ２０に格納される。また、比例係数ａL（Ｌ＝０
〜３）はＲＯＭ２２に格納されている。（５）式の計算
は、乗算器２４が右辺第一項から順に各項を計算し、加
減算器３４がそれらを累積的に加減算することにより行
われる。
るReｚ(n)、Reｚ(M/2-1-n)、Imｚ(n)、Imｚ(M/2-1-n)が
ＲＡＭ２０に格納される。また、比例係数ａL（Ｌ＝０
〜３）はＲＯＭ２２に格納されている。（５）式の計算
は、乗算器２４が右辺第一項から順に各項を計算し、加
減算器３４がそれらを累積的に加減算することにより行
われる。
【００２６】以上が、従来のＩＭＤＣＴ回路の構成及び
その動作であるが、ＩＭＤＣＴ演算とＭＤＣＴ演算とは
上述したように共通部分を有し、よって、ＭＤＣＴ回路
の従来構成も図３に示すＩＭＤＣＴ回路とほとんど同じ
ものであり、その動作も上述したものとほぼ同様とな
る。
その動作であるが、ＩＭＤＣＴ演算とＭＤＣＴ演算とは
上述したように共通部分を有し、よって、ＭＤＣＴ回路
の従来構成も図３に示すＩＭＤＣＴ回路とほとんど同じ
ものであり、その動作も上述したものとほぼ同様とな
る。
【００２７】
【発明が解決しようとする課題】上述した従来のＩＭＤ
ＣＴ回路は、乗算と加減算とを行う主要部にセレクタを
３つ含む構成であり、またＭＤＣＴ回路も同様の構成を
有する。そのため従来の離散コサイン変換回路は回路構
成が複雑であり、それらの制御を行うタイミング発生回
路も複雑となるという問題があり、回路規模の縮小が妨
げられるという問題を有していた。また、加減算器も、
“Ａ＋Ｂ”、“Ａ−Ｂ”、“Ｂ−Ａ”という３種類の加
減算を行う構成とすると、構成が大きくなるという問題
があった。
ＣＴ回路は、乗算と加減算とを行う主要部にセレクタを
３つ含む構成であり、またＭＤＣＴ回路も同様の構成を
有する。そのため従来の離散コサイン変換回路は回路構
成が複雑であり、それらの制御を行うタイミング発生回
路も複雑となるという問題があり、回路規模の縮小が妨
げられるという問題を有していた。また、加減算器も、
“Ａ＋Ｂ”、“Ａ−Ｂ”、“Ｂ−Ａ”という３種類の加
減算を行う構成とすると、構成が大きくなるという問題
があった。
【００２８】本発明は上記問題点を解消するためになさ
れたもので、離散コサイン変換やその逆変換を行う離散
コサイン変換回路の乗算、加減算を行う主要部の構成を
簡素化し、以てタイミング発生回路を含めた回路構成を
簡単にする離散コサイン変換回路を提供することを目的
とする。
れたもので、離散コサイン変換やその逆変換を行う離散
コサイン変換回路の乗算、加減算を行う主要部の構成を
簡素化し、以てタイミング発生回路を含めた回路構成を
簡単にする離散コサイン変換回路を提供することを目的
とする。
【００２９】
【課題を解決するための手段】本発明に係る離散コサイ
ン変換回路は、加減算器の出力を保持する加減算結果レ
ジスタと、前記加減算結果レジスタの内容と値「０」と
のいずれかを出力する加減算結果セレクタとを有し、乗
算器の出力は、前記加減算器の第一及び第二の入力のう
ち、第一の入力にのみ接続され、前記加減算結果セレク
タは、その出力が前記加減算器の前記第二の入力に接続
され、前記乗算器の出力データを前記第二の入力に与え
るときに、値「０」を出力し、前記加減算結果レジスタ
に前記乗算器の出力データを格納させるものである。
ン変換回路は、加減算器の出力を保持する加減算結果レ
ジスタと、前記加減算結果レジスタの内容と値「０」と
のいずれかを出力する加減算結果セレクタとを有し、乗
算器の出力は、前記加減算器の第一及び第二の入力のう
ち、第一の入力にのみ接続され、前記加減算結果セレク
タは、その出力が前記加減算器の前記第二の入力に接続
され、前記乗算器の出力データを前記第二の入力に与え
るときに、値「０」を出力し、前記加減算結果レジスタ
に前記乗算器の出力データを格納させるものである。
【００３０】一般に、加減算器の出力には、その演算結
果を保持するためのレジスタが複数配置され、それらか
らの読み出しを選択するための加減算結果セレクタが設
けられる。本発明によれば、そのような加減算結果セレ
クタを、それに接続されたレジスタの格納内容を出力で
きる他に、値“０”を選択して出力可能に構成したもの
である。加減算結果セレクタの出力は、加減算器の第二
の入力に接続され、一方、第一の入力には乗算器等の出
力が接続される。加減算器の第一の入力に乗算器の乗算
結果を入力し、一方、第二の入力に加減算結果セレクタ
から“０”を入力することにより、加減算器の出力側に
前記乗算結果の値を変えることなく素通りさせることが
できる。この値はさらに加減算器の第二の入力へ供給す
ることができるので、第二の入力には改めて乗算器の出
力を接続する必要がない。乗算器と加減算器の第二の入
力との接続を廃することで、加減算器の第二の入力側に
従来設けられていた、乗算器側出力と加減算結果セレク
タの出力とを選択するためのセレクタを不要とすること
ができる。
果を保持するためのレジスタが複数配置され、それらか
らの読み出しを選択するための加減算結果セレクタが設
けられる。本発明によれば、そのような加減算結果セレ
クタを、それに接続されたレジスタの格納内容を出力で
きる他に、値“０”を選択して出力可能に構成したもの
である。加減算結果セレクタの出力は、加減算器の第二
の入力に接続され、一方、第一の入力には乗算器等の出
力が接続される。加減算器の第一の入力に乗算器の乗算
結果を入力し、一方、第二の入力に加減算結果セレクタ
から“０”を入力することにより、加減算器の出力側に
前記乗算結果の値を変えることなく素通りさせることが
できる。この値はさらに加減算器の第二の入力へ供給す
ることができるので、第二の入力には改めて乗算器の出
力を接続する必要がない。乗算器と加減算器の第二の入
力との接続を廃することで、加減算器の第二の入力側に
従来設けられていた、乗算器側出力と加減算結果セレク
タの出力とを選択するためのセレクタを不要とすること
ができる。
【００３１】本発明に係る離散コサイン変換回路は、被
演算データに基づく項同士の加減算に含まれる加算項と
減算項とのうち前記減算項に関する前記乗算器における
乗算処理及び当該減算項の乗算結果同士の加算処理を、
前記加算項に関する計算に優先して実行させ、前記減算
項の合計値を前記加減算器の第二の入力へ供給させる計
算順序制御手段を有し、前記加減算器は、加減算機能と
して第一の入力と第二の入力とを加算する機能と、第一
の入力から第二の入力を減算する機能のみを有するもの
である。
演算データに基づく項同士の加減算に含まれる加算項と
減算項とのうち前記減算項に関する前記乗算器における
乗算処理及び当該減算項の乗算結果同士の加算処理を、
前記加算項に関する計算に優先して実行させ、前記減算
項の合計値を前記加減算器の第二の入力へ供給させる計
算順序制御手段を有し、前記加減算器は、加減算機能と
して第一の入力と第二の入力とを加算する機能と、第一
の入力から第二の入力を減算する機能のみを有するもの
である。
【００３２】本発明によれば、例えば、“Ａ−Ｂ＋Ｃ−
Ｄ−Ｅ”という演算は、まず加減算器において減算項
“Ｂ”、“Ｄ”、“Ｅ”同士の加算が実行され、その結
果値“Ｂ＋Ｄ＋Ｅ”が加減算器の第二の入力へ供給され
る。次にいずれかの加算項、例えば“Ａ”が加減算器の
第一の入力に供給され、第一の入力から第二の入力を引
く減算が行われ、“Ａ−Ｂ−Ｄ−Ｅ”が求められる。以
降は、残りの加算項の加算処理のみが行われる。よっ
て、加減算器は加減算機能として第一の入力と第二の入
力とを加算する機能と、第一の入力から第二の入力を減
算する機能のみを有するものであれば足り、第二の入力
から第一の入力を減算する機能を省略できる。
Ｄ−Ｅ”という演算は、まず加減算器において減算項
“Ｂ”、“Ｄ”、“Ｅ”同士の加算が実行され、その結
果値“Ｂ＋Ｄ＋Ｅ”が加減算器の第二の入力へ供給され
る。次にいずれかの加算項、例えば“Ａ”が加減算器の
第一の入力に供給され、第一の入力から第二の入力を引
く減算が行われ、“Ａ−Ｂ−Ｄ−Ｅ”が求められる。以
降は、残りの加算項の加算処理のみが行われる。よっ
て、加減算器は加減算機能として第一の入力と第二の入
力とを加算する機能と、第一の入力から第二の入力を減
算する機能のみを有するものであれば足り、第二の入力
から第一の入力を減算する機能を省略できる。
【００３３】本発明に係る離散コサイン変換回路は、上
記本発明の離散コサイン変換回路において比例係数と値
「１」とのいずれかを前記乗算器の第一の入力へ供給す
る比例係数セレクタを有し、前記比例係数セレクタは、
前記乗算器の第二の入力へ供給される前記被演算データ
の値をそのまま前記加減算に用いる場合に、値「１」を
出力するものである。
記本発明の離散コサイン変換回路において比例係数と値
「１」とのいずれかを前記乗算器の第一の入力へ供給す
る比例係数セレクタを有し、前記比例係数セレクタは、
前記乗算器の第二の入力へ供給される前記被演算データ
の値をそのまま前記加減算に用いる場合に、値「１」を
出力するものである。
【００３４】本発明によれば、乗算器はその第一の入力
へ比例係数を入力され、第二の入力に被演算データを入
力される。この乗算器の第一の入力側に比例係数セレク
タが設けられる。この比例係数セレクタが比例係数以外
に、任意に“１”を出力することができるように構成さ
れる。離散コサイン変換の処理演算には被演算データに
対し比例係数を乗算した結果を加減算器へ入力する場合
と、被演算データのそのままの値を加減算器へ入力する
場合とが、本発明によればそれらいずれの場合について
も、被演算データは乗算器へ入力され、後者の場合に
は、比例係数セレクタから値“１“を出力させて、これ
を被演算データに乗ずることにより、被演算データのそ
のままの値を加減算器へ渡すことが実現される。これに
より、加減算器の第一の入力への入力系統が一本化され
る。つまり、加減算器へ乗算器から入力する場合と被演
算データのそのままの値を入力する場合とでそれぞれの
経路を設ける従来構成においては、それらの切り替えに
必要であったセレクタが、本発明の離散コサイン変換回
路では廃される。
へ比例係数を入力され、第二の入力に被演算データを入
力される。この乗算器の第一の入力側に比例係数セレク
タが設けられる。この比例係数セレクタが比例係数以外
に、任意に“１”を出力することができるように構成さ
れる。離散コサイン変換の処理演算には被演算データに
対し比例係数を乗算した結果を加減算器へ入力する場合
と、被演算データのそのままの値を加減算器へ入力する
場合とが、本発明によればそれらいずれの場合について
も、被演算データは乗算器へ入力され、後者の場合に
は、比例係数セレクタから値“１“を出力させて、これ
を被演算データに乗ずることにより、被演算データのそ
のままの値を加減算器へ渡すことが実現される。これに
より、加減算器の第一の入力への入力系統が一本化され
る。つまり、加減算器へ乗算器から入力する場合と被演
算データのそのままの値を入力する場合とでそれぞれの
経路を設ける従来構成においては、それらの切り替えに
必要であったセレクタが、本発明の離散コサイン変換回
路では廃される。
【００３５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００３６】図１は、ＭＤＣＴを用いた音声録音再生装
置であるＭＤシステムにおいて、本発明を実施したＩＭ
ＤＣＴ回路の概略のブロック図である。本実施の形態に
係る音声録音再生装置は、図２と同一のブロック構成を
有した音声データ符号化／復号処理部を含んで構成され
る。そして、本回路は図２におけるＩＤＣＴ回路１２と
同様、ＭＤに記録されたデジタルデータから音声を再生
する復号処理に用いられ、逆量子化器１０から入力され
た高、中、低の３つの周波数帯域ごとの周波数成分デー
タＸ(k)にＩＭＤＣＴ変換を施して、各周波数帯域ごと
の時系列音声データｙ(n)を生成し、ＩＱＭＦ回路１４
へ出力するものである。
置であるＭＤシステムにおいて、本発明を実施したＩＭ
ＤＣＴ回路の概略のブロック図である。本実施の形態に
係る音声録音再生装置は、図２と同一のブロック構成を
有した音声データ符号化／復号処理部を含んで構成され
る。そして、本回路は図２におけるＩＤＣＴ回路１２と
同様、ＭＤに記録されたデジタルデータから音声を再生
する復号処理に用いられ、逆量子化器１０から入力され
た高、中、低の３つの周波数帯域ごとの周波数成分デー
タＸ(k)にＩＭＤＣＴ変換を施して、各周波数帯域ごと
の時系列音声データｙ(n)を生成し、ＩＱＭＦ回路１４
へ出力するものである。
【００３７】本回路が行うＩＭＤＣＴの基本的な演算ア
ルゴリズムは、従来技術として上述したものと同一であ
るので、それを参照することにより説明の簡潔を図る。
ルゴリズムは、従来技術として上述したものと同一であ
るので、それを参照することにより説明の簡潔を図る。
【００３８】ＲＡＭ６０には、変換元データである周波
数成分データＸ(k)が格納される。またＲＡＭ６０は、
演算の途中の結果を格納することもできるように構成さ
れている。４つのレジスタ６２-1〜６２-4は、ＲＡＭ６
０の出力に並列して設けられ、それぞれＲＡＭ６０から
読み出されたデータを保持することができる。セレクタ
６４は、これらレジスタ６２-1〜６２-4のいずれかを選
択して、その格納内容を乗算器６６へ出力する。
数成分データＸ(k)が格納される。またＲＡＭ６０は、
演算の途中の結果を格納することもできるように構成さ
れている。４つのレジスタ６２-1〜６２-4は、ＲＡＭ６
０の出力に並列して設けられ、それぞれＲＡＭ６０から
読み出されたデータを保持することができる。セレクタ
６４は、これらレジスタ６２-1〜６２-4のいずれかを選
択して、その格納内容を乗算器６６へ出力する。
【００３９】ＲＯＭ６８には、ＲＡＭ６０から読み出さ
れたデータに乗じられる比例係数、例えばａL（Ｌ＝０
〜３）が格納される。２つのレジスタ７０-1、７０-2
は、ＲＯＭ６８の出力に並列して設けられ、それぞれＲ
ＯＭ６８から読み出された係数を保持することができ
る。セレクタ（比例係数セレクタ）７２は、セレクタ６
４と同様、接続された２つのレジスタ７０-1、７０-2の
いずれかを選択して、その保持内容を出力する機能を有
するとともに、それらレジスタの保持内容以外に値
“１”を出力の選択肢として備えている。すなわちセレ
クタ７２は、レジスタ７０-1、７０-2の保持内容と値
“１”との３つのうちいずれかを外部からの制御により
選択して乗算器６６へ出力する。この値“１”の意味に
ついては後述する。
れたデータに乗じられる比例係数、例えばａL（Ｌ＝０
〜３）が格納される。２つのレジスタ７０-1、７０-2
は、ＲＯＭ６８の出力に並列して設けられ、それぞれＲ
ＯＭ６８から読み出された係数を保持することができ
る。セレクタ（比例係数セレクタ）７２は、セレクタ６
４と同様、接続された２つのレジスタ７０-1、７０-2の
いずれかを選択して、その保持内容を出力する機能を有
するとともに、それらレジスタの保持内容以外に値
“１”を出力の選択肢として備えている。すなわちセレ
クタ７２は、レジスタ７０-1、７０-2の保持内容と値
“１”との３つのうちいずれかを外部からの制御により
選択して乗算器６６へ出力する。この値“１”の意味に
ついては後述する。
【００４０】乗算器６６は、ＲＡＭ６０側のセレクタ６
４から出力された値と、ＲＯＭ６８側のセレクタ７２か
ら出力された値とを入力され、これらを掛け合わせた値
を出力する。
４から出力された値と、ＲＯＭ６８側のセレクタ７２か
ら出力された値とを入力され、これらを掛け合わせた値
を出力する。
【００４１】セレクタ７４は、乗算器６６から出力され
た乗算結果と、ＲＡＭ７６から読み出された値とのいず
れかを選択して、レジスタ７８に格納する。
た乗算結果と、ＲＡＭ７６から読み出された値とのいず
れかを選択して、レジスタ７８に格納する。
【００４２】加減算器８０は２つの入力Ａ、Ｂを有し、
“Ａ＋Ｂ”、“Ａ−Ｂ”という加減算を行うことができ
るものである。本回路は、計算順序制御手段であるタイ
ミング発生回路により動作を制御され、それにより“Ｂ
−Ａ”という減算が生じないように計算順序が調整され
る。そのため、加減算器８０は“Ｂ−Ａ”という減算機
能を有さない簡単な構成とすることができる。加減算器
８０は、一方の入力端、例えば入力Ａに、レジスタ７８
の出力を接続される。加減算器８０の出力には、３つの
レジスタ８２〜８６が設けられる。加減算器８０のもう
一つの入力Ｂには、これらレジスタ８２〜８６を入力に
接続されたセレクタ（加減算結果セレクタ）８８の出力
が接続される。
“Ａ＋Ｂ”、“Ａ−Ｂ”という加減算を行うことができ
るものである。本回路は、計算順序制御手段であるタイ
ミング発生回路により動作を制御され、それにより“Ｂ
−Ａ”という減算が生じないように計算順序が調整され
る。そのため、加減算器８０は“Ｂ−Ａ”という減算機
能を有さない簡単な構成とすることができる。加減算器
８０は、一方の入力端、例えば入力Ａに、レジスタ７８
の出力を接続される。加減算器８０の出力には、３つの
レジスタ８２〜８６が設けられる。加減算器８０のもう
一つの入力Ｂには、これらレジスタ８２〜８６を入力に
接続されたセレクタ（加減算結果セレクタ）８８の出力
が接続される。
【００４３】セレクタ８８は、接続された３つのレジス
タ８２〜８６のいずれかを選択して、その保持内容を出
力するという一般的な機能を有するとともに、それらレ
ジスタの保持内容以外に値“０”を出力の選択肢として
備えている。すなわちセレクタ８８は、レジスタ８２〜
８６の保持内容と値“０”との４つのうちいずれかを外
部からの制御により選択して、加減算器８０の入力Ｂへ
供給する。この値“０”の意味については後述する。
タ８２〜８６のいずれかを選択して、その保持内容を出
力するという一般的な機能を有するとともに、それらレ
ジスタの保持内容以外に値“０”を出力の選択肢として
備えている。すなわちセレクタ８８は、レジスタ８２〜
８６の保持内容と値“０”との４つのうちいずれかを外
部からの制御により選択して、加減算器８０の入力Ｂへ
供給する。この値“０”の意味については後述する。
【００４４】加減算器８０の出力は、レジスタ８２を介
してＲＡＭ６０やＲＡＭ７６に格納することができる。
例えば、演算の途中段階でのデータをＲＡＭ６０に蓄積
したり、１ブロック分の周波数成分データＸ(k)から音
声データｙ(n)が得られた段階でそれをＲＡＭ７６に格
納することができる。
してＲＡＭ６０やＲＡＭ７６に格納することができる。
例えば、演算の途中段階でのデータをＲＡＭ６０に蓄積
したり、１ブロック分の周波数成分データＸ(k)から音
声データｙ(n)が得られた段階でそれをＲＡＭ７６に格
納することができる。
【００４５】なお、各ブロック間のつなぎ目において音
声の歪みを少なくするため、先行するブロックの終わり
の部分と後続するブロックの先頭部分とはオーバーラッ
プするようにブロックの範囲が定められる。このオーバ
ーラップする部分においては、両ブロックのデータ値を
加算する処理を行って最終的な音声データｙ(n)が生成
される。このデータの重ね合わせを行うために、ＲＡＭ
７６に格納された音声データは、加減算器８０へ戻すこ
とができるように構成する必要がある。本回路では、こ
れを実現するために乗算器６６と加減算器８０との間に
セレクタ７４を設け、それにＲＡＭ７６の出力を接続し
ている。
声の歪みを少なくするため、先行するブロックの終わり
の部分と後続するブロックの先頭部分とはオーバーラッ
プするようにブロックの範囲が定められる。このオーバ
ーラップする部分においては、両ブロックのデータ値を
加算する処理を行って最終的な音声データｙ(n)が生成
される。このデータの重ね合わせを行うために、ＲＡＭ
７６に格納された音声データは、加減算器８０へ戻すこ
とができるように構成する必要がある。本回路では、こ
れを実現するために乗算器６６と加減算器８０との間に
セレクタ７４を設け、それにＲＡＭ７６の出力を接続し
ている。
【００４６】さて、セレクタ７２が値“１”を出力でき
る構成としている理由は、ＲＡＭ６０から読み出された
データに対し比例係数を乗算した結果を加減算器８０へ
入力する場合と、行わずにそのままの値を加減算器８０
へ入力する場合との加減算器８０への入力系統を一本化
して、それらの切り替えに必要であったセレクタを廃し
回路構成を簡単にするためである。つまり、ＲＡＭ６０
から読み出されたデータは、必ず乗算器６６を経由させ
る一方で、ＲＡＭ６０から読み出された値のまま加減算
器８０へ入力したい場合には、セレクタ７２から“１”
を出力させることとして、この場合の乗算器６６の出力
値がその入力値と等しくなるようにしたものである。こ
れにより、従来回路で用いていたセレクタ３６を不要と
することができた。
る構成としている理由は、ＲＡＭ６０から読み出された
データに対し比例係数を乗算した結果を加減算器８０へ
入力する場合と、行わずにそのままの値を加減算器８０
へ入力する場合との加減算器８０への入力系統を一本化
して、それらの切り替えに必要であったセレクタを廃し
回路構成を簡単にするためである。つまり、ＲＡＭ６０
から読み出されたデータは、必ず乗算器６６を経由させ
る一方で、ＲＡＭ６０から読み出された値のまま加減算
器８０へ入力したい場合には、セレクタ７２から“１”
を出力させることとして、この場合の乗算器６６の出力
値がその入力値と等しくなるようにしたものである。こ
れにより、従来回路で用いていたセレクタ３６を不要と
することができた。
【００４７】セレクタ８８が値“０”を出力できる構成
としている理由は、乗算器６６からの出力は加減算器８
０の一方の入力端Ａのみに入力させ、他方の入力端Ｂへ
は加減算器８０の出力からのループバックのみ接続する
構成としていることに関係する。この入力端Ｂには乗算
器６６からは入力させない本回路の構成により、加減算
器８０の出力からのループバックとの切り替えに必要で
あったセレクタを廃し回路構成を簡単にすることができ
る。この構成にて加減算器８０の入力端へ供給される被
演算値同士の加減算を可能とするために、入力端Ａへ入
力された値を、加減算器８０を素通りさせて入力端Ｂへ
まわす。具体的には、入力端Ａへ入力された値を素通り
させる場合には、セレクタ８８に値“０”を出力させ、
これを加減算器８０の入力端Ｂへ供給する。加減算器８
０は、入力端Ａのデータと、入力端Ｂのデータ“０”と
を例えば加算して、その結果をレジスタ８２〜８６のい
ずれかに格納する。これにより、入力端Ａへ入力された
被演算データが加減算器８０の出力側へ素通りされ、そ
の値はセレクタ８８を介して加減算器８０の入力端Ｂへ
戻されることにより、次に入力端Ａへ入力される被演算
データとの加減算に用いることができる。
としている理由は、乗算器６６からの出力は加減算器８
０の一方の入力端Ａのみに入力させ、他方の入力端Ｂへ
は加減算器８０の出力からのループバックのみ接続する
構成としていることに関係する。この入力端Ｂには乗算
器６６からは入力させない本回路の構成により、加減算
器８０の出力からのループバックとの切り替えに必要で
あったセレクタを廃し回路構成を簡単にすることができ
る。この構成にて加減算器８０の入力端へ供給される被
演算値同士の加減算を可能とするために、入力端Ａへ入
力された値を、加減算器８０を素通りさせて入力端Ｂへ
まわす。具体的には、入力端Ａへ入力された値を素通り
させる場合には、セレクタ８８に値“０”を出力させ、
これを加減算器８０の入力端Ｂへ供給する。加減算器８
０は、入力端Ａのデータと、入力端Ｂのデータ“０”と
を例えば加算して、その結果をレジスタ８２〜８６のい
ずれかに格納する。これにより、入力端Ａへ入力された
被演算データが加減算器８０の出力側へ素通りされ、そ
の値はセレクタ８８を介して加減算器８０の入力端Ｂへ
戻されることにより、次に入力端Ａへ入力される被演算
データとの加減算に用いることができる。
【００４８】次に本回路において、上述したＩＭＤＣＴ
演算がどのように行われるかを説明する。まず変換元デ
ータである周波数成分データＸ(k)を並べ替えて得られ
るＵ(k)からＺ(j)が（１３）式に基づいて演算される。
データＵ(k)をＲＡＭ６０に格納し、sinψ(j)、cosψ
(j)をＲＯＭ６８に格納する点は従来と同様である。あ
るｊについての（１３）式右辺を計算する際、ＲＡＭ６
０からは、Ｕ(2j)とＵ(2j+1)とが読み出され、それぞれ
レジスタ６２-1〜６２-4のいずれか２つ、例えばレジス
タ６２-1とレジスタ６２-2に格納される。また、ＲＯＭ
６８からは、cosψ(j)とsinψ(j)とが読み出され、それ
ぞれレジスタ７０-1とレジスタ７０-2に格納される。そ
して、Ｚ(j)の実数部、虚数部がそれぞれ乗算器６６、
加減算器８０を順に用いて計算される。
演算がどのように行われるかを説明する。まず変換元デ
ータである周波数成分データＸ(k)を並べ替えて得られ
るＵ(k)からＺ(j)が（１３）式に基づいて演算される。
データＵ(k)をＲＡＭ６０に格納し、sinψ(j)、cosψ
(j)をＲＯＭ６８に格納する点は従来と同様である。あ
るｊについての（１３）式右辺を計算する際、ＲＡＭ６
０からは、Ｕ(2j)とＵ(2j+1)とが読み出され、それぞれ
レジスタ６２-1〜６２-4のいずれか２つ、例えばレジス
タ６２-1とレジスタ６２-2に格納される。また、ＲＯＭ
６８からは、cosψ(j)とsinψ(j)とが読み出され、それ
ぞれレジスタ７０-1とレジスタ７０-2に格納される。そ
して、Ｚ(j)の実数部、虚数部がそれぞれ乗算器６６、
加減算器８０を順に用いて計算される。
【００４９】例えば、実数部の計算は、レジスタ６２-2
に格納されたＵ(2j+1)と、レジスタ７０-2に格納された
sinψ(j)とを乗算器６６にて乗算して（１３）式右辺第
二項を得、加減算器８０の入力Ａへ入力する。この第二
項の値は加減算器８０を素通りさせられ、例えばレジス
タ８６に格納される。次に、（１３）式右辺第一項が、
レジスタ６２-1に格納されたＵ(2j)と、レジスタ７０-1
に格納されたcosψ(j)とを乗算器６６にて乗算して得ら
れる。この第一項の値を加減算器８０の入力Ａへ供給す
るとともに、第二項の値をレジスタ８６から入力Ｂへ供
給し、加減算器８０は減算“Ａ−Ｂ”を行うことによ
り、Ｚ(j)の実数部が計算される。この出力結果は、レ
ジスタ８２を介してＲＡＭ６０へ格納される。
に格納されたＵ(2j+1)と、レジスタ７０-2に格納された
sinψ(j)とを乗算器６６にて乗算して（１３）式右辺第
二項を得、加減算器８０の入力Ａへ入力する。この第二
項の値は加減算器８０を素通りさせられ、例えばレジス
タ８６に格納される。次に、（１３）式右辺第一項が、
レジスタ６２-1に格納されたＵ(2j)と、レジスタ７０-1
に格納されたcosψ(j)とを乗算器６６にて乗算して得ら
れる。この第一項の値を加減算器８０の入力Ａへ供給す
るとともに、第二項の値をレジスタ８６から入力Ｂへ供
給し、加減算器８０は減算“Ａ−Ｂ”を行うことによ
り、Ｚ(j)の実数部が計算される。この出力結果は、レ
ジスタ８２を介してＲＡＭ６０へ格納される。
【００５０】次にＺ(k)を用いて（３）式で定義される
ｚ(n)を求める演算が行われる。この演算においては、
（４）式で表される形の演算が繰り返される。ちなみ
に、本回路における一つの（４）式の演算は以下のよう
に行われる。Ｚ(j)は上記演算によりＲＡＭ６０に格納
され、また位相因子exp(ｉψ'(j)) はＲＯＭ６８に予め
格納されている。ＲＡＭ６０からはＺ(ｊ1)とＺ(ｊ2)と
が読み出され、それぞれ例えばレジスタ６２-1、６２-2
に格納される。一方、ＲＯＭ６８からはexp(ｉψ'(j))
が読み出され、レジスタ７０-1に格納される。レジスタ
６２-2、レジスタ７０-1の値を用いて（４）式第二項の
乗算が行われ、その値は加減算器８０を素通りさせら
れ、加減算器８０の入力端Ｂへ供給される。一方で、レ
ジスタ６２-1に格納された第一項の値が乗算器６６を素
通りさせられ、加減算器８０の入力端Ａへ供給される。
加減算器８０はこれらの加算又は減算を行って、一つの
（４）式の計算を完了し、その値はＲＡＭ６０に格納さ
れる。なお、以上述べたｚ(n)の計算も複素演算であ
り、やはり回路においては実数部と虚数部とが別個に演
算される。
ｚ(n)を求める演算が行われる。この演算においては、
（４）式で表される形の演算が繰り返される。ちなみ
に、本回路における一つの（４）式の演算は以下のよう
に行われる。Ｚ(j)は上記演算によりＲＡＭ６０に格納
され、また位相因子exp(ｉψ'(j)) はＲＯＭ６８に予め
格納されている。ＲＡＭ６０からはＺ(ｊ1)とＺ(ｊ2)と
が読み出され、それぞれ例えばレジスタ６２-1、６２-2
に格納される。一方、ＲＯＭ６８からはexp(ｉψ'(j))
が読み出され、レジスタ７０-1に格納される。レジスタ
６２-2、レジスタ７０-1の値を用いて（４）式第二項の
乗算が行われ、その値は加減算器８０を素通りさせら
れ、加減算器８０の入力端Ｂへ供給される。一方で、レ
ジスタ６２-1に格納された第一項の値が乗算器６６を素
通りさせられ、加減算器８０の入力端Ａへ供給される。
加減算器８０はこれらの加算又は減算を行って、一つの
（４）式の計算を完了し、その値はＲＡＭ６０に格納さ
れる。なお、以上述べたｚ(n)の計算も複素演算であ
り、やはり回路においては実数部と虚数部とが別個に演
算される。
【００５１】次に、このｚ(n)を用いて（５）式で定義
されるｕ(n)を求める演算が行われる。ｚ(n)は上記演算
によりＲＡＭ６０に格納され、また比例係数ａL（Ｌ＝
０〜３）はＲＯＭ６８に予め格納されている。ｎ＝ｎ1
に関する（５）式の計算においてはＲＡＭ６０からReｚ
(n1)、Reｚ(M/2-1-n1)、Imｚ(n1)、Imｚ(M/2-1-n1)が読
み出され、それぞれ例えばレジスタ６２-1、６２-2、６
２-3、６２-4に格納される。レジスタ６２-1〜６２-4に
読み出されたこれらの値は、同一のｎに対する（５）式
の第一式と第二式とで共通に用いることができるので、
両式の計算が行われる間、当該レジスタに保持される。
されるｕ(n)を求める演算が行われる。ｚ(n)は上記演算
によりＲＡＭ６０に格納され、また比例係数ａL（Ｌ＝
０〜３）はＲＯＭ６８に予め格納されている。ｎ＝ｎ1
に関する（５）式の計算においてはＲＡＭ６０からReｚ
(n1)、Reｚ(M/2-1-n1)、Imｚ(n1)、Imｚ(M/2-1-n1)が読
み出され、それぞれ例えばレジスタ６２-1、６２-2、６
２-3、６２-4に格納される。レジスタ６２-1〜６２-4に
読み出されたこれらの値は、同一のｎに対する（５）式
の第一式と第二式とで共通に用いることができるので、
両式の計算が行われる間、当該レジスタに保持される。
【００５２】まず（５）式の第一式の計算を説明する。
この場合、右辺の各項は加算項であるので、本回路の動
作を制御するタイミング制御回路は、例えば右辺第四項
を求め、これに第三項、第二項、第一項を順に累積加算
するように制御を行う。具体的には、まずＲＯＭ６８か
らはｎ＝ｎ1に対応するａ2、ａ3が読み出され、それぞ
れレジスタ７０-1、７０-2に格納される。レジスタ６２
-4、レジスタ７０-2の値を用いて（５）式第一式右辺第
四項の乗算が行われ、その値は加減算器８０を素通りさ
せられ、加減算器８０の入力端Ｂへ供給される。一方
で、右辺第三項がレジスタ６２-3、レジスタ７０-1の値
を用いて乗算器６６にて計算され、加減算器８０の入力
端Ａへ供給される。加減算器８０はこれらを加算して、
加減算器８０出力に配置される例えばレジスタ８６に格
納する。次に、ＲＯＭ６８からｎ＝ｎ1に対応するａ0、
ａ1が読み出され、それぞれレジスタ７０-1、７０-2に
格納される。そしてレジスタ６２-2、レジスタ７０-2の
値を用いて右辺第二項の乗算が行われる。その乗算結果
の値と、レジスタ８６に保持された値とがそれぞれ加減
算器８０の入力Ａ、Ｂに渡され、加減算器８０からの加
算結果がレジスタ８６に格納される。同様にレジスタ６
２-1、レジスタ７０-1の値を用いて求められた右辺第一
項の値と、レジスタ８６に保持された第二〜第四項の加
算結果とがそれぞれ加減算器８０の入力Ａ、Ｂに渡さ
れ、加減算器８０にて加算される。これにより、（５）
式第一式の演算が終了し、演算結果はレジスタ８２を経
由してＲＡＭ６０に格納される。
この場合、右辺の各項は加算項であるので、本回路の動
作を制御するタイミング制御回路は、例えば右辺第四項
を求め、これに第三項、第二項、第一項を順に累積加算
するように制御を行う。具体的には、まずＲＯＭ６８か
らはｎ＝ｎ1に対応するａ2、ａ3が読み出され、それぞ
れレジスタ７０-1、７０-2に格納される。レジスタ６２
-4、レジスタ７０-2の値を用いて（５）式第一式右辺第
四項の乗算が行われ、その値は加減算器８０を素通りさ
せられ、加減算器８０の入力端Ｂへ供給される。一方
で、右辺第三項がレジスタ６２-3、レジスタ７０-1の値
を用いて乗算器６６にて計算され、加減算器８０の入力
端Ａへ供給される。加減算器８０はこれらを加算して、
加減算器８０出力に配置される例えばレジスタ８６に格
納する。次に、ＲＯＭ６８からｎ＝ｎ1に対応するａ0、
ａ1が読み出され、それぞれレジスタ７０-1、７０-2に
格納される。そしてレジスタ６２-2、レジスタ７０-2の
値を用いて右辺第二項の乗算が行われる。その乗算結果
の値と、レジスタ８６に保持された値とがそれぞれ加減
算器８０の入力Ａ、Ｂに渡され、加減算器８０からの加
算結果がレジスタ８６に格納される。同様にレジスタ６
２-1、レジスタ７０-1の値を用いて求められた右辺第一
項の値と、レジスタ８６に保持された第二〜第四項の加
算結果とがそれぞれ加減算器８０の入力Ａ、Ｂに渡さ
れ、加減算器８０にて加算される。これにより、（５）
式第一式の演算が終了し、演算結果はレジスタ８２を経
由してＲＡＭ６０に格納される。
【００５３】次に（５）式の第二式の計算を説明する。
この場合、右辺の第二項、第三項が減算項であり、タイ
ミング発生回路が、それを考慮した順序で計算が行われ
るよう本回路の各部を制御する。簡単に述べれば、まず
右辺第三項を求め、これに第二項を加算して減算項の合
計値を求める。この合計値は加減算器８０の入力Ｂへ渡
され、これと入力Ａへ供給される第四項との間で減算
“Ａ−Ｂ”が行われる。最後に、この結果と第一項との
加算が行われる。具体的には、まずＲＯＭ６８からはｎ
＝ｎ1に対応するａ0、ａ3が読み出され、それぞれレジ
スタ７０-1、７０-2に格納される。レジスタ６２-3、レ
ジスタ７０-1の値を用いて（５）式第二式右辺第三項の
乗算が行われ、その値は加減算器８０を素通りさせら
れ、加減算器８０の入力端Ｂへ供給される。一方で、右
辺第二項がレジスタ６２-2、レジスタ７０-2の値を用い
て乗算器６６にて計算され、加減算器８０の入力端Ａへ
供給される。加減算器８０はこれらを加算して、加減算
器８０出力に配置される例えばレジスタ８６に格納す
る。次に、ＲＯＭ６８からｎ＝ｎ1に対応するａ1、ａ2
が読み出され、それぞれレジスタ７０-1、７０-2に格納
される。そしてレジスタ６２-4、レジスタ７０-1の値を
用いて右辺第四項の乗算が行われる。その乗算結果の値
と、レジスタ８６に保持された値とがそれぞれ加減算器
８０の入力Ａ、Ｂに渡され、加減算器８０は減算“Ａ−
Ｂ”を実行する。その減算結果はレジスタ８６に格納さ
れる。最後に、レジスタ６２-1、レジスタ７０-2の値を
用いて求められた右辺第一項の値と、レジスタ８６に保
持された第二〜第四項の演算結果とがそれぞれ加減算器
８０の入力Ａ、Ｂに渡され、加減算器８０にて加算され
る。これにより、（５）式第二式の演算が終了し、演算
結果はレジスタ８２を経由してＲＡＭ６０に格納され
る。
この場合、右辺の第二項、第三項が減算項であり、タイ
ミング発生回路が、それを考慮した順序で計算が行われ
るよう本回路の各部を制御する。簡単に述べれば、まず
右辺第三項を求め、これに第二項を加算して減算項の合
計値を求める。この合計値は加減算器８０の入力Ｂへ渡
され、これと入力Ａへ供給される第四項との間で減算
“Ａ−Ｂ”が行われる。最後に、この結果と第一項との
加算が行われる。具体的には、まずＲＯＭ６８からはｎ
＝ｎ1に対応するａ0、ａ3が読み出され、それぞれレジ
スタ７０-1、７０-2に格納される。レジスタ６２-3、レ
ジスタ７０-1の値を用いて（５）式第二式右辺第三項の
乗算が行われ、その値は加減算器８０を素通りさせら
れ、加減算器８０の入力端Ｂへ供給される。一方で、右
辺第二項がレジスタ６２-2、レジスタ７０-2の値を用い
て乗算器６６にて計算され、加減算器８０の入力端Ａへ
供給される。加減算器８０はこれらを加算して、加減算
器８０出力に配置される例えばレジスタ８６に格納す
る。次に、ＲＯＭ６８からｎ＝ｎ1に対応するａ1、ａ2
が読み出され、それぞれレジスタ７０-1、７０-2に格納
される。そしてレジスタ６２-4、レジスタ７０-1の値を
用いて右辺第四項の乗算が行われる。その乗算結果の値
と、レジスタ８６に保持された値とがそれぞれ加減算器
８０の入力Ａ、Ｂに渡され、加減算器８０は減算“Ａ−
Ｂ”を実行する。その減算結果はレジスタ８６に格納さ
れる。最後に、レジスタ６２-1、レジスタ７０-2の値を
用いて求められた右辺第一項の値と、レジスタ８６に保
持された第二〜第四項の演算結果とがそれぞれ加減算器
８０の入力Ａ、Ｂに渡され、加減算器８０にて加算され
る。これにより、（５）式第二式の演算が終了し、演算
結果はレジスタ８２を経由してＲＡＭ６０に格納され
る。
【００５４】最終的なデジタルの音声時系列データｙ
(n)は、上述のようにして求められた数列ｕ(n)を並べ替
えにより再構成して得られる。本ＩＭＤＣＴ回路は、そ
の変換結果をＤ／Ａ回路１６へ出力して、一連の処理を
終了する。
(n)は、上述のようにして求められた数列ｕ(n)を並べ替
えにより再構成して得られる。本ＩＭＤＣＴ回路は、そ
の変換結果をＤ／Ａ回路１６へ出力して、一連の処理を
終了する。
【００５５】以上、ＩＭＤＣＴ演算に関して本発明の実
施形態を説明した。しかし、本発明は、ＭＤＣＴ回路に
も用いることができる。なぜなら、ＭＤＣＴ演算とＩＭ
ＤＣＴ演算とは上述したようにほとんど同一形式の式を
用いて行われるからである。具体的には、ＭＤＣＴでの
（８）、（９）、（１１）式はそれぞれＩＭＤＣＴでの
（２）、（３）、（５）式と同一の形式である。よっ
て、ＭＤＣＴ回路においても、本回路とほぼ同様の構成
として、セレクタの削減、加減算器の機能削減を実現す
ることができる。
施形態を説明した。しかし、本発明は、ＭＤＣＴ回路に
も用いることができる。なぜなら、ＭＤＣＴ演算とＩＭ
ＤＣＴ演算とは上述したようにほとんど同一形式の式を
用いて行われるからである。具体的には、ＭＤＣＴでの
（８）、（９）、（１１）式はそれぞれＩＭＤＣＴでの
（２）、（３）、（５）式と同一の形式である。よっ
て、ＭＤＣＴ回路においても、本回路とほぼ同様の構成
として、セレクタの削減、加減算器の機能削減を実現す
ることができる。
【００５６】
【発明の効果】本発明の離散コサイン変換回路によれ
ば、加減算器の一端Ｂに随意に値“０”を入力できる仕
組みを設けたことにより、他端Ａに入力された値を加減
算器の出力から入力へのループバック経由でそのまま入
力Ｂにまわすことができる。つまり、このループバック
で乗算器から入力Ｂへの経路が実現されるので、乗算器
から他端Ｂへの直接的な接続を廃することができ、その
直接的な接続とループバックとの選択に用いていたセレ
クタが省かれた簡単な回路構成が実現できる効果が得ら
れる。また、乗算器の比例係数の入力端に随意に値
“１”を入力できる仕組みを設けたことにより、被演算
データを乗算器経由でそのまま加減算器の入力へ渡すこ
とができる。つまり、別途、加減算器への乗算器を経由
しない経路を設ける必要がなくなり、その経路か乗算器
経由の経路かの選択に用いていたセレクタが省かれた簡
単な回路構成が実現できる効果が得られる。また、加減
算器での演算順序を計算順序制御手段が調整することに
より、加減算器の減算機能を減縮することができ、その
回路構成を簡単にすることができる。これらの回路の簡
素化により、回路規模を縮小した離散コサイン変換回路
が実現されるという効果がある。
ば、加減算器の一端Ｂに随意に値“０”を入力できる仕
組みを設けたことにより、他端Ａに入力された値を加減
算器の出力から入力へのループバック経由でそのまま入
力Ｂにまわすことができる。つまり、このループバック
で乗算器から入力Ｂへの経路が実現されるので、乗算器
から他端Ｂへの直接的な接続を廃することができ、その
直接的な接続とループバックとの選択に用いていたセレ
クタが省かれた簡単な回路構成が実現できる効果が得ら
れる。また、乗算器の比例係数の入力端に随意に値
“１”を入力できる仕組みを設けたことにより、被演算
データを乗算器経由でそのまま加減算器の入力へ渡すこ
とができる。つまり、別途、加減算器への乗算器を経由
しない経路を設ける必要がなくなり、その経路か乗算器
経由の経路かの選択に用いていたセレクタが省かれた簡
単な回路構成が実現できる効果が得られる。また、加減
算器での演算順序を計算順序制御手段が調整することに
より、加減算器の減算機能を減縮することができ、その
回路構成を簡単にすることができる。これらの回路の簡
素化により、回路規模を縮小した離散コサイン変換回路
が実現されるという効果がある。
【図１】 ＭＤＣＴを用いた音声録音再生装置であるＭ
Ｄシステムにおいて、本発明を実施したＩＭＤＣＴ回路
の概略のブロック図である。
Ｄシステムにおいて、本発明を実施したＩＭＤＣＴ回路
の概略のブロック図である。
【図２】 ＤＣＴを用いた音声録音再生装置、例えばＭ
Ｄシステムにおける音声データの符号化／復号処理に関
わる部分の概略のブロック図である。
Ｄシステムにおける音声データの符号化／復号処理に関
わる部分の概略のブロック図である。
【図３】 従来のＩＭＤＣＴ回路の概略のブロック図で
ある。
ある。
６０，７６ ＲＡＭ、６２-1〜６２−4，７０-1，７０-
2，７８，８２，８４，８６ レジスタ、６４，７２，
７４，８８ セレクタ、６６ 乗算器、６８ＲＯＭ、８
０ 加減算器。
2，７８，８２，８４，８６ レジスタ、６４，７２，
７４，８８ セレクタ、６６ 乗算器、６８ＲＯＭ、８
０ 加減算器。
Claims (3)
- 【請求項１】 第一及び第二の入力を有する加減算器と
前記加減算器へ結果を出力する乗算器とを備え、時系列
音声データと周波数成分データとのいずれか一方から他
方への離散コサイン変換を、前記時系列音声データ又は
前記周波数成分データのうちいずれか変換元となるデー
タに基づく被演算データに比例係数を掛ける乗算と前記
被演算データに基づく項同士の加減算とによって行う離
散コサイン変換回路において、 前記加減算器の出力を保持する加減算結果レジスタと、 前記加減算結果レジスタの内容と値「０」とのいずれか
を出力する加減算結果セレクタと、を有し、 前記乗算器の出力は、前記加減算器の前記第一及び前記
第二の入力のうち、前記第一の入力にのみ接続され、 前記加減算結果セレクタは、その出力が前記加減算器の
前記第二の入力に接続され、前記乗算器の出力データを
前記第二の入力に与えるときに、値「０」を出力し、前
記加減算結果レジスタに前記乗算器の出力データを格納
させること、 を特徴とする離散コサイン変換回路。 - 【請求項２】 請求項１に記載の離散コサイン変換回路
において、 前記被演算データに基づく項同士の前記加減算に含まれ
る加算項と減算項とのうち前記減算項に関する前記乗算
器における乗算処理及び当該減算項の乗算結果同士の加
算処理を、前記加算項に関する計算に優先して実行さ
せ、前記減算項の合計値を前記加減算器の第二の入力へ
供給させる計算順序制御手段を有し、 前記加減算器は、加減算機能として第一の入力と第二の
入力とを加算する機能と、第一の入力から第二の入力を
減算する機能のみを有すること、 を特徴とする離散コサイン変換回路。 - 【請求項３】 請求項１又は請求項２に記載の離散コサ
イン変換回路において、 前記比例係数と値「１」とのいずれかを前記乗算器の第
一の入力へ供給する比例係数セレクタを有し、 前記比例係数セレクタは、前記乗算器の第二の入力へ供
給される前記被演算データの値をそのまま前記加減算に
用いる場合に、値「１」を出力すること、 を特徴とする離散コサイン変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01926898A JP3547972B2 (ja) | 1998-01-30 | 1998-01-30 | 離散コサイン変換回路 |
| US09/239,348 US6460062B1 (en) | 1998-01-30 | 1999-01-28 | Discrete cosine transformation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01926898A JP3547972B2 (ja) | 1998-01-30 | 1998-01-30 | 離散コサイン変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11212957A true JPH11212957A (ja) | 1999-08-06 |
| JP3547972B2 JP3547972B2 (ja) | 2004-07-28 |
Family
ID=11994709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01926898A Expired - Fee Related JP3547972B2 (ja) | 1998-01-30 | 1998-01-30 | 離散コサイン変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6460062B1 (ja) |
| JP (1) | JP3547972B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060224652A1 (en) * | 2005-04-05 | 2006-10-05 | Nokia Corporation | Instruction set processor enhancement for computing a fast fourier transform |
| US8327384B2 (en) * | 2008-06-30 | 2012-12-04 | International Business Machines Corporation | Event driven disposition |
| CN101989254B (zh) * | 2009-08-05 | 2012-03-14 | 鸿富锦精密工业（深圳）有限公司 | 离散余弦转换及其逆转换电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748579A (en) * | 1985-08-14 | 1988-05-31 | Gte Laboratories Incorporated | Method and circuit for performing discrete transforms |
| JP2690932B2 (ja) * | 1988-03-18 | 1997-12-17 | 株式会社日立製作所 | ディジタル信号処理プロセッサおよびディシタル信号処理プロセッサシステム |
| DE68928886T2 (de) | 1988-10-27 | 1999-06-02 | Matsushita Electric Industrial Co., Ltd., Kadoma, Osaka | Gerät für die direkte oder umgekehrte orthogonale Transformation |
| JP2725544B2 (ja) | 1992-11-12 | 1998-03-11 | 日本電気株式会社 | Ｄｃｔ及び逆ｄｃｔ演算装置並びにその演算方法 |
| US5471412A (en) * | 1993-10-27 | 1995-11-28 | Winbond Electronic Corp. | Recycling and parallel processing method and apparatus for performing discrete cosine transform and its inverse |
| US5831881A (en) | 1994-12-02 | 1998-11-03 | Sican Gmbh | Method and circuit for forward/inverse discrete cosine transform (DCT/IDCT) |
| WO1996038794A1 (fr) | 1995-06-01 | 1996-12-05 | Hitachi, Ltd. | Circuit de transformation en cosinus discrets |
| KR0182511B1 (ko) | 1996-02-24 | 1999-05-01 | 김광호 | 2차원 역이산 코사인 변환장치 |
| KR100488537B1 (ko) | 1996-11-20 | 2005-09-30 | 삼성전자주식회사 | 듀얼모드오디오디코더의재현방법및필터 |
| US6189021B1 (en) | 1998-09-15 | 2001-02-13 | Winbond Electronics Corp. | Method for forming two-dimensional discrete cosine transform and its inverse involving a reduced number of multiplication operations |
-
1998
- 1998-01-30 JP JP01926898A patent/JP3547972B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-28 US US09/239,348 patent/US6460062B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3547972B2 (ja) | 2004-07-28 |
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