JPH11220359A - デジタルフィルタ - Google Patents
デジタルフィルタInfo
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- JPH11220359A JPH11220359A JP10019405A JP1940598A JPH11220359A JP H11220359 A JPH11220359 A JP H11220359A JP 10019405 A JP10019405 A JP 10019405A JP 1940598 A JP1940598 A JP 1940598A JP H11220359 A JPH11220359 A JP H11220359A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0264—Filter sets with mutual related characteristics
- H03H17/0272—Quadrature mirror filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】 ＱＭＦを分離フィルタ及び合成フィルタとし
て動作させる。 【解決手段】 ＲＡＭ４１から順に読み出したデータ
に、ＲＯＭ４２から順に読み出した定数「１」及びフィ
ルタ係数ｈ(n)を乗算器４３で乗算し、その乗算データ
を累加算器４４で累加算する。累加算器４４の累加算デ
ータまたはデコード入力からのデータの一方を、セレク
タ４７で選択してレジスタ４８、４９に供給する。レジ
スタ４８、４９から読み出したデータを加減算器５０で
加算及び減算する。加減算器５０の演算データまたはエ
ンコード入力からのデータの一方をセレクタ５１で選択
してＲＡＭ４１に供給する。分離処理の際、加減算器５
０の演算データがエンコード出力となると共に、乗算器
４３の出力の１つがモニタ出力となり、合成処理の際、
累加算器４４の累加算データがデコード出力となる。
て動作させる。 【解決手段】 ＲＡＭ４１から順に読み出したデータ
に、ＲＯＭ４２から順に読み出した定数「１」及びフィ
ルタ係数ｈ(n)を乗算器４３で乗算し、その乗算データ
を累加算器４４で累加算する。累加算器４４の累加算デ
ータまたはデコード入力からのデータの一方を、セレク
タ４７で選択してレジスタ４８、４９に供給する。レジ
スタ４８、４９から読み出したデータを加減算器５０で
加算及び減算する。加減算器５０の演算データまたはエ
ンコード入力からのデータの一方をセレクタ５１で選択
してＲＡＭ４１に供給する。分離処理の際、加減算器５
０の演算データがエンコード出力となると共に、乗算器
４３の出力の１つがモニタ出力となり、合成処理の際、
累加算器４４の累加算データがデコード出力となる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルオーディ
オ機器等に用いられるデジタルデータの分離及び合成を
行うデジタルフィルタに関する。
オ機器等に用いられるデジタルデータの分離及び合成を
行うデジタルフィルタに関する。
【０００２】
【従来の技術】ＦＩＲ型(Finite Impulse Response)の
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。
【０００３】
【数１】
【０００４】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、
プ数である。そこで、式(1)をＺ変換すると、
【０００５】
【数２】
【０００６】が得られ、この式(2)より、
【０００７】
【数３】
【０００８】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、
＝２πｋ／Ｎとすると、式(3)は、
【０００９】
【数４】
【００１０】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。
【００１１】複数の遅延素子１は、例えばシフトレジス
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。
【００１２】総和加算器３は、各乗算器２の出力、即
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。
【００１３】図６は、ストアードプログラム方式のデジ
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。
【００１４】累加算器１４は、加算器１５及びレジスタ
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。
【００１５】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、
【００１６】
【数５】
【００１７】により与えられる第２のフィルタ係数ｈ2
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、
【００１８】
【数６】
【００１９】である。ここで、周波数応答性を考える
と、
と、
【００２０】
【数７】
【００２１】であることから、式(6)は、
【００２２】
【数８】
【００２３】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust., Speech, Signal Process.,Vol.ASSP-32,
No.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust., Speech, Signal Process.,Vol.ASSP-32,
No.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。
【００２４】上述のＱＭＦにより、周波数成分の帯域分
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。
【００２５】
【数９】
【００２６】
【数１０】
【００２７】図７は、式(9)及び式(10)に従う帯域分離
処理が行われる分離フィルタの構成を示すブロック図で
ある。複数の遅延素子２１は、直列に接続され、入力デ
ータＸ(n)をそれぞれ一定期間Ｔだけ遅延する。複数の
第１の乗算器２２は、入力データＸ(n)の入力側及び偶
数段の遅延素子２１の出力側に接続され、入力データＸ
(n)及び各遅延素子２１の出力にそれぞれフィルタ係数
ｈ(2k)を乗算する。また、複数の第２の乗算器２４は、
奇数段の遅延素子２１の出力側に接続され、各遅延素子
２１の出力にそれぞれフィルタ係数ｈ(2k+1)を乗算す
る。これにより、入力データＸ(n)に対するインパルス
応答の畳み込み処理が行われる。
処理が行われる分離フィルタの構成を示すブロック図で
ある。複数の遅延素子２１は、直列に接続され、入力デ
ータＸ(n)をそれぞれ一定期間Ｔだけ遅延する。複数の
第１の乗算器２２は、入力データＸ(n)の入力側及び偶
数段の遅延素子２１の出力側に接続され、入力データＸ
(n)及び各遅延素子２１の出力にそれぞれフィルタ係数
ｈ(2k)を乗算する。また、複数の第２の乗算器２４は、
奇数段の遅延素子２１の出力側に接続され、各遅延素子
２１の出力にそれぞれフィルタ係数ｈ(2k+1)を乗算す
る。これにより、入力データＸ(n)に対するインパルス
応答の畳み込み処理が行われる。
【００２８】第１の総和加算器２４は、第１の乗算器２
２の各出力を全て加算し、中間データＡnを出力する。
一方、第２の総和加算器２５は、第２の乗算器２３の各
出力を全て加算し、中間データＢnを出力する。減算器
２６は、第１の総和加算器２４から入力される中間デー
タＡnから、第２の総和加算器２５から入力される中間
データＢnを減算し、第１の出力データＹa(n)として出
力する。また、加算器２７は、第１の総和加算器２４か
ら入力される中間データＡnと、第２の総和加算器２５
から入力される中間データＢnとを加算し、第２の出力
データＹb(n)として出力する。このようにして式(9)及
び式(10)に従う演算処理が達成される。
２の各出力を全て加算し、中間データＡnを出力する。
一方、第２の総和加算器２５は、第２の乗算器２３の各
出力を全て加算し、中間データＢnを出力する。減算器
２６は、第１の総和加算器２４から入力される中間デー
タＡnから、第２の総和加算器２５から入力される中間
データＢnを減算し、第１の出力データＹa(n)として出
力する。また、加算器２７は、第１の総和加算器２４か
ら入力される中間データＡnと、第２の総和加算器２５
から入力される中間データＢnとを加算し、第２の出力
データＹb(n)として出力する。このようにして式(9)及
び式(10)に従う演算処理が達成される。
【００２９】一方、上述のＱＭＦにより、周波数成分の
帯域合成が行われる合成フィルタにおいては、式(11)及
び式(12)に示すように、第１の入力データＸa(n)及び第
２の入力データＸb(n)の加算値または減算値に対するイ
ンパルス応答の畳み込み処理により、入力データＸa
(n)、Ｘb(n)の合成データである出力データＹ(n)を得る
ように構成される。
帯域合成が行われる合成フィルタにおいては、式(11)及
び式(12)に示すように、第１の入力データＸa(n)及び第
２の入力データＸb(n)の加算値または減算値に対するイ
ンパルス応答の畳み込み処理により、入力データＸa
(n)、Ｘb(n)の合成データである出力データＹ(n)を得る
ように構成される。
【００３０】
【数１１】
【００３１】
【数１２】
【００３２】図８は、式(11)及び式(12)に従う帯域合成
処理が行われる合成フィルタの構成を示すブロック図で
ある。減算器３１は、第１の入力データＸa(n)から第２
の入力データＸb(n)を減算し、加算器３２は、第１の入
力データＸa(n)と第２の入力データＸb(n)とを加算す
る。切り換えスイッチ３３は、減算器３１の出力と加算
器３２の出力とを交互に切り換えて出力する。
処理が行われる合成フィルタの構成を示すブロック図で
ある。減算器３１は、第１の入力データＸa(n)から第２
の入力データＸb(n)を減算し、加算器３２は、第１の入
力データＸa(n)と第２の入力データＸb(n)とを加算す
る。切り換えスイッチ３３は、減算器３１の出力と加算
器３２の出力とを交互に切り換えて出力する。
【００３３】複数の遅延素子３４は、直列に接続され、
減算器３１の出力または加算器３２の出力それぞれ一定
期間（Ｔ）だけ遅延する。複数の第１の乗算器３５は、
スイッチ３３の出力及び偶数段の遅延素子３４の出力側
に接続され、スイッチ３３の出力及び各遅延素子３４の
出力にフィルタ係数ｈ(2k)を乗算する。また、複数の第
２の乗算器３６は、奇数段の遅延素子３４の出力側に接
続され、各遅延素子３４の出力にフィルタ係数ｈ(2k+1)
を乗算する。これにより、第１の入力データＸa(n)及び
第２の入力データＸb(n)の減算値および加算値に対する
インパルス応答の畳み込み処理が行われる。
減算器３１の出力または加算器３２の出力それぞれ一定
期間（Ｔ）だけ遅延する。複数の第１の乗算器３５は、
スイッチ３３の出力及び偶数段の遅延素子３４の出力側
に接続され、スイッチ３３の出力及び各遅延素子３４の
出力にフィルタ係数ｈ(2k)を乗算する。また、複数の第
２の乗算器３６は、奇数段の遅延素子３４の出力側に接
続され、各遅延素子３４の出力にフィルタ係数ｈ(2k+1)
を乗算する。これにより、第１の入力データＸa(n)及び
第２の入力データＸb(n)の減算値および加算値に対する
インパルス応答の畳み込み処理が行われる。
【００３４】第１の総和加算器３７は、第１の乗算器３
５の出力を全て加算し、中間データＡnを出力する。一
方、第２の総和加算器３８は、第２の乗算器２６の出力
を全て加算し、中間データＢnを出力する。そして、切
り換えスイッチ３９は、切り換えスイッチ３３と同期し
て、中間データＡnと中間データＢnとを交互に切り換
え、出力データＹ(n)として出力する。このようにして
式(11)及び式(12)に従う演算処理が達成される。
５の出力を全て加算し、中間データＡnを出力する。一
方、第２の総和加算器３８は、第２の乗算器２６の出力
を全て加算し、中間データＢnを出力する。そして、切
り換えスイッチ３９は、切り換えスイッチ３３と同期し
て、中間データＡnと中間データＢnとを交互に切り換
え、出力データＹ(n)として出力する。このようにして
式(11)及び式(12)に従う演算処理が達成される。
【００３５】以上のような分離フィルタ及び合成フィル
タを上述のストアードプログラム方式により構成するこ
とは、本出願人により提案された特開平６−２１６７１
５号公報及び特開平７−１３１２９５号公報に開示され
ている。
タを上述のストアードプログラム方式により構成するこ
とは、本出願人により提案された特開平６−２１６７１
５号公報及び特開平７−１３１２９５号公報に開示され
ている。
【００３６】
【発明が解決しようとする課題】ＭＤ(Mini Disc)プレ
ーヤ等のデジタルオーディオ機器においては、録音動作
の際、各種の周波数成分が混在するオーディオデータを
特定の周波数帯域毎に分離するための分離処理が行われ
る。また、再生動作の際、特定の周波数帯域毎に分離さ
れている複数の読み出しデータを元のオーディオデータ
にもどすための合成処理が行われる。即ち、録音動作で
は、図７に示すような分離フィルタを用いてオーディオ
データを特定の周波数成分に分離し、各分離データを圧
縮処理した後に記録媒体に記録するように構成される。
そして、再生動作では、図８に示すような合成フィルタ
を用い、記録媒体から読み出して伸長処理を施した複数
の読み出しデータを合成して出力するように構成され
る。
ーヤ等のデジタルオーディオ機器においては、録音動作
の際、各種の周波数成分が混在するオーディオデータを
特定の周波数帯域毎に分離するための分離処理が行われ
る。また、再生動作の際、特定の周波数帯域毎に分離さ
れている複数の読み出しデータを元のオーディオデータ
にもどすための合成処理が行われる。即ち、録音動作で
は、図７に示すような分離フィルタを用いてオーディオ
データを特定の周波数成分に分離し、各分離データを圧
縮処理した後に記録媒体に記録するように構成される。
そして、再生動作では、図８に示すような合成フィルタ
を用い、記録媒体から読み出して伸長処理を施した複数
の読み出しデータを合成して出力するように構成され
る。
【００３７】録音及び再生が可能な機器においては、分
離フィルタと合成フィルタとを設ける必要があり、回路
規模が大きくなるという問題を有している。上述したス
トアードプログラム方式のＱＭＦを用いたとしても、乗
算器及び累加算器が２組必要になり、回路規模の縮小は
困難である。そこで本発明は、分離処理と合成処理とが
可能なデジタルフィルタを提供することを目的とする。
離フィルタと合成フィルタとを設ける必要があり、回路
規模が大きくなるという問題を有している。上述したス
トアードプログラム方式のＱＭＦを用いたとしても、乗
算器及び累加算器が２組必要になり、回路規模の縮小は
困難である。そこで本発明は、分離処理と合成処理とが
可能なデジタルフィルタを提供することを目的とする。
【００３８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、時系列データを記憶するＲＡＭと、上記ＲＡＭから
読み出した時系列データに所定のフィルタ係数を乗算す
る乗算器と、上記乗算器の演算結果を順次累加算する累
加算器と、上記累加算器の演算結果または第１及び第２
のの入力時系列データの何れか一方を選択する第１のセ
レクタと、上記セレクタの選択データを交互に取り込む
第１及び第２のレジスタと、上記第１及び第２のレジス
タから取り出される２つのデータを加算または減算する
加減算器と、上記加減算器の演算結果または第３の入力
時系列データの何れか一方を選択して上記ＲＡＭに供給
する第２のセレクタと、を備え、上記累加算器の演算結
果を上記第１及び第２の入力時系列データの合成データ
となる第１の出力時系列データとして出力すると共に、
上記加減算器の演算結果を上記第３の入力時系列データ
の分離データとなる第２及び第３の出力時系列データと
して出力することにある。
解決するために成されたもので、その特徴とするところ
は、時系列データを記憶するＲＡＭと、上記ＲＡＭから
読み出した時系列データに所定のフィルタ係数を乗算す
る乗算器と、上記乗算器の演算結果を順次累加算する累
加算器と、上記累加算器の演算結果または第１及び第２
のの入力時系列データの何れか一方を選択する第１のセ
レクタと、上記セレクタの選択データを交互に取り込む
第１及び第２のレジスタと、上記第１及び第２のレジス
タから取り出される２つのデータを加算または減算する
加減算器と、上記加減算器の演算結果または第３の入力
時系列データの何れか一方を選択して上記ＲＡＭに供給
する第２のセレクタと、を備え、上記累加算器の演算結
果を上記第１及び第２の入力時系列データの合成データ
となる第１の出力時系列データとして出力すると共に、
上記加減算器の演算結果を上記第３の入力時系列データ
の分離データとなる第２及び第３の出力時系列データと
して出力することにある。
【００３９】本発明によれば、第１のセレクタで累加算
器の演算結果を選択すると共に、第２のセレクタで入力
時系列データを選択することにより、入力時系列データ
に対して乗算処理及び累加算処理が行われた後、その演
算結果に対して加減算処理が行われるようになる。ま
た、第１のセレクタで入力時系列データを選択し、第２
のセレクタで加減算器の演算結果を選択することによ
り、複数の入力時系列データに対して加減算処理が行わ
れた後、その演算結果に対して乗算処理及び累加算処理
が行われるようになる。乗算処理及び累加算処理の後に
加減算処理を行うことで分離フィルタが実現され、加減
算処理の後に乗算処理及び累加算処理を行うことで合成
フィルタが実現される。
器の演算結果を選択すると共に、第２のセレクタで入力
時系列データを選択することにより、入力時系列データ
に対して乗算処理及び累加算処理が行われた後、その演
算結果に対して加減算処理が行われるようになる。ま
た、第１のセレクタで入力時系列データを選択し、第２
のセレクタで加減算器の演算結果を選択することによ
り、複数の入力時系列データに対して加減算処理が行わ
れた後、その演算結果に対して乗算処理及び累加算処理
が行われるようになる。乗算処理及び累加算処理の後に
加減算処理を行うことで分離フィルタが実現され、加減
算処理の後に乗算処理及び累加算処理を行うことで合成
フィルタが実現される。
【００４０】
【発明の実施の形態】図１は、本発明のデジタルフィル
タに関する第１の実施形態を示すブロック図である。Ｒ
ＡＭ４１は、後述する第２のセレクタ５１に接続され、
第２のセレクタ５１から入力される時系列のデータを所
定の期間記憶し、演算処理の各ステップ毎に順次読み出
して出力する。ＲＯＭ４２は、定数「１」及び複数のフ
ィルタ係数ｈ(k)を記憶し、所定のタイミングで定数
「１」を読み出すと共に、１ステップごとに増加するｋ
の値に対応して所定のフィルタ係数ｈ(k)を読み出して
繰り返し出力する。このｋは、上述の式(9)〜式(12)に
示したｋに一致するものである。乗算器４３は、ＲＡＭ
４１及びＲＯＭ４２に接続され、ＲＡＭ４１から読み出
されたデータにＲＯＭ４２から読み出された定数「１」
またはフィルタ係数ｈ(k)を乗算する。累加算器４４
は、加算器４５及びレジスタ４６からなり、ＲＡＭ４１
から読み出されたデータとフィルタ係数ｈ(k)との乗算
データをタップ数に従って累加算する。即ち、レジスタ
４６から読み出したデータと乗算器４３から入力される
乗算データとを加算器４５で加算し、その加算データを
再びレジスタ４６に格納することにより、乗算器４３の
乗算結果を累加算する。
タに関する第１の実施形態を示すブロック図である。Ｒ
ＡＭ４１は、後述する第２のセレクタ５１に接続され、
第２のセレクタ５１から入力される時系列のデータを所
定の期間記憶し、演算処理の各ステップ毎に順次読み出
して出力する。ＲＯＭ４２は、定数「１」及び複数のフ
ィルタ係数ｈ(k)を記憶し、所定のタイミングで定数
「１」を読み出すと共に、１ステップごとに増加するｋ
の値に対応して所定のフィルタ係数ｈ(k)を読み出して
繰り返し出力する。このｋは、上述の式(9)〜式(12)に
示したｋに一致するものである。乗算器４３は、ＲＡＭ
４１及びＲＯＭ４２に接続され、ＲＡＭ４１から読み出
されたデータにＲＯＭ４２から読み出された定数「１」
またはフィルタ係数ｈ(k)を乗算する。累加算器４４
は、加算器４５及びレジスタ４６からなり、ＲＡＭ４１
から読み出されたデータとフィルタ係数ｈ(k)との乗算
データをタップ数に従って累加算する。即ち、レジスタ
４６から読み出したデータと乗算器４３から入力される
乗算データとを加算器４５で加算し、その加算データを
再びレジスタ４６に格納することにより、乗算器４３の
乗算結果を累加算する。
【００４１】第１のセレクタ４７は、累加算器４４及び
デコード入力に接続され、累加算器４４から入力される
累加算データまたは時系列の入力データＸa(n)、Ｘb(n)
の一方を選択して出力する。ここで、デコード入力から
は、２種類の入力データＸa(n)、Ｘb(n)が時分割で１デ
ータずつ交互に入力される。第１のレジスタ４８及び第
２のレジスタ４９は、第１のセレクタ４７に接続され、
第１のセレクタ４７から連続して入力される累加算デー
タあるいは入力データＸa(n)、Ｘb(n)を交互に取り込ん
で格納し、それぞれ所定のタイミングで出力する。例え
ば、第１のセレクタ４７から奇数番目に出力されるデー
タＡ(n)を第１のレジスタ４８に格納し、偶数番目に出
力されるデータＢ(n)を第２のレジスタ４９に格納する
ように構成される。加減算器５０は、第１のレジスタ４
８及び第２のレジスタ４９に接続され、各レジスタ４
８、４９から読み出されるデータＡ(n)、Ｂ(n)を減算あ
るいは加算する。第２のセレクタ５１は、加減算器５０
及びエンコード入力に接続され、加減算器５０から入力
される加減算データまたは時系列の入力データＸ(n)の
一方を選択して出力する。第３のセレクタ５２は、乗算
器４３及び累加算器４４に接続され、乗算器４３から入
力される乗算データまたは累加算器４４から入力される
累加算データの一方を選択して出力する。
デコード入力に接続され、累加算器４４から入力される
累加算データまたは時系列の入力データＸa(n)、Ｘb(n)
の一方を選択して出力する。ここで、デコード入力から
は、２種類の入力データＸa(n)、Ｘb(n)が時分割で１デ
ータずつ交互に入力される。第１のレジスタ４８及び第
２のレジスタ４９は、第１のセレクタ４７に接続され、
第１のセレクタ４７から連続して入力される累加算デー
タあるいは入力データＸa(n)、Ｘb(n)を交互に取り込ん
で格納し、それぞれ所定のタイミングで出力する。例え
ば、第１のセレクタ４７から奇数番目に出力されるデー
タＡ(n)を第１のレジスタ４８に格納し、偶数番目に出
力されるデータＢ(n)を第２のレジスタ４９に格納する
ように構成される。加減算器５０は、第１のレジスタ４
８及び第２のレジスタ４９に接続され、各レジスタ４
８、４９から読み出されるデータＡ(n)、Ｂ(n)を減算あ
るいは加算する。第２のセレクタ５１は、加減算器５０
及びエンコード入力に接続され、加減算器５０から入力
される加減算データまたは時系列の入力データＸ(n)の
一方を選択して出力する。第３のセレクタ５２は、乗算
器４３及び累加算器４４に接続され、乗算器４３から入
力される乗算データまたは累加算器４４から入力される
累加算データの一方を選択して出力する。
【００４２】第１の出力レジスタ５３は、加減算器５０
に接続され、入力データＸ(n)の分離処理のときに、各
演算処理毎に加減算器５０から入力される加減算データ
を格納し、出力データＹa(n)、Ｙb(n)として出力する。
例えば、減算演算及び加算演算を交互に繰り返す加減算
器５０に対応し、減算データを出力データＹa(n)として
出力し、加算データを出力データＹb(n)として出力す
る。この第１の出力レジスタ５３の出力がエンコード出
力となる。第２の出力レジスタ５４は、第３のセレクタ
５２に接続され、入力データＸ(n)の分離処理のとき
に、乗算器４３から第３のセレクタ５２を通して入力さ
れる乗算データを格納する。この乗算データは、ＲＯＭ
４２から供給される乗数が「１」であることから、入力
データＸ(n)そのものとなる。このときの出力レジスタ
の出力、即ち、入力データＸ(n)がモニタ出力となる。
また、第２の出力レジスタ５４は、入力データＸa(n)、
Ｘb(n)の合成処理のときに、累加算器４４から第３のセ
レクタ５２を通して入力される累加算データを格納し、
出力データＹ(n)として出力する。この第２の出力レジ
スタ５４の出力がデコード出力となる。
に接続され、入力データＸ(n)の分離処理のときに、各
演算処理毎に加減算器５０から入力される加減算データ
を格納し、出力データＹa(n)、Ｙb(n)として出力する。
例えば、減算演算及び加算演算を交互に繰り返す加減算
器５０に対応し、減算データを出力データＹa(n)として
出力し、加算データを出力データＹb(n)として出力す
る。この第１の出力レジスタ５３の出力がエンコード出
力となる。第２の出力レジスタ５４は、第３のセレクタ
５２に接続され、入力データＸ(n)の分離処理のとき
に、乗算器４３から第３のセレクタ５２を通して入力さ
れる乗算データを格納する。この乗算データは、ＲＯＭ
４２から供給される乗数が「１」であることから、入力
データＸ(n)そのものとなる。このときの出力レジスタ
の出力、即ち、入力データＸ(n)がモニタ出力となる。
また、第２の出力レジスタ５４は、入力データＸa(n)、
Ｘb(n)の合成処理のときに、累加算器４４から第３のセ
レクタ５２を通して入力される累加算データを格納し、
出力データＹ(n)として出力する。この第２の出力レジ
スタ５４の出力がデコード出力となる。
【００４３】以上のデジタルフィルタは、第１のセレク
タ４７が累加算器４４の累加算データを選択し、第２の
セレクタ５１が入力データＸ(n)を選択したときに分離
フィルタとして働き、入力データＸ(n)に対する出力デ
ータＹa(n)、Ｙb(n)を第１の出力レジスタ５３から出力
し、入力データＸ(n)自体を第２の出力レジスタ５４か
ら出力する。このとき、第２の出力レジスタ５４から出
力される入力データＸ(n)については、録音動作の際、
入力されてくるオーディオデータをそのまま出力させる
ＤＩＴ(Digital Interface Transfer)機能に対応可能で
ある。そして、第１のセレクタ４７が入力データＸa
(n)、Ｘa(n)を選択し、第２のセレクタ５１が加減算器
５０の加減算データを選択したときに合成フィルタとし
て働き、入力データＸa(n)、Ｘa(n)に対する出力データ
Ｙ(n)を第２の出力レジスタ５４から出力する。
タ４７が累加算器４４の累加算データを選択し、第２の
セレクタ５１が入力データＸ(n)を選択したときに分離
フィルタとして働き、入力データＸ(n)に対する出力デ
ータＹa(n)、Ｙb(n)を第１の出力レジスタ５３から出力
し、入力データＸ(n)自体を第２の出力レジスタ５４か
ら出力する。このとき、第２の出力レジスタ５４から出
力される入力データＸ(n)については、録音動作の際、
入力されてくるオーディオデータをそのまま出力させる
ＤＩＴ(Digital Interface Transfer)機能に対応可能で
ある。そして、第１のセレクタ４７が入力データＸa
(n)、Ｘa(n)を選択し、第２のセレクタ５１が加減算器
５０の加減算データを選択したときに合成フィルタとし
て働き、入力データＸa(n)、Ｘa(n)に対する出力データ
Ｙ(n)を第２の出力レジスタ５４から出力する。
【００４４】ところで、ＲＯＭ４２に記憶させる定数を
「１」以外の値に設定すれば、モニタ出力のレベルを変
更することが可能になる。即ち、入力データＸ(n)に乗
算することによって入力データＸ(n)を増幅または減衰
させるような定数を選択できるように構成することで、
モニタ出力のレベルを所望の値に調整できるようなる。
「１」以外の値に設定すれば、モニタ出力のレベルを変
更することが可能になる。即ち、入力データＸ(n)に乗
算することによって入力データＸ(n)を増幅または減衰
させるような定数を選択できるように構成することで、
モニタ出力のレベルを所望の値に調整できるようなる。
【００４５】図２は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした分離フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７は累加
算器４４の累加算データを選択し、第２のセレクタ５１
は入力データＸ(n)を選択し、第３のセレクタ５２は乗
算データを選択している。
タップ数Ｎを「４」とした分離フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７は累加
算器４４の累加算データを選択し、第２のセレクタ５１
は入力データＸ(n)を選択し、第３のセレクタ５２は乗
算データを選択している。
【００４６】タップ数Ｎ＝４として式(9)及び式(10)を
計算すると、式(9)について、
計算すると、式(9)について、
【００４７】
【数１３】
【００４８】となり、式(10)について、
【００４９】
【数１４】
【００５０】となる。入力データＸ(8)は、第２のセレ
クタ５１を通してＲＡＭ４１に書き込まれる。図２で
は、入力データＸ(0)〜Ｘ(7)の書き込みについて図示を
省略してあるが、入力データＸ(0)〜Ｘ(7)は、入力デー
タＸ(8)よりも先に入力されており、それぞれＲＡＭ４
１に記憶されている。
クタ５１を通してＲＡＭ４１に書き込まれる。図２で
は、入力データＸ(0)〜Ｘ(7)の書き込みについて図示を
省略してあるが、入力データＸ(0)〜Ｘ(7)は、入力デー
タＸ(8)よりも先に入力されており、それぞれＲＡＭ４
１に記憶されている。
【００５１】まず、ＲＡＭ４１から入力データＸ(8)が
読み出され、これに対応してＲＯＭ４２から定数「１」
が読み出されると、これらが乗算器４３によって乗算さ
れ、その乗算データ、即ち、入力データＸ(8)がそのま
ま第３のセレクタ５２を通して第２の出力レジスタ５４
に供給される。続いて、ＲＯＭ４２からフィルタ係数ｈ
(0)が読み出されると、乗算器４３によって入力データ
Ｘ(8)とフィルタ係数ｈ(0)とが乗算され、その乗算デー
タが累加算器４４に供給される。このとき、累加算器４
４のデータはクリアされており、入力データＸ(8)とフ
ィルタ係数ｈ(0)との乗算値が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(6)、Ｘ(4)、Ｘ
(2)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(2)、ｈ(4)、ｈ(6)が順に読み出され、それぞ
れ乗算器４３により乗算され、各乗算データが順次累加
算器４４に供給される。累加算器４４では、入力される
乗算データが累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1 Ａ3＝ｈ(4)・Ｘ(4)＋Ａ2 Ａ4＝ｈ(6)・Ｘ(2)＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・Ｘ(8)＋ｈ(2)・Ｘ(6)＋ｈ(4)・Ｘ(4)＋ｈ
(6)・Ｘ(2) なるデータが、第１のセレクタ４７を通して第１のレジ
スタ４８に格納される。
読み出され、これに対応してＲＯＭ４２から定数「１」
が読み出されると、これらが乗算器４３によって乗算さ
れ、その乗算データ、即ち、入力データＸ(8)がそのま
ま第３のセレクタ５２を通して第２の出力レジスタ５４
に供給される。続いて、ＲＯＭ４２からフィルタ係数ｈ
(0)が読み出されると、乗算器４３によって入力データ
Ｘ(8)とフィルタ係数ｈ(0)とが乗算され、その乗算デー
タが累加算器４４に供給される。このとき、累加算器４
４のデータはクリアされており、入力データＸ(8)とフ
ィルタ係数ｈ(0)との乗算値が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(6)、Ｘ(4)、Ｘ
(2)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(2)、ｈ(4)、ｈ(6)が順に読み出され、それぞ
れ乗算器４３により乗算され、各乗算データが順次累加
算器４４に供給される。累加算器４４では、入力される
乗算データが累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1 Ａ3＝ｈ(4)・Ｘ(4)＋Ａ2 Ａ4＝ｈ(6)・Ｘ(2)＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・Ｘ(8)＋ｈ(2)・Ｘ(6)＋ｈ(4)・Ｘ(4)＋ｈ
(6)・Ｘ(2) なるデータが、第１のセレクタ４７を通して第１のレジ
スタ４８に格納される。
【００５２】続いて、ＲＡＭ４１から入力データＸ(7)
が読み出され、これに対応してＲＯＭ４２からフィルタ
係数ｈ(1)が読み出されると、これらが乗算器４３によ
って乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、入力データＸ(7)とフィルタ係数ｈ(1)との
乗算値が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(5)、Ｘ(3)、Ｘ
(1)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞ
れの乗算データが累加算器４４に順次供給される。従っ
て、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1 Ｂ3＝ｈ(5)・Ｘ(3)＋Ｂ2 Ｂ4＝ｈ(7)・Ｘ(1)＋Ｂ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ｂ4＝ｈ(1)・Ｘ(7)＋ｈ(3)・Ｘ(5)＋ｈ(5)・Ｘ(3)＋ｈ
(7)・Ｘ(1) なるデータが、第１のセレクタ４７を通して第２のレジ
スタ４９に格納される。
が読み出され、これに対応してＲＯＭ４２からフィルタ
係数ｈ(1)が読み出されると、これらが乗算器４３によ
って乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、入力データＸ(7)とフィルタ係数ｈ(1)との
乗算値が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(5)、Ｘ(3)、Ｘ
(1)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞ
れの乗算データが累加算器４４に順次供給される。従っ
て、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1 Ｂ3＝ｈ(5)・Ｘ(3)＋Ｂ2 Ｂ4＝ｈ(7)・Ｘ(1)＋Ｂ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ｂ4＝ｈ(1)・Ｘ(7)＋ｈ(3)・Ｘ(5)＋ｈ(5)・Ｘ(3)＋ｈ
(7)・Ｘ(1) なるデータが、第１のセレクタ４７を通して第２のレジ
スタ４９に格納される。
【００５３】そして、第１のレジスタ４８及び第２のレ
ジスタ４９からデータＡ4、Ｂ4がそれぞれ加減算器５０
に入力され、データＡ4とデータＢ4とが加算され、さら
に、データＡ4からデータＢ4が減算される。この加減算
器５０の加算データ、即ち、 Ａ4＋Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋ｈ(3)
・Ｘ(5)＋ｈ(1)・Ｘ(7) は、出力データＹb(4)として第１の出力レジスタ５３に
格納される。また、減算データ、即ち、 Ａ4−Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)−ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−ｈ(3)
・Ｘ(5)−ｈ(1)・Ｘ(7) は、出力データＹa(4)として第１の出力レジスタ５３に
格納される。この結果、式(13)及び式(14)で表される演
算処理が成されたことになる。
ジスタ４９からデータＡ4、Ｂ4がそれぞれ加減算器５０
に入力され、データＡ4とデータＢ4とが加算され、さら
に、データＡ4からデータＢ4が減算される。この加減算
器５０の加算データ、即ち、 Ａ4＋Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋ｈ(3)
・Ｘ(5)＋ｈ(1)・Ｘ(7) は、出力データＹb(4)として第１の出力レジスタ５３に
格納される。また、減算データ、即ち、 Ａ4−Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)−ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−ｈ(3)
・Ｘ(5)−ｈ(1)・Ｘ(7) は、出力データＹa(4)として第１の出力レジスタ５３に
格納される。この結果、式(13)及び式(14)で表される演
算処理が成されたことになる。
【００５４】図３は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした合成フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７が入力
データＸa(n)、Ｘa(n)を選択し、第２のセレクタ５１が
加減算器５０の加減算データを選択し、第３のセレクタ
５２が累加算データを選択している。
タップ数Ｎを「４」とした合成フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７が入力
データＸa(n)、Ｘa(n)を選択し、第２のセレクタ５１が
加減算器５０の加減算データを選択し、第３のセレクタ
５２が累加算データを選択している。
【００５５】タップ数Ｎ＝４として式(11)および式(12)
を計算すると、式(11)について、
を計算すると、式(11)について、
【００５６】
【数１５】
【００５７】となり、式(12)について、
【００５８】
【数１６】
【００５９】となる。時分割で交互に入力される入力デ
ータＸa(4)、Ｘb(4)は、第１のセレクタ４７を通してぞ
れぞれ第１のレジスタ４８及び第２のレジスタ４９に格
納される。そして、第１のレジスタ４８に格納された入
力データＸa(4)から第２のレジスタ４９に格納された入
力データＸb(4)が、加減算器５０によって減算され、そ
の減算データ｛Ｘa(4)−Ｘb(4)｝が第２のセレクタ５１
を通してＲＡＭ４１に書き込まれる。図３では、入力デ
ータＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)の減算処理につい
て図示を省略してあるが、入力データＸa(1)〜Ｘa(3)、
Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等と同様
に、第１のレジスタ４８及び第２のレジスタ４９にそれ
ぞれ格納された後、加減算器５０によってそれぞれ減算
され、減算データ｛Ｘa(1)−Ｘb(1)｝〜｛Ｘa(3)−Ｘb
(3)｝としてＲＡＭ４１に記憶されている。
ータＸa(4)、Ｘb(4)は、第１のセレクタ４７を通してぞ
れぞれ第１のレジスタ４８及び第２のレジスタ４９に格
納される。そして、第１のレジスタ４８に格納された入
力データＸa(4)から第２のレジスタ４９に格納された入
力データＸb(4)が、加減算器５０によって減算され、そ
の減算データ｛Ｘa(4)−Ｘb(4)｝が第２のセレクタ５１
を通してＲＡＭ４１に書き込まれる。図３では、入力デ
ータＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)の減算処理につい
て図示を省略してあるが、入力データＸa(1)〜Ｘa(3)、
Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等と同様
に、第１のレジスタ４８及び第２のレジスタ４９にそれ
ぞれ格納された後、加減算器５０によってそれぞれ減算
され、減算データ｛Ｘa(1)−Ｘb(1)｝〜｛Ｘa(3)−Ｘb
(3)｝としてＲＡＭ４１に記憶されている。
【００６０】まず、ＲＡＭ４１から減算データ｛Ｘa(4)
−Ｘb(4)｝が読み出され、これに対応してＲＯＭ４２か
らフィルタ係数ｈ(0)が読み出されると、乗算器４３で
これらが乗算され、乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、減算データ｛Ｘa(4)−Ｘb(4)｝とフィルタ
係数ｈ(0)との乗算値が、 Ａ1＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から減算データ｛Ｘa(3)−Ｘb
(3)｝、｛Ｘa(2)−Ｘb(2)｝、｛Ｘa(1)−Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(2)、ｈ(4)、ｈ(6)が順に読み出されると、それぞれが
乗算器４３で乗算され、その乗算データが順次累加算器
４４に供給される。累加算器４４では、入力される乗算
データが累加算され、 Ａ2＝ｈ(2)・｛Ｘa(3)−Ｘb(3)｝＋Ａ1 Ａ3＝ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋Ａ2 Ａ4＝ｈ(6)・｛Ｘa(1)−Ｘb(1)｝＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝＋ｈ(2)・｛Ｘa(3)−
Ｘb(3)｝＋ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋ｈ(6)・｛Ｘa
(1)−Ｘb(1)｝ なるデータが、出力データＹ(8)として第２の出力レジ
スタ５４に格納される。
−Ｘb(4)｝が読み出され、これに対応してＲＯＭ４２か
らフィルタ係数ｈ(0)が読み出されると、乗算器４３で
これらが乗算され、乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、減算データ｛Ｘa(4)−Ｘb(4)｝とフィルタ
係数ｈ(0)との乗算値が、 Ａ1＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から減算データ｛Ｘa(3)−Ｘb
(3)｝、｛Ｘa(2)−Ｘb(2)｝、｛Ｘa(1)−Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(2)、ｈ(4)、ｈ(6)が順に読み出されると、それぞれが
乗算器４３で乗算され、その乗算データが順次累加算器
４４に供給される。累加算器４４では、入力される乗算
データが累加算され、 Ａ2＝ｈ(2)・｛Ｘa(3)−Ｘb(3)｝＋Ａ1 Ａ3＝ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋Ａ2 Ａ4＝ｈ(6)・｛Ｘa(1)−Ｘb(1)｝＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝＋ｈ(2)・｛Ｘa(3)−
Ｘb(3)｝＋ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋ｈ(6)・｛Ｘa
(1)−Ｘb(1)｝ なるデータが、出力データＹ(8)として第２の出力レジ
スタ５４に格納される。
【００６１】続いて、第１のレジスタ４８に格納された
入力データＸa(4)と第２のレジスタ４９に格納された入
力データＸb(4)とが加減算器５０で加算され、その加算
データ｛Ｘa(4)＋Ｘb(4)｝が、第２のセレクタ５１を通
してＲＡＭ４１に書き込まれる。図３では、入力データ
Ｘa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)に関する加算処理につ
いて図示を省略してあるが、入力データＸa(1)〜Ｘa
(3)、Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等
と同様に、第１のレジスタ４８及び第２のレジスタ４９
にそれぞれ格納された後、加減算器５０により加算さ
れ、加算データ｛Ｘa(1)＋Ｘb(1)｝〜｛Ｘa(3)＋Ｘb
(3)｝としてＲＡＭ４１に記憶されている。
入力データＸa(4)と第２のレジスタ４９に格納された入
力データＸb(4)とが加減算器５０で加算され、その加算
データ｛Ｘa(4)＋Ｘb(4)｝が、第２のセレクタ５１を通
してＲＡＭ４１に書き込まれる。図３では、入力データ
Ｘa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)に関する加算処理につ
いて図示を省略してあるが、入力データＸa(1)〜Ｘa
(3)、Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等
と同様に、第１のレジスタ４８及び第２のレジスタ４９
にそれぞれ格納された後、加減算器５０により加算さ
れ、加算データ｛Ｘa(1)＋Ｘb(1)｝〜｛Ｘa(3)＋Ｘb
(3)｝としてＲＡＭ４１に記憶されている。
【００６２】ＲＡＭ４１から加算データ｛Ｘa(4)＋Ｘb
(4)｝が読み出され、これに対応してＲＯＭ４２からフ
ィルタ係数ｈ(1)が読み出されると、乗算器４３でこれ
らが乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のデータはクリアされて
おり、加算データ｛Ｘa(4)＋Ｘb(4)｝とフィルタ係数ｈ
(1)との乗算データが、 Ｂ1＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から加算データ｛Ｘa(3)＋Ｘb
(3)｝、｛Ｘa(2)＋Ｘb(2)｝、｛Ｘa(1)＋Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞれの乗算
データが順次累加算器４４に供給される。従って、 Ｂ2＝ｈ(3)・｛Ｘa(3)＋Ｘb(3)｝＋Ｂ1 Ｂ3＝ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋Ｂ2 Ｂ4＝ｈ(7)・｛Ｘa(1)＋Ｘb(1)｝＋Ｂ3 なるデータが第１のレジスタ３６に順次格納される。最
終的に格納された、 Ｂ4＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝＋ｈ(3)・｛Ｘa(3)＋
Ｘb(3)｝＋ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋ｈ(7)・｛Ｘa
(1)＋Ｘb(1)｝ なるデータが出力データＹ(9)として第２の出力レジス
タ５４に格納される。この結果、式(15)及び式(16)で表
される演算処理が成されたことになる。
(4)｝が読み出され、これに対応してＲＯＭ４２からフ
ィルタ係数ｈ(1)が読み出されると、乗算器４３でこれ
らが乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のデータはクリアされて
おり、加算データ｛Ｘa(4)＋Ｘb(4)｝とフィルタ係数ｈ
(1)との乗算データが、 Ｂ1＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から加算データ｛Ｘa(3)＋Ｘb
(3)｝、｛Ｘa(2)＋Ｘb(2)｝、｛Ｘa(1)＋Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞれの乗算
データが順次累加算器４４に供給される。従って、 Ｂ2＝ｈ(3)・｛Ｘa(3)＋Ｘb(3)｝＋Ｂ1 Ｂ3＝ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋Ｂ2 Ｂ4＝ｈ(7)・｛Ｘa(1)＋Ｘb(1)｝＋Ｂ3 なるデータが第１のレジスタ３６に順次格納される。最
終的に格納された、 Ｂ4＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝＋ｈ(3)・｛Ｘa(3)＋
Ｘb(3)｝＋ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋ｈ(7)・｛Ｘa
(1)＋Ｘb(1)｝ なるデータが出力データＹ(9)として第２の出力レジス
タ５４に格納される。この結果、式(15)及び式(16)で表
される演算処理が成されたことになる。
【００６３】図４は、本発明のデジタルフィルタに関す
る第２の実施形態を示すブロック図である。この実施形
態においては、第３のセレクタ５２'をＲＡＭ４１及び
累加算器４４に接続し、ＲＡＭ４１から読み出されるデ
ータまたは累加算器４４の累加算データの何れかを選択
して出力するようにしている。即ち、入力データＸ(n)
の分離処理の際、ＲＡＭ４１から読み出される入力デー
タＸ(n)が、乗算器４３を通さずに直接第２の出力レジ
スタ５４に取り込まれるように構成している。この第３
のセレクタ５２'の選択動作は、図１に示す第３のセレ
クタ５２と同一である。尚、第３のセレクタ５２'以外
の構成及び動作については、図１と同一であり、説明は
省略する。
る第２の実施形態を示すブロック図である。この実施形
態においては、第３のセレクタ５２'をＲＡＭ４１及び
累加算器４４に接続し、ＲＡＭ４１から読み出されるデ
ータまたは累加算器４４の累加算データの何れかを選択
して出力するようにしている。即ち、入力データＸ(n)
の分離処理の際、ＲＡＭ４１から読み出される入力デー
タＸ(n)が、乗算器４３を通さずに直接第２の出力レジ
スタ５４に取り込まれるように構成している。この第３
のセレクタ５２'の選択動作は、図１に示す第３のセレ
クタ５２と同一である。尚、第３のセレクタ５２'以外
の構成及び動作については、図１と同一であり、説明は
省略する。
【００６４】このような構成によれば、ＲＡＭ４１から
読み出される入力データＸ(n)をそのまま第２の出力レ
ジスタ５４に取り込むようにしているため、入力データ
Ｘ(n)のレベル調整はできないが、乗算器４３の乗算動
作を１回少なくすることができる。以上の実施形態にお
いては、デジタルフィルタのタップ数が４の場合を例示
しているが、回路構成の変更を伴うことなくタップ数を
５以上にすることは容易である。
読み出される入力データＸ(n)をそのまま第２の出力レ
ジスタ５４に取り込むようにしているため、入力データ
Ｘ(n)のレベル調整はできないが、乗算器４３の乗算動
作を１回少なくすることができる。以上の実施形態にお
いては、デジタルフィルタのタップ数が４の場合を例示
しているが、回路構成の変更を伴うことなくタップ数を
５以上にすることは容易である。
【００６５】
【発明の効果】本発明によれば、回路規模の縮小に有利
なストアードプログラム方式のＱＭＦにおいて、乗算
器、累加算器及び加減算器をそれぞれ共通にして分離フ
ィルタと合成フィルタとを構成することができる。そし
て、分離フィルタにおいて、入力されるデータをそのま
ま外部へ出力することができるようになる。従って、回
路規模の縮小が図れると共に、出力データの利用範囲を
広げることができる。
なストアードプログラム方式のＱＭＦにおいて、乗算
器、累加算器及び加減算器をそれぞれ共通にして分離フ
ィルタと合成フィルタとを構成することができる。そし
て、分離フィルタにおいて、入力されるデータをそのま
ま外部へ出力することができるようになる。従って、回
路規模の縮小が図れると共に、出力データの利用範囲を
広げることができる。
【図１】本発明のデジタルフィルタの第１の実施形態を
示すブロック図である。
示すブロック図である。
【図２】本発明のデジタルフィルタの分離動作を説明す
るタイミング図である。
るタイミング図である。
【図３】本発明のデジタルフィルタの合成動作を説明す
るタイミング図である。
るタイミング図である。
【図４】本発明のデジタルフィルタの第２の実施形態を
示すブロック図である。
示すブロック図である。
【図５】ＦＩＲ型デジタルフィルタの構成を示す回路図
である。
である。
【図６】ストアードプログラム方式のデジタルフィルタ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】ＱＭＦを用いた分離フィルタの構成図である。
【図８】ＱＭＦを用いた合成フィルタの構成図である。
１、２１、３４ 遅延素子 ２、２２、２３、３５、３６ 乗算器 ３、２４、２５、３７、３８ 総和加算器 １１、４１ ＲＡＭ １２、４２ ＲＯＭ １３、４３ 乗算器 １４、４４ 累加算器 １５、４５ 加算器 １６、４６、４８、４９ レジスタ １７、５３、５４ 出力レジスタ ２６、３１ 減算器 ２７、３２ 加算器 ４７、５１、５２、５２' セレクタ ５０ 加減算器
Claims (4)
- 【請求項１】 時系列データを記憶するＲＡＭと、上記
ＲＡＭから読み出した時系列データに定数または所定の
フィルタ係数を乗算する乗算器と、上記時系列データに
上記フィルタ係数を乗算した上記乗算器の演算結果を順
次累加算する累加算器と、上記累加算器の演算結果また
は第１及び第２のの入力時系列データの何れか一方を選
択する第１のセレクタと、上記セレクタの選択データを
交互に取り込む第１及び第２のレジスタと、上記第１及
び第２のレジスタから取り出される２つのデータを加算
または減算する加減算器と、上記加減算器の演算結果ま
たは第３の入力時系列データの何れか一方を選択して上
記ＲＡＭに供給する第２のセレクタと、上記時系列デー
タに上記定数を乗算した上記乗算器の演算結果または上
記累加算器の演算結果の何れか一方を選択する第３のレ
ジスタと、を備え、第１の動作で、上記累加算器の演算
結果を上記第１及び第２の入力時系列データの合成デー
タとなる第１の出力時系列データとして出力し、第２の
動作で、上記加減算器の演算結果を上記第３の入力時系
列データの分離データとなる第２及び第３の出力時系列
データとして出力すると共に、上記乗算器の演算結果を
上記第３の入力時系列データのモニタデータとして出力
することを特徴とするデジタルフィルタ。 - 【請求項２】 複数のフィルタ係数を記憶し、上記乗算
器の演算のタイミング毎に１つのフィルタ係数を読み出
して上記乗算器に供給するＲＯＭをさらに備えたことを
特徴とする請求項１に記載のデジタルフィルタ。 - 【請求項３】 上記ＲＯＭは、定数を記憶し、上記第３
の入力時系列データが上記ＲＡＭから読み出される特定
のタイミングで上記定数を読み出して上記乗算器に供給
することを特徴とする請求項２に記載のデジタルフィル
タ。 - 【請求項４】 上記加減算器の演算結果を第２または第
３の出力時系列データをとして保持する第１の出力レジ
スタと、第１の動作で上記累加算器の演算結果を第１の
出力時系列データとして保持し、第２の動作で上記乗算
器の演算結果をモニタデータとして保持する第１の出力
レジスタと、をさらに備えたことを特徴とする請求項１
に記載のデジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01940598A JP3291461B2 (ja) | 1998-01-30 | 1998-01-30 | デジタルフィルタ |
| US09/237,837 US6279021B1 (en) | 1998-01-30 | 1999-01-26 | Digital filters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01940598A JP3291461B2 (ja) | 1998-01-30 | 1998-01-30 | デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220359A true JPH11220359A (ja) | 1999-08-10 |
| JP3291461B2 JP3291461B2 (ja) | 2002-06-10 |
Family
ID=11998360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01940598A Expired - Fee Related JP3291461B2 (ja) | 1998-01-30 | 1998-01-30 | デジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6279021B1 (ja) |
| JP (1) | JP3291461B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063764A1 (en) * | 2001-02-05 | 2002-08-15 | Conexant Systems, Inc. | Systems and methods for a partial sum digital fir filter |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556044B2 (en) | 2001-09-18 | 2003-04-29 | Altera Corporation | Programmable logic device including multipliers and configurations thereof to reduce resource utilization |
| TW417082B (en) * | 1997-10-31 | 2001-01-01 | Yamaha Corp | Digital filtering processing method, device and Audio/Video positioning device |
| JP3414336B2 (ja) * | 1999-11-04 | 2003-06-09 | 日本電気株式会社 | Ｆｉｒフィルタ、ランプアップ・ランプダウン回路 |
| JP2001136222A (ja) * | 1999-11-05 | 2001-05-18 | Sony Corp | キャリア再生回路、受信装置、ループフィルタ回路および発振回路 |
| US6542914B1 (en) | 2000-09-01 | 2003-04-01 | Lecroy Corporation | Method and apparatus for increasing bandwidth in sampled systems |
| US6701335B2 (en) | 2002-02-27 | 2004-03-02 | Lecroy Corporation | Digital frequency response compensator and arbitrary response generator system |
| US7599913B2 (en) * | 2003-03-04 | 2009-10-06 | Avaya, Inc. | Time series monitoring system |
| AU2004230519A1 (en) * | 2003-04-11 | 2004-10-28 | Sgx Pharmaceuticals, Inc. | Compound libraries and methods for drug discovery |
| US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
| US8266199B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
| US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
| US8266198B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
| US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
| US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
| CN101162895B (zh) * | 2006-10-11 | 2010-06-16 | 中兴通讯股份有限公司 | 一种高速fir滤波器实现装置 |
| US7930336B2 (en) | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
| US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
| US7814137B1 (en) | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
| US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
| US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
| US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
| US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8244789B1 (en) | 2008-03-14 | 2012-08-14 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
| US8626815B1 (en) | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
| US8255448B1 (en) | 2008-10-02 | 2012-08-28 | Altera Corporation | Implementing division in a programmable integrated circuit device |
| US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
| US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
| US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
| US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
| US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
| US8805916B2 (en) | 2009-03-03 | 2014-08-12 | Altera Corporation | Digital signal processing circuitry with redundancy and bidirectional data paths |
| US8549055B2 (en) | 2009-03-03 | 2013-10-01 | Altera Corporation | Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry |
| US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
| US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
| US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
| US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
| US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
| US8601044B2 (en) | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
| US8458243B1 (en) | 2010-03-03 | 2013-06-04 | Altera Corporation | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering |
| US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
| US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8539014B2 (en) | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
| US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
| US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
| US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
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| JP3197648B2 (ja) | 1993-01-20 | 2001-08-13 | 三洋電機株式会社 | ディジタルフィルタ |
| JP3693367B2 (ja) * | 1994-07-28 | 2005-09-07 | 富士通株式会社 | 積和演算器 |
-
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-
1999
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063764A1 (en) * | 2001-02-05 | 2002-08-15 | Conexant Systems, Inc. | Systems and methods for a partial sum digital fir filter |
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