JP3296772B2 - デジタルフィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルオーディ
オ機器等に用いられるデジタルデータの分離及び合成を
行うデジタルフィルタに関する。

【０００２】

【従来の技術】ＦＩＲ型(Finite Impulse Responce)の
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。

【０００３】

【数１】

【０００４】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、

【０００５】

【数２】

【０００６】が得られ、この式(2)より、

【０００７】

【数３】

【０００８】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、

【０００９】

【数４】

【００１０】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。

【００１１】複数の遅延素子１は、例えばシフトレジス
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。

【００１２】総和加算器３は、各乗算器２の出力、即
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。

【００１３】図６は、ストアードプログラム方式のデジ
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。

【００１４】累加算器１４は、加算器１５及びレジスタ
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。

【００１５】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、

【００１６】

【数５】

【００１７】により与えられる第２のフィルタ係数ｈ2
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、

【００１８】

【数６】

【００１９】である。ここで、周波数応答性を考える
と、

【００２０】

【数７】

【００２１】であることから、式(6)は、

【００２２】

【数８】

【００２３】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,N
o.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。

【００２４】上述のＱＭＦにより、周波数成分の帯域分
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。

【００２５】

【数９】

【００２６】

【数１０】

【００２７】図７は、式(9)及び式(10)に従う帯域分離
処理が行われる分離フィルタの構成を示すブロック図で
ある。複数の遅延素子２１は、直列に接続され、入力デ
ータＸ(n)をそれぞれ一定期間Ｔだけ遅延する。複数の
第１の乗算器２２は、入力データＸ(n)の入力側及び偶
数段の遅延素子２１の出力側に接続され、入力データＸ
(n)及び各遅延素子２１の出力にそれぞれフィルタ係数
ｈ(2k)を乗算する。また、複数の第２の乗算器２４は、
奇数段の遅延素子２１の出力側に接続され、各遅延素子
２１の出力にそれぞれフィルタ係数ｈ(2k+1)を乗算す
る。これにより、入力データＸ(n)に対するインパルス
応答の畳み込み処理が行われる。

【００２８】第１の総和加算器２４は、第１の乗算器２
２の各出力を全て加算し、中間データＡnを出力する。
一方、第２の総和加算器２５は、第２の乗算器２３の各
出力を全て加算し、中間データＢnを出力する。減算器
２６は、第１の総和加算器２４から入力される中間デー
タＡnから、第２の総和加算器２５から入力される中間
データＢnを減算し、第１の出力データＹa(n)として出
力する。また、加算器２７は、第１の総和加算器２４か
ら入力される中間データＡnと、第２の総和加算器２５
から入力される中間データＢnとを加算し、第２の出力
データＹb(n)として出力する。このようにして式(9)及
び式(10)に従う演算処理が達成される。

【００２９】一方、上述のＱＭＦにより、周波数成分の
帯域合成が行われる合成フィルタにおいては、式(11)及
び式(12)に示すように、第１の入力データＸa(n)及び第
２の入力データＸb(n)の加算値または減算値に対するイ
ンパルス応答の畳み込み処理により、入力データＸa
(n)、Ｘb(n)の合成データである出力データＹ(n)を得る
ように構成される。

【００３０】

【数１１】

【００３１】

【数１２】

【００３２】図８は、式(11)及び式(12)に従う帯域合成
処理が行われる合成フィルタの構成を示すブロック図で
ある。減算器３１は、第１の入力データＸa(n)から第２
の入力データＸb(n)を減算し、加算器３２は、第１の入
力データＸa(n)と第２の入力データＸb(n)とを加算す
る。切り換えスイッチ３３は、減算器３１の出力と加算
器３２の出力とを交互に切り換えて出力する。

【００３３】複数の遅延素子３４は、直列に接続され、
減算器３１の出力または加算器３２の出力それぞれ一定
期間（Ｔ）だけ遅延する。複数の第１の乗算器３５は、
スイッチ３３の出力及び偶数段の遅延素子３４の出力側
に接続され、スイッチ３３の出力及び各遅延素子３４の
出力にフィルタ係数ｈ(2k)を乗算する。また、複数の第
２の乗算器３６は、奇数段の遅延素子３４の出力側に接
続され、各遅延素子３４の出力にフィルタ係数ｈ(2k+1)
を乗算する。これにより、第１の入力データＸa(n)及び
第２の入力データＸb(n)の減算値および加算値に対する
インパルス応答の畳み込み処理が行われる。

【００３４】第１の総和加算器３７は、第１の乗算器３
５の出力を全て加算し、中間データＡnを出力する。一
方、第２の総和加算器３８は、第２の乗算器２６の出力
を全て加算し、中間データＢnを出力する。そして、切
り換えスイッチ３９は、切り換えスイッチ３３と同期し
て、中間データＡnと中間データＢnとを交互に切り換
え、出力データＹ(n)として出力する。このようにして
式(11)及び式(12)に従う演算処理が達成される。

【００３５】以上のような分離フィルタ及び合成フィル
タを上述のストアードプログラム方式により構成するこ
とは、本出願人により提案された特開平６−２１６７１
５号公報及び特開平７−１３１２９５号公報に開示され
ている。

【００３６】

【発明が解決しようとする課題】ＭＤ(Mini Disc)プレ
ーヤ等のデジタルオーディオ機器においては、録音動作
の際、各種の周波数成分が混在するオーディオデータを
特定の周波数帯域毎に分離するための分離処理が行われ
る。また、再生動作の際、特定の周波数帯域毎に分離さ
れている複数の読み出しデータを元のオーディオデータ
にもどすための合成処理が行われる。即ち、録音動作で
は、図７に示すような分離フィルタを用いてオーディオ
データを特定の周波数成分に分離し、各分離データを圧
縮処理した後に記録媒体に記録するように構成される。
そして、再生動作では、図８に示すような合成フィルタ
を用い、記録媒体から読み出して伸長処理を施した複数
の読み出しデータを合成して出力するように構成され
る。

【００３７】録音及び再生が可能な機器においては、分
離フィルタと合成フィルタとを設ける必要があり、回路
規模が大きくなるという問題を有している。上述したス
トアードプログラム方式のＱＭＦを用いたとしても、乗
算器及び累加算器が２組必要になり、回路規模の縮小は
困難である。そこで本発明は、分離処理と合成処理とが
可能なデジタルフィルタを提供することを目的とする。

【００３８】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、時系列データを記憶するＲＡＭと、上記ＲＡＭから
読み出した時系列データに所定のフィルタ係数を乗算す
る乗算器と、上記乗算器の演算結果を順次累加算する累
加算器と、上記累加算器の演算結果または第１及び第２
の入力時系列データの何れか一方を選択する第１のセレ
クタと、上記セレクタの選択データを交互に取り込む第
１及び第２のレジスタと、上記第１及び第２のレジスタ
から取り出される２つのデータを加算または減算する加
減算器と、上記加減算器の演算結果または第３の入力時
系列データの何れか一方を選択して上記ＲＡＭに供給す
る第２のセレクタと、を備え、上記累加算器の演算結果
を上記第１及び第２の入力時系列データの合成データと
なる第１の出力時系列データとして出力すると共に、上
記加減算器の演算結果を上記第３の入力時系列データの
分離データとなる第２及び第３の出力時系列データとし
て出力することにある。

【００３９】本発明によれば、第１のセレクタで累加算
器の演算結果を選択すると共に、第２のセレクタで入力
時系列データを選択することにより、入力時系列データ
に対して乗算処理及び累加算処理が行われた後、その演
算結果に対して加減算処理が行われるようになる。ま
た、第１のセレクタで入力時系列データを選択し、第２
のセレクタで加減算器の演算結果を選択することによ
り、複数の入力時系列データに対して加減算処理が行わ
れた後、その演算結果に対して乗算処理及び累加算処理
が行われるようになる。乗算処理及び累加算処理の後に
加減算処理を行うことで分離フィルタが実現され、加減
算処理の後に乗算処理及び累加算処理を行うことで合成
フィルタが実現される。

【００４０】

【発明の実施の形態】図１は、本発明のデジタルフィル
タに関する第１の実施形態を示すブロック図である。Ｒ
ＡＭ４１は、後述する第２のセレクタ５４に接続され、
第２のセレクタ５４から入力される時系列のデータを所
定の期間記憶し、演算処理の各ステップ毎に順次読み出
して出力する。ＲＯＭ４２は、予め複数のフィルタ係数
ｈ(k)を記憶し、１ステップごとに増加するｋの値に対
応して所定のフィルタ係数ｈ(k)を読み出して繰り返し
出力する。このｋは、上述の式(9)〜式(12)に示したｋ
に一致するものである。乗算器４３は、ＲＡＭ４１及び
ＲＯＭ４２に接続され、ＲＡＭ４１から読み出されたデ
ータにＲＯＭ４２から読み出されたフィルタ係数ｈ(k)
を乗算する。加算器４５及びレジスタ４６よりなる累加
算器４４は、乗算器４３に接続され、乗算器４３の乗算
結果をタップ数に従って累加算する。即ち、レジスタ４
６から読み出したデータと乗算器４３から入力される乗
算データとを加算器４５で加算し、その加算データを再
びレジスタ４６に格納することにより、乗算器４３の乗
算結果を累加算する。

【００４１】第１のセレクタ４７は、累加算器４４及び
デコード入力に接続され、累加算器４４から入力される
累加算データまたは時系列の入力データＸa(n)、Ｘb(n)
の一方を選択して出力する。ここで、デコード入力から
は、２種類の入力データＸa(n)、Ｘb(n)が時分割で１デ
ータずつ交互に入力される。第１のレジスタ４８及び第
２のレジスタ４９は、第１のセレクタ４７に接続され、
第１のセレクタ４７から連続して入力される累加算デー
タあるいは入力データＸa(n)、Ｘb(n)を交互に取り込ん
で格納し、それぞれ所定のタイミングで出力する。例え
ば、第１のセレクタ４７から奇数番目に出力されるデー
タＡ(n)を第１のレジスタ４８に格納し、偶数番目に出
力されるデータＢ(n)を第２のレジスタ４９に格納する
ように構成される。加減算器５０は、第１のレジスタ４
８及び第２のレジスタ４９に接続され、各レジスタ４
８、４９から読み出されるデータＡ(n)、Ｂ(n)を減算あ
るいは加算する。第２のセレクタ５４は、加減算器５０
及びエンコード入力に接続され、加減算器５０から入力
される加減算データまたは時系列の入力データＸ(n)の
一方を選択して出力する。

【００４２】第１の出力レジスタ５１は、加減算器５０
に接続され、各演算処理毎に加減算器５０から入力され
る加減算データを格納し、出力データＹa(n)、Ｙb(n)と
して出力する。例えば、減算演算及び加算演算を交互に
繰り返す加減算器５０に対応し、減算データを出力デー
タＹa(n)として出力し、加算データを出力データＹb(n)
として出力する。この第１の出力レジスタ５１の出力が
エンコード出力となる。第２の出力レジスタ５２は、累
加算器４４に接続され、所定の演算処理を完了して累加
算器４４から入力される累加算データを格納し、出力デ
ータＹ(n)として出力する。この第２の出力レジスタ５
２の出力がデコード出力となる。

【００４３】以上のデジタルフィルタは、第１のセレク
タ４７が累加算器４４の累加算データを選択し、第２の
セレクタ５４が入力データＸ(n)を選択したときに分離
フィルタとして働き、入力データＸ(n)に対する出力デ
ータＹa(n)、Ｙb(n)を第１の出力レジスタ５１から出力
する。そして、第１のセレクタ４７が入力データＸa
(n)、Ｘa(n)を選択し、第２のセレクタ５４が加減算器
５０の加減算データを選択したときに合成フィルタとし
て働き、入力データＸa(n)、Ｘa(n)に対する出力データ
Ｙ(n)を第２の出力レジスタ５２から出力する。

【００４４】図２は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした分離フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７は累加
算器４４の累加算データを選択し、第２のセレクタ５４
は入力データＸ(n)を選択している。タップ数Ｎ＝４と
して式(9)及び式(10)を計算すると、式(9)について、

【００４５】

【数１３】

【００４６】となり、式(10)について、

【００４７】

【数１４】

【００４８】となる。入力データＸ(8)は、第２のセレ
クタ５４を通してＲＡＭ４１に書き込まれる。図２で
は、入力データＸ(0)〜Ｘ(7)の書き込みについて図示を
省略してあるが、入力データＸ(0)〜Ｘ(7)は、入力デー
タＸ(8)よりも先に入力されており、それぞれＲＡＭ４
１に記憶されている。

【００４９】まず、ＲＡＭ４１から入力データＸ(8)が
読み出され、これに対応してＲＯＭ４２からフィルタ係
数ｈ(0)が読み出されると、これらが乗算器４３によっ
て乗算され、その乗算データが累加算器４４に供給され
る。このとき、累加算器４４のデータはクリアされてお
り、入力データＸ(8)とフィルタ係数ｈ(0)との乗算値
が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(6)、Ｘ(4)、Ｘ
(2)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(2)、ｈ(4)、ｈ(6)が順に読み出され、それぞ
れ乗算器４３により乗算され、各乗算データが順次累加
算器４４に供給される。累加算器４４では、入力される
乗算データが累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1 Ａ3＝ｈ(4)・Ｘ(4)＋Ａ2 Ａ4＝ｈ(6)・Ｘ(2)＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・Ｘ(8)＋ｈ(2)・Ｘ(6)＋ｈ(4)・Ｘ(4)＋ｈ
(6)・Ｘ(2) なるデータが、第１のセレクタ４７を通して第１のレジ
スタ４８に格納される。

【００５０】続いて、ＲＡＭ４１から入力データＸ(7)
が読み出され、これに対応してＲＯＭ４２からフィルタ
係数ｈ(1)が読み出されると、これらが乗算器４３によ
って乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、入力データＸ(7)とフィルタ係数ｈ(1)との
乗算値が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から入力データＸ(5)、Ｘ(3)、Ｘ
(1)が順に読み出されると共に、ＲＯＭ４２からフィル
タ係数ｈ(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞ
れの乗算データが累加算器４４に順次供給される。従っ
て、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1 Ｂ3＝ｈ(5)・Ｘ(3)＋Ｂ2 Ｂ4＝ｈ(7)・Ｘ(1)＋Ｂ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ｂ4＝ｈ(1)・Ｘ(7)＋ｈ(3)・Ｘ(5)＋ｈ(5)・Ｘ(3)＋ｈ
(7)・Ｘ(1) なるデータが、第１のセレクタ４７を通して第２のレジ
スタ４９に格納される。

【００５１】そして、第１のレジスタ４８及び第２のレ
ジスタ４９からデータＡ4、Ｂ4がそれぞれ加減算器５０
に入力され、データＡ4とデータＢ4とが加算され、さら
に、データＡ4からデータＢ4が減算される。この加減算
器５０の加算データ、即ち、 Ａ4＋Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋ｈ(3)
・Ｘ(5)＋ｈ(1)・Ｘ(7) は、出力データＹb(4)として第１の出力レジスタ５１に
格納される。また、減算データ、即ち、 Ａ4−Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)
＋ｈ(0)・Ｘ(8)−ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−ｈ(3)
・Ｘ(5)−ｈ(1)・Ｘ(7) は、出力データＹa(4)として第１の出力レジスタ５１に
格納される。この結果、式(13)及び式(14)で表される演
算処理が成されたことになる。

【００５２】図３は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした合成フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。この動作の際、第１のセレクタ４７が入力
データＸa(n)、Ｘa(n)を選択し、第２のセレクタ５４が
加減算器５０の加減算データを選択している。タップ数
Ｎ＝４として式(11)および式(12)を計算すると、式(11)
について、

【００５３】

【数１５】

【００５４】となり、式(12)について、

【００５５】

【数１６】

【００５６】となる。時分割で交互に入力される入力デ
ータＸa(4)、Ｘb(4)は、第１のセレクタ４７を通してぞ
れぞれ第１のレジスタ４８及び第２のレジスタ４９に格
納される。そして、第１のレジスタ４８に格納された入
力データＸa(4)から第２のレジスタ４９に格納された入
力データＸb(4)が、加減算器５０によって減算され、そ
の減算データ｛Ｘa(4)−Ｘb(4)｝が第２のセレクタ５４
を通してＲＡＭ４１に書き込まれる。図３では、入力デ
ータＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)の減算処理につい
て図示を省略してあるが、入力データＸa(1)〜Ｘa(3)、
Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等と同様
に、第１のレジスタ４８及び第２のレジスタ４９にそれ
ぞれ格納された後、加減算器５０によってそれぞれ減算
され、減算データ｛Ｘa(1)−Ｘb(1)｝〜｛Ｘa(3)−Ｘb
(3)｝としてＲＡＭ４１に記憶されている。

【００５７】まず、ＲＡＭ４１から減算データ｛Ｘa(4)
−Ｘb(4)｝が読み出され、これに対応してＲＯＭ４２か
らフィルタ係数ｈ(0)が読み出されると、乗算器４３で
これらが乗算され、乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のレジスタ４６はクリア
されており、減算データ｛Ｘa(4)−Ｘb(4)｝とフィルタ
係数ｈ(0)との乗算値が、 Ａ1＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から減算データ｛Ｘa(3)−Ｘb
(3)｝、｛Ｘa(2)−Ｘb(2)｝、｛Ｘa(1)−Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(2)、ｈ(4)、ｈ(6)が順に読み出されると、それぞれが
乗算器４３で乗算され、その乗算データが順次累加算器
４４に供給される。累加算器４４では、入力される乗算
データが累加算され、 Ａ2＝ｈ(2)・｛Ｘa(3)−Ｘb(3)｝＋Ａ1 Ａ3＝ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋Ａ2 Ａ4＝ｈ(6)・｛Ｘa(1)−Ｘb(1)｝＋Ａ3 なるデータがレジスタ４６に順次格納される。そして、
最終的に格納された、 Ａ4＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝＋ｈ(2)・｛Ｘa(3)−
Ｘb(3)｝＋ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋ｈ(6)・｛Ｘa
(1)−Ｘb(1)｝ なるデータが、出力データＹ(8)として第２の出力レジ
スタ５２に格納される。

【００５８】続いて、第１のレジスタ４８に格納された
入力データＸa(4)と第２のレジスタ４９に格納された入
力データＸb(4)とが加減算器５０で加算され、その加算
データ｛Ｘa(4)＋Ｘb(4)｝が、第２のセレクタ５４を通
してＲＡＭ４１に書き込まれる。図３では、入力データ
Ｘa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)に関する加算処理につ
いて図示を省略してあるが、入力データＸa(1)〜Ｘa
(3)、Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等
と同様に、第１のレジスタ４８及び第２のレジスタ４９
にそれぞれ格納された後、加減算器５０により加算さ
れ、加算データ｛Ｘa(1)＋Ｘb(1)｝〜｛Ｘa(3)＋Ｘb
(3)｝としてＲＡＭ４１に記憶されている。

【００５９】ＲＡＭ４１から加算データ｛Ｘa(4)＋Ｘb
(4)｝が読み出され、これに対応してＲＯＭ４２からフ
ィルタ係数ｈ(1)が読み出されると、乗算器４３でこれ
らが乗算され、その乗算データが累加算器４４に供給さ
れる。このとき、累加算器４４のデータはクリアされて
おり、加算データ｛Ｘa(4)＋Ｘb(4)｝とフィルタ係数ｈ
(1)との乗算データが、 Ｂ1＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝ なるデータとしてそのままレジスタ４６に格納される。
続いて、ＲＡＭ４１から加算データ｛Ｘa(3)＋Ｘb
(3)｝、｛Ｘa(2)＋Ｘb(2)｝、｛Ｘa(1)＋Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ４２からフィルタ係数ｈ
(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞれの乗算
データが順次累加算器４４に供給される。従って、 Ｂ2＝ｈ(3)・｛Ｘa(3)＋Ｘb(3)｝＋Ｂ1 Ｂ3＝ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋Ｂ2 Ｂ4＝ｈ(7)・｛Ｘa(1)＋Ｘb(1)｝＋Ｂ3 なるデータが第１のレジスタ３６に順次格納される。最
終的に格納された、 Ｂ4＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝＋ｈ(3)・｛Ｘa(3)＋
Ｘb(3)｝＋ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋ｈ(7)・｛Ｘa
(1)＋Ｘb(1)｝ なるデータが出力データＹ(9)として第２の出力レジス
タ５２に格納される。この結果、式(15)及び式(16)で表
される演算処理が成されたことになる。

【００６０】図４は、本発明のデジタルフィルタに関す
る第２の実施形態を示すブロック図である。この実施形
態においては、デジタルフィルタを合成フィルタとして
動作させる際、入力データＸa(n)、Ｘb(n)を並列に入力
できるようにした場合を示している。即ち、図１のデジ
タルフィルタにおいて、第１のセレクタ４７に代えて、
一対のセレクタ４７ａ、４７ｂを並列に配置するように
している。そして、一方のセレクタ４７ａが累加算器４
４から入力される累加算データまたは入力データＸa(n)
の何れかを選択して第１のレジスタ４８へ供給し、他方
のセレクタ４７ｂが累加算器４４から入力される累加算
データまたは入力データＸb(n)の何れかを選択して第２
のレジスタ４９へ供給するように構成される。この一対
のセレクタ４７ａ、４７ｂ以外の構成及び動作について
は、図１と同一であり、説明は省略する。

【００６１】このような構成によれば、２種類の入力デ
ータＸa(n)、Ｘb(n)が並列に入力される場合でも、第１
レジスタ４８及び第２のレジスタ４９に入力データＸa
(n)、Ｘb(n)をそれぞれ独立に取り込むことが可能にな
る。

【００６２】

【発明の効果】本発明によれば、回路規模の縮小に有利
なストアードプログラム方式のＱＭＦにおいて、乗算
器、累加算器及び加減算器をそれぞれ共通にして分離フ
ィルタと合成フィルタとを構成することができる。従っ
て、回路規模のさらなる縮小が図れる。

【図面の簡単な説明】

【図１】本発明のデジタルフィルタの第１の実施形態を
示すブロック図である。

【図２】本発明のデジタルフィルタの分離動作を説明す
るタイミング図である。

【図３】本発明のデジタルフィルタの合成動作を説明す
るタイミング図である。

【図４】本発明のデジタルフィルタの第２の実施形態を
示すブロック図である。

【図５】ＦＩＲ型デジタルフィルタの構成を示す回路図
である。

【図６】ストアードプログラム方式のデジタルフィルタ
の構成を示すブロック図である。

【図７】ＱＭＦを用いた分離フィルタの構成図である。

【図８】ＱＭＦを用いた合成フィルタの構成図である。

【符号の説明】

１、２１、３４ 遅延素子 ２、２２、２３、３５、３６ 乗算器 ３、２４、２５、３７、３８ 総和加算器 １１、４１ ＲＡＭ １２、４２ ＲＯＭ １３、４３ 乗算器 １４、４４ 累加算器 １５、４５ 加算器 １６、４６、４８、４９ レジスタ １７、５１、５２ 出力レジスタ ２６、３１ 減算器 ２７、３２ 加算器 ４７、４７ａ、４７ｂ、５４ セレクタ ５０ 加減算器

フロントページの続き (56)参考文献 特開 平７−131295（ＪＰ，Ａ) 特開 平６−216715（ＪＰ，Ａ) 特開 昭62−281507（ＪＰ，Ａ) 特開 平４−323910（ＪＰ，Ａ) 特開 平８−265103（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/06 655 H03H 17/06 613 H03H 17/06 635

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 時系列データを記憶するＲＡＭと、上記
   ＲＡＭから読み出した時系列データに所定のフィルタ係
   数を乗算する乗算器と、上記乗算器の演算結果を順次累
   加算する累加算器と、上記累加算器の演算結果または第
   １及び第２の入力時系列データの何れか一方を選択する
   第１のセレクタと、上記セレクタの選択データを交互に
   取り込む第１及び第２のレジスタと、上記第１及び第２
   のレジスタから取り出される２つのデータを加算または
   減算する加減算器と、上記加減算器の演算結果または第
   ３の入力時系列データの何れか一方を選択して上記ＲＡ
   Ｍに供給する第２のセレクタと、を備え、上記累加算器
   の演算結果を上記第１及び第２の入力時系列データの合
   成データとなる第１の出力時系列データとして出力する
   と共に、上記加減算器の演算結果を上記第３の入力時系
   列データの分離データとなる第２及び第３の出力時系列
   データとして出力することを特徴とするデジタルフィル
   タ。
2. 【請求項２】 複数のフィルタ係数を記憶し、上記乗算
   器の演算のタイミング毎に１つのフィルタ係数を読み出
   して上記乗算器に供給するＲＯＭをさらに備えたことを
   特徴とする請求項１に記載のデジタルフィルタ。
3. 【請求項３】 上記加減算器の演算結果を第２または第
   ３の出力時系列データをとして保持する第１の出力レジ
   スタと、上記累加算器の演算結果を第１の出力時系列デ
   ータとして保持する第２の出力レジスタと、をさらに備
   えたことを特徴とする請求項１に記載のデジタルフィル
   タ。