JPH06181427A

JPH06181427A - デジタルフィルタ装置

Info

Publication number: JPH06181427A
Application number: JP33339092A
Authority: JP
Inventors: Hirofumi Sakagami; 弘文阪上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-12-15
Filing date: 1992-12-15
Publication date: 1994-06-28

Abstract

(57)【要約】【目的】フィルタ特性を変更自在とし、汎用性を持た
せること。【構成】所定周期で順次入力される入力データをＮ個
格納する第１の格納手段１１と、前記入力データの入力
順に関連してフィルタ特性を規定するためのＮ個のフィ
ルタ係数を初期設定時に格納する第２の格納手段１２
と、これらの第１，２の格納手段１１，１２に格納され
た入力データとフィルタ係数とを前記所定周期内で乗算
する乗算手段１４と、この乗算手段１４による乗算結果
を累積加算する累積手段１５と、前記第１の格納手段１
１に対して初期設定時に前記入力データに代えて所定の
初期値を入力させる入力選択手段１９とによりデジタル
フィルタ回路２０を構成し、初期設定時にフィルタ特性
を変更自在とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声、画像等のデジタ
ル信号処理などに適した積和演算によるデジタルフィル
タ装置に関する。

【０００２】

【従来の技術】従来、この種のデジタルフィルタ装置と
しては、例えば特開平４−５４０１３号公報に示される
ようなものがある。図４に同公報による積和演算による
非巡回型デジタルフィルタ回路を示す。まず、周期Ｔで
ＲＡＭ１に入力データＸが入力される毎にこのＲＡＭ１
内のＮ個のデータと、ＲＯＭ２内に予め格納されている
Ｎ個のフィルタ係数とを乗算器３により乗算し、さらに
この乗算結果を加算器４により累積加算する。この時、
動作初期にあっては、ＲＡＭ１内には不確定データが入
っているため、加算器４からの積和演算結果の出力デー
タＹにはノイズを含むものとなり得る。このような動作
初期に出力され得るノイズを抑制するため、初期化アド
レス生成回路５によってＲＡＭ１内に“ゼロ”データを
書込み、かつ、レジスタ６の出力をクリアするようにし
ている。

【０００３】

【発明が解決しようとする課題】ところが、同公報に示
されるような従来方式によると、フィルタ係数が固定さ
れているため汎用性に欠け、また、フィルタのタップ数
Ｎも固定で増加させることができないため、汎用性に欠
ける。さらに、フィルタ動作時にフィルタ係数を変更す
るアダプティブフィルタとしては使用できないものでも
ある。

【０００４】

【課題を解決するための手段】請求項１記載の発明で
は、所定周期で順次入力される入力データをＮ個格納す
る第１の格納手段と、前記入力データの入力順に関連し
てフィルタ特性を規定するためのＮ個のフィルタ係数を
初期設定時に格納する第２の格納手段と、これらの第
１，２の格納手段に格納された入力データとフィルタ係
数とを前記所定周期内で乗算する乗算手段と、この乗算
手段による乗算結果を累積加算する累積手段と、前記第
１の格納手段に対して初期設定時に前記入力データに代
えて所定の初期値を入力させる入力選択手段とにより構
成されたデジタルフィルタ回路を設けた。

【０００５】請求項２記載の発明では、所定周期で順次
入力されるＮ個の入力データを一旦保持する保持手段
と、この保持手段の出力データを格納する第１の格納手
段と、前記保持手段の出力データと前記第１の格納手段
の出力データとの何れか一方を選択出力する第１の選択
手段と、前記入力データの入力順に関連してフィルタ特
性を規定するためのＮ個のフィルタ係数を初期設定時に
格納する第２の格納手段と、前記第１の選択手段により
選択出力されるＮ個のデータと前記第２の格納手段から
出力されるＮ個のフィルタ係数とを前記所定周期内で乗
算する乗算手段と、この乗算手段による乗算結果を累積
加算する累積手段と、この累積手段に対して前記乗算手
段による乗算結果に代えて所定の外部入力値を選択入力
させる第２の選択手段とにより構成された複数段のデジ
タルフィルタ回路を有し、前段側のデジタルフィルタ回
路中の第１の格納手段の出力を次段側のデジタルフィル
タ回路中の保持手段の入力に接続するとともに、前段側
のデジタルフィルタ回路中の累積手段の出力を次段側の
デジタルフィルタ回路中の第２の選択手段の外部入力に
接続して、各デジタルフィルタ回路を縦続接続してな
り、各デジタルフィルタ回路中の第１の格納手段から、
次に入力するデータを格納すべきアドレスに格納された
入力データを出力させて、初段のデジタルフィルタ回路
中の保持手段にこの出力データを保持させると同時に２
段目以降のデジタルフィルタ回路中の保持手段に対して
はそのデジタルフィルタ回路の前段のデジタルフィルタ
回路中の第１の格納手段からの出力データを保持させた
後、各デジタルフィルタ回路で、第１の選択手段により
選択された保持手段の出力データと第２の格納手段から
出力されるフィルタ係数とを乗算して累積加算すると同
時に、保持手段からの出力データを第１の格納手段へ入
力させて第１の選択手段によりこの第１の格納手段の出
力データを選択し、残りの（Ｎ−１）個のデータと第２
の格納手段内の残りの（Ｎ−１）個のフィルタ係数とを
乗算して累積加算し、最終的に、２段目以降の各デジタ
ルフィルタ回路の第２の選択手段により所定の外部入力
値を選択して各デジタルフィルタ回路の累積加算出力を
全て加算して、最終段のデジタルフィルタ回路の累積手
段よりフィルタ出力を出力させるようにした。

【０００６】請求項３記載の発明では、所定周期で順次
入力される入力データをＮ個格納する第１の格納手段
と、前記入力データの入力順に関連してフィルタ特性を
規定するためのＮ個のフィルタ係数を初期設定時に格納
する第２の格納手段と、これらの第１，２の格納手段に
格納された前記入力データとフィルタ係数とを前記周期
Ｔ内で乗算する乗算手段と、この乗算手段による乗算結
果を累積加算する累積手段と、前記第２の格納手段のア
ドレス入力に対して内部のアドレスとフィルタ係数を変
更させるための外部からのアドレスとの何れか一方を選
択入力させるアドレス選択手段とよりなるデジタルフィ
ルタ回路を設けた。

【０００７】

【作用】請求項１記載の発明においては、入力データを
格納するための第１の格納手段の入力側に入力選択手段
を設けて、初期設定時には本来の入力データに代えて所
定の初期値データを入力させ得るとともに、第２の格納
手段に対しては初期設定時にフィルタ係数を外部入力し
得るようにしたので、フィルタ特性を自在に変更し得る
ものとなって汎用性を持つフィルタ装置となる。また、
フィルタ係数入力時に第１の格納手段の初期化も行うの
で、処理効率のよいものとなる。

【０００８】請求項２記載の発明においては、入力デー
タを格納するための第１の格納手段の前段に、入力デー
タを一旦保持する保持手段を設けるとともに、第１の選
択手段によりこれらの保持手段の出力と第１の格納手段
の出力とを選択してフィルタ係数との積和演算に供し、
かつ、累積手段入力に対しては加算手段からの加算出力
の他、第２の選択手段によって外部入力値を入力し得る
ように構成したので、複数のデジタルフィルタ回路を縦
続接続し得るものとなり、よって、タップ数を増加させ
ることができる。同時に、入力データを格納するための
第１の格納手段中の最先データを後段へ伝送させる処理
手順を簡素化・高速化することができる。

【０００９】請求項３記載の発明においては、フィルタ
係数を格納するための第２の格納手段に対するアドレス
として、アドレス選択手段によって外部アドレスを入力
し得るため、フィルタ係数の更新が可能となり、よっ
て、アダプティブルフィルタとして使用することもでき
る。

【００１０】

【実施例】請求項１記載の発明の一実施例を図１に基づ
いて説明する。まず、所定周期Ｔにより順次入力される
データをＮ個格納する第１の格納手段となるメモリ１１
と、フィルタ特性を規定するために外部より入力される
Ｎ個のフィルタ係数を格納する第２の格納手段となるメ
モリ１２とが設けられている。これらのメモリ１１，１
２に対してデータないしはフィルタ係数の入出力アドレ
スを発生するアドレス発生回路１３が設けられている。
また、これらのメモリ１１，１２の出力側には、メモリ
１１内のデータとメモリ１２内のフィルタ係数とを前記
周期Ｔ内で乗算する乗算器（乗算手段）１４が接続され
ている。この乗算器１４の出力側には乗算結果を累積加
算する累積器（累積手段）１５が接続されている。この
累積器１５は加算器１６と加算器１６の出力を入力側に
帰還させるレジスタ１７とにより構成されている。累積
器１５の出力側にはフィルタ出力なるデータを保持する
レジスタ１８が接続されている。これらのレジスタ１
７．１８には初期化のためのクリア信号が入力され得る
ように設定されている。さらに、本実施例では、上記構
成要素に、入力選択手段となるデータセレクタ１９を付
加して、デジタルフィルタ回路２０が構成されている。
このデータセレクタ１９はメモリ１１の入力側に設けら
れたもので、本来の入力データをメモリ１１に入力させ
得るとともに、この入力データに代えて、所定の初期
値、ここでは、“ゼロ”データを選択入力させ得るもの
である。

【００１１】このような構成において、本実施例の動作
を説明する。まず、データセレクタ１９をａ端子側に設
定し、アドレス発生回路１３から出力されるアドレスに
従ってメモリ１１上に“ゼロ”データを入力させるとと
もに、メモリ１２にはＮ個のフィルタ係数を入力させ
る。このフィルタ係数は、後述する入力データの入力順
に関連してフィルタ特性を規定するように設定されて外
部入力されるものである。また、累積器１５を初期化
し、かつ、初期のフィルタ出力をゼロにするため、クリ
ア信号によりレジスタ１７，１８をクリアする。

【００１２】このような初期設定後、今度はデータセレ
クタ１９をｂ端子側に設定し、周期Ｔにより順次入力さ
れる本来の入力データをメモリ１１へ順次格納する。こ
こに、入力データが１個入力される毎に、メモリ１１内
のＮ個のデータとメモリ１２内のＮ個のフィルタ係数と
を乗算器１４において所定の順序で各々乗算し、その結
果を累積器１５で累積加算する。この累積結果は、レジ
スタ１８を通してフィルタ出力として出力する。

【００１３】このようにして、入力データ格納用のメモ
リ１１を“ゼロ”データで初期化するとともに、メモリ
１２にはフィルタ係数を格納させる初期設定動作を行っ
た後で、デジタルフィルタとしての本来の動作を開始さ
せるようにしたものである。よって、本実施例によれ
ば、フィルタ係数を初期設定時に外部入力可能としてい
るので、フィルタ特性を自由に変更し得るものであり、
汎用性を持つとともに、動作初期のノイズ抑制のための
メモリ１１の初期化をこのようなフィルタ係数入力と同
時なる初期設定時に行うので、効率のよいものとなる。

【００１４】つづいて、請求項２記載の発明の一実施例
を図２により説明する。前記実施例で示した部分と同一
部分は同一符号を用いて示す（以下の実施例でも同様と
する）。本実施例は、Ｍ個のテジタルフィルタ回路２０
₁ ，２０₂ ，〜，２０_Mを縦続接続して、フィルタのタ
ップ数を増加し得るようにしたものである。各デジタル
フィルタ回路２０の構成を説明すると（なお、各段を示
す添字１，２，〜，Ｍは適宜省略して説明するものとす
る）、まず、データセレクタ１９に代えて、一定周期Ｔ
で順次入力される入力データ（Ｎ個分）を一時格納する
保持手段となるレジスタ２１がメモリ１１の入力側に接
続されている。また、乗算器１４に対するメモリ１１側
からの入力データに関しては、前記レジスタ２１から出
力されるデータを入力させるかメモリ１１から出力され
るデータを入力させるかを選択切換えする第１の選択手
段となるデータセレクタ２２が介在されている。さら
に、乗算器１４・累積器１５間にも、乗算結果を累積器
１５に入力させるか所定の外部入力値を累積器１５に入
力させるかを選択切換えする第２の選択手段となるデー
タセレクタ２３が介在されている。

【００１５】ここで、各段間の接続について説明する。
まず、メモリ１１の出力は次段のレジスタ２１側に対し
ても接続されている（メモリ１１₁ →レジスタ２１₂ 、
メモリ１１₂ →レジスタ２１₃ 、の如く）。また、初段
のデジタルフィルタ回路２０ ₁ のデータセレクタ２３₁
の外部端子ｂは無接続（浮いている）であるが、２段目
以降のデジタルフィルタ回路２０₂ 〜２０_Mのデータセ
レクタ２３₂ 〜２３_Mの外部端子ｂは前段側のフィルタ
出力、即ち、累積器１５₁ 〜１５_M-1 の出力に接続され
ている。

【００１６】このような構成において、本実施例の動作
について説明する。なお、説明を簡単にするため、初期
化のための構成及び動作については、前記実施例に準ず
るものであり、説明を省略する。まず、各デジタルフィ
ルタ回路２０におけるデータセレクタ２２，２３を全て
端子ａ側に設定する。そして、メモリ１１の新しい入力
データを書込むべきアドレスに格納されているデータを
出力させる。次いで、初段のデジタルフィタ回路２０₁
におけるレジスタ２１₁ に入力データを保持させると同
時に、２段目以降のレジスタ２１₂ 〜２１_Mにはその前
段のメモリ１１₁ 〜１１_M-1からの出力データを保持さ
せる。

【００１７】その後、データセレクタ２２を介してレジ
スタ２１に保持された出力データとそれに対応するメモ
リ１２内のフィルタ係数とを乗算器１４により乗算し、
乗算結果をデータセレクタ２３を介して累積器１５に与
えて累積加算する。同時に、レジスタ２１の出力データ
をメモリ１１に書込む。引続き、データセレクタ２２を
端子ｂ側に設定し、メモリ１１上の残りの（Ｎ−１）個
のデータとメモリ１２上の残りの（Ｎ−１）個のフィル
タ係数とについて、同様に積和演算する。このようにし
て、各段のデジタルフィルタ回路２０において、最先の
データ（最も古いデータ）を順次次段へ入力させるとと
もに、最新の入力データをメモリ１１へ格納させなが
ら、各々Ｎタップのフィルタ演算を実行することにな
る。

【００１８】次いで、２段目以降のデジタルフィルタ回
路２０₂ 〜２０_Mのデータセレクタ２３を外部端子ｂ側
に設定し、各デジタル回路２０₁ 〜２０_M-1での累積結
果を順に累積加算しながら、後段へ出力し、最終段のデ
ジタルフィルタ回路２０_Mからの累積結果をフィルタ出
力として出力させる。

【００１９】よって、本実施例によれば、複数のデジタ
ルフィルタ回路２０の縦続接続により、デジタルフィル
タのタップ数を増加させることができる。また、入力デ
ータを格納するためのメモリ１１中の最先データを後段
側へ伝送するための処理手順も簡素にして高速化し得
る。

【００２０】なお、本実施例に示した各デジタルフィル
タ回路２０は、１個でもデジタルフィルタとして動作す
ることはいうまでもない。

【００２１】さらに、請求項３記載の発明の一実施例を
図３により説明する。本実施例は、データ入力して、積
和演算を行った後で、メモリ１２中に格納させたフィル
タ係数の一部又は全部を変更・更新可能とし、アダプテ
ィブフィルタに対応できるようにしたものである。この
ため、本実施例ではフィルタ係数を格納するメモリ１２
に対するアドレス入力として、アドレス発生回路１３に
よる内部のアドレスを与えるか、外部からのアドレスを
与えるかを選択入力させるアドレス選択手段となるデー
タセレクタ２４を設けたものである。

【００２２】このような構成において、本実施例の動作
について説明する。なお、本実施例でも説明を簡単にす
るため、初期化のための構成及び動作については、説明
を省略する。まず、データセレクタ２４を端子ａ側に設
定し、乗算器１４及び累積器１５によりメモリ１１上の
データとメモリ１２上のフィルタ係数との積和演算を行
い、フィルタ出力として出力させる。その後、データセ
レクタ２４を端子ｂ側に設定し、外部からのアドレスを
メモリ１２に与えて新しいフィルタ係数を書込む。そし
て、次のデータがメモリ１１へ入力された後、メモリ１
２上の新しいフィルタ係数により、同様に積和演算を行
う。

【００２３】このようにして、本実施例によれば、フィ
ルタ演算を行いながら、必要に応じて、メモリ１２上の
フィルタ係数を更新し、アダプティブフィルタとして使
用できることになる。

【００２４】

【発明の効果】請求項１記載の発明によれば、入力デー
タを格納するための第１の格納手段の入力側に入力選択
手段を設け、初期設定時には本来の入力データに代えて
所定の初期値データを入力させ得るとともに、第２の格
納手段に対しては初期設定時にフィルタ係数を外部入力
し得るように構成したので、フィルタ特性を自在に変更
し得るものとなり、汎用性を持たせることができ、同時
に、フィルタ係数入力時に第１の格納手段の初期化も併
せて行うので、処理効率のよいものとなる。

【００２５】請求項２記載の発明によれば、入力データ
を格納するための第１の格納手段の前段に、入力データ
を一旦保持する保持手段を設けるとともに、第１の選択
手段によりこれらの保持手段の出力と第１の格納手段の
出力とを選択してフィルタ係数との積和演算に供し、か
つ、累積手段入力に対しては加算手段からの加算出力の
他、第２の選択手段によって外部入力値を入力し得るよ
うに構成したので、複数のデジタルフィルタ回路を縦続
接続することで、タップ数を増加させることができ、同
時に、入力データを格納するための第１の格納手段中の
最先データを後段へ伝送させる処理手順を簡素化・高速
化することができる。

【００２６】請求項３記載の発明によれば、フィルタ係
数を格納するための第２の格納手段に対するアドレスと
して、アドレス選択手段によって外部アドレスを入力し
得るようにしたので、フィルタ係数の更新が可能とな
り、よって、アダプティブルフィルタとして使用するこ
ともできる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例を示すブロック
回路図である。

【図２】請求項２記載の発明の一実施例を示すブロック
回路図である。

【図３】請求項３記載の発明の一実施例を示すブロック
回路図である。

【図４】従来例を示すブロック回路図である。

【符号の説明】

１１第１の格納手段１２第２の格納手段１４乗算手段１５累積手段１９入力選択手段２０デジタルフィルタ回路２１保持手段２２第１の選択手段２３第２の選択手段２４アドレス選択手段

Claims

【特許請求の範囲】

【請求項１】所定周期で順次入力される入力データを
Ｎ個格納する第１の格納手段と、前記入力データの入力
順に関連してフィルタ特性を規定するためのＮ個のフィ
ルタ係数を初期設定時に格納する第２の格納手段と、こ
れらの第１，２の格納手段に格納された入力データとフ
ィルタ係数とを前記所定周期内で乗算する乗算手段と、
この乗算手段による乗算結果を累積加算する累積手段
と、前記第１の格納手段に対して初期設定時に前記入力
データに代えて所定の初期値を入力させる入力選択手段
とよりなるデジタルフィルタ回路を設けたことを特徴と
するデジタルフィルタ装置。
【請求項２】所定周期で順次入力されるＮ個の入力デ
ータを一旦保持する保持手段と、この保持手段の出力デ
ータを格納する第１の格納手段と、前記保持手段の出力
データと前記第１の格納手段の出力データとの何れか一
方を選択出力する第１の選択手段と、前記入力データの
入力順に関連してフィルタ特性を規定するためのＮ個の
フィルタ係数を初期設定時に格納する第２の格納手段
と、前記第１の選択手段により選択出力されるＮ個のデ
ータと前記第２の格納手段から出力されるＮ個のフィル
タ係数とを前記所定周期内で乗算する乗算手段と、この
乗算手段による乗算結果を累積加算する累積手段と、こ
の累積手段に対して前記乗算手段による乗算結果に代え
て所定の外部入力値を選択入力させる第２の選択手段と
よりなる複数段のデジタルフィルタ回路を有し、前段側
のデジタルフィルタ回路中の第１の格納手段の出力を次
段側のデジタルフィルタ回路中の保持手段の入力に接続
するとともに、前段側のデジタルフィルタ回路中の累積
手段の出力を次段側のデジタルフィルタ回路中の第２の
選択手段の外部入力に接続して、各デジタルフィルタ回
路を縦続接続してなり、各デジタルフィルタ回路中の第
１の格納手段から、次に入力するデータを格納すべきア
ドレスに格納された入力データを出力させて、初段のデ
ジタルフィルタ回路中の保持手段にこの出力データを保
持させると同時に２段目以降のデジタルフィルタ回路中
の保持手段に対してはそのデジタルフィルタ回路の前段
のデジタルフィルタ回路中の第１の格納手段からの出力
データを保持させた後、各デジタルフィルタ回路で、第
１の選択手段により選択された保持手段の出力データと
第２の格納手段から出力されるフィルタ係数とを乗算し
て累積加算すると同時に、保持手段からの出力データを
第１の格納手段へ入力させて第１の選択手段によりこの
第１の格納手段の出力データを選択し、残りの（Ｎ−
１）個のデータと第２の格納手段内の残りの（Ｎ−１）
個のフィルタ係数とを乗算して累積加算し、最終的に、
２段目以降の各デジタルフィルタ回路の第２の選択手段
により所定の外部入力値を選択して各デジタルフィルタ
回路の累積加算出力を全て加算して、最終段のデジタル
フィルタ回路の累積手段よりフィルタ出力を出力させる
ようにしたことを特徴とするデジタルフィルタ装置。
【請求項３】所定周期で順次入力される入力データを
Ｎ個格納する第１の格納手段と、前記入力データの入力
順に関連してフィルタ特性を規定するためのＮ個のフィ
ルタ係数を初期設定時に格納する第２の格納手段と、こ
れらの第１，２の格納手段に格納された前記入力データ
とフィルタ係数とを前記周期Ｔ内で乗算する乗算手段
と、この乗算手段による乗算結果を累積加算する累積手
段と、前記第２の格納手段のアドレス入力に対して内部
のアドレスとフィルタ係数を変更させるための外部から
のアドレスとの何れか一方を選択入力させるアドレス選
択手段とよりなるデジタルフィルタ回路を設けたことを
特徴とするデジタルフィルタ装置。