JP2910124B2 - Ｄｃｔ処理装置 - Google Patents
Ｄｃｔ処理装置Info
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- JP2910124B2 JP2910124B2 JP2034310A JP3431090A JP2910124B2 JP 2910124 B2 JP2910124 B2 JP 2910124B2 JP 2034310 A JP2034310 A JP 2034310A JP 3431090 A JP3431090 A JP 3431090A JP 2910124 B2 JP2910124 B2 JP 2910124B2
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- bit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、テレビ会議システム、テレビ電話の動画像
帯域圧縮でCCITTにより標準化作業がなされている64kビ
ット／秒の画像コーデック処理で用いられるDCT（Discr
ete Cosine Transform、離散コサイン変換）処理装置に
関する。
帯域圧縮でCCITTにより標準化作業がなされている64kビ
ット／秒の画像コーデック処理で用いられるDCT（Discr
ete Cosine Transform、離散コサイン変換）処理装置に
関する。
従来の技術 １画素データがＭビット長であるＭ×Ｎ画素ブロック
に対して、DCTを行なう場合、フィルター処理等の場合
と異なり、Ｎ画素のデータアクセス期間中に、一次元方
向の処理が完結していれば良いという利点がある。この
利点を活用して、ビットシリアルに演算処理をおこなう
方法が、分散型演算手法として、例えば、アイ・イー・
イー・イー・トランザクション・アコースティックス、
スピーチ、シグナル、プロセッシング第22巻（1974年12
月）第456頁から第462頁（IEEE Trans.Acoustic.,Speec
h,Signal Processing vol.ASSP＝22,pp.456−462,Dec.1
974,“A new hardware realization of digital filter
s,"by A.Peled and B.Liou）に発表されている。この処
理手法は、Ｍビット長のデータに関する演算を、ｉビッ
ト目の演算というサブセットに着目して算出し、その結
果に対して2(i-1)の桁補正を施して加算することにより
最終結果を求めるというものである。DCT処理につい
て、この手法を適用すると、以下のようになる。今、Ｍ
ビット長で負の数を２の補数で表わすＮ個の整数データ
列 aM-1（ｎ）＝［0,−１］，（ai（ｎ）＝［0,1］,0≦ｉ
≦Ｍ−2,0≦ｎ≦Ｎ−１）｝に対する一次元のDCTは、式
（１−１）〜（１−３）と表現することが出来る。
に対して、DCTを行なう場合、フィルター処理等の場合
と異なり、Ｎ画素のデータアクセス期間中に、一次元方
向の処理が完結していれば良いという利点がある。この
利点を活用して、ビットシリアルに演算処理をおこなう
方法が、分散型演算手法として、例えば、アイ・イー・
イー・イー・トランザクション・アコースティックス、
スピーチ、シグナル、プロセッシング第22巻（1974年12
月）第456頁から第462頁（IEEE Trans.Acoustic.,Speec
h,Signal Processing vol.ASSP＝22,pp.456−462,Dec.1
974,“A new hardware realization of digital filter
s,"by A.Peled and B.Liou）に発表されている。この処
理手法は、Ｍビット長のデータに関する演算を、ｉビッ
ト目の演算というサブセットに着目して算出し、その結
果に対して2(i-1)の桁補正を施して加算することにより
最終結果を求めるというものである。DCT処理につい
て、この手法を適用すると、以下のようになる。今、Ｍ
ビット長で負の数を２の補数で表わすＮ個の整数データ
列 aM-1（ｎ）＝［0,−１］，（ai（ｎ）＝［0,1］,0≦ｉ
≦Ｍ−2,0≦ｎ≦Ｎ−１）｝に対する一次元のDCTは、式
（１−１）〜（１−３）と表現することが出来る。
上式（１−１）に、ｕ（ｎ）の指数表現を代入する
と、式（１−４）のように書ける。
と、式（１−４）のように書ける。
この式で、ｉに関する加算でまとめると、次式のよう
になる。
になる。
式（１−５）で、大括弧｛ ｝の中のデータで、a
i（ｎ）は０か１あるいは０か−１の１ビットのデータ
であり はデータｕ（ｎ）の値そのものには依存しないので、Ｎ
の値が決まれば事前に準備することが可能である。故
に、大括弧｛ ｝の中の演算は、 の値をROM（Read Only Memory）等で準備しておけば、
乗算を用いることなく加減算のみで実行することが出
来、集積回路で実現する場合に、並列乗算器を用いる場
合に比べてチップサイズを小さくすることが出来る利点
を有している。さらにDCTの場合、変換核の がｎにたいして周期（π）で対称性を有することを利用
すると、Ｎが偶数の場合、Ｎ＝2N′として式（１−５）
は以下のようにあらわすことが出来る。
i（ｎ）は０か１あるいは０か−１の１ビットのデータ
であり はデータｕ（ｎ）の値そのものには依存しないので、Ｎ
の値が決まれば事前に準備することが可能である。故
に、大括弧｛ ｝の中の演算は、 の値をROM（Read Only Memory）等で準備しておけば、
乗算を用いることなく加減算のみで実行することが出
来、集積回路で実現する場合に、並列乗算器を用いる場
合に比べてチップサイズを小さくすることが出来る利点
を有している。さらにDCTの場合、変換核の がｎにたいして周期（π）で対称性を有することを利用
すると、Ｎが偶数の場合、Ｎ＝2N′として式（１−５）
は以下のようにあらわすことが出来る。
上式の第二項のcos（・）の項を変形すると、 となり、Ｋ＝2K′,0≦ｋ′≦Ｎ′−１の時 同様に、Ｋ＝2K′＋1,0≦ｋ′≦Ｎ′−１の時 となる。式（１−８），（１−９）を用いて、ｋについ
て偶数項と奇数項で式（１−７）を変形すると、次式の
ようになる。
て偶数項と奇数項で式（１−７）を変形すると、次式の
ようになる。
ｋ＝2K′,0≦ｋ′≦Ｎ′−１の時 ｋ＝2K′＋1,0≦ｋ′≦Ｎ′−１の時 となる。
式（１−10）と（１−11）により、DCTの変換核 の対称性を利用すると、 として準備しておくべきROMの容量は、１つのｋに対し
て2Nワードから２（N/2）に節約することが出来ること
がわかる。しかし、（ai（ｎ）＋ai（2N′−１−ｎ））
や（ai（ｎ）−ai（2N′−１−ｎ））項から、キャリー
およびボロー発生があるので、ｉに関する加算回数は
（Ｍ＋１）回となる。このように、この演算方式は、大
括弧｛ ｝の中の演算を、DCTの変換核 の値をROM化すると同時にDCTの変換核の対称性を利用し
てROM容量を節約することができ、演算そのものは乗算
を用いることなく加減算のみで実行することが出来る。
これらの特徴は、集積回路で実現する場合に、並列乗算
器を用いる場合に比べてチップサイズを小さくすること
が出来るという利点を有している。
て2Nワードから２（N/2）に節約することが出来ること
がわかる。しかし、（ai（ｎ）＋ai（2N′−１−ｎ））
や（ai（ｎ）−ai（2N′−１−ｎ））項から、キャリー
およびボロー発生があるので、ｉに関する加算回数は
（Ｍ＋１）回となる。このように、この演算方式は、大
括弧｛ ｝の中の演算を、DCTの変換核 の値をROM化すると同時にDCTの変換核の対称性を利用し
てROM容量を節約することができ、演算そのものは乗算
を用いることなく加減算のみで実行することが出来る。
これらの特徴は、集積回路で実現する場合に、並列乗算
器を用いる場合に比べてチップサイズを小さくすること
が出来るという利点を有している。
発明が解決しようとする課題 しかしながら、１画素のサンプリング時間が１基本ク
ロック期間であるとして、この１クロック期間に一回の
加算処理や一回のROMアクセスが可能な同期系を想定す
ると、ビット長Ｍが、DCTの処理単位Ｎよりも大きい場
合、そのままでは、処理が完結しないことを意味する。
これは、Ｎ＝16以上の場合には問題にならないが、CCIT
Tにより標準化作業がなされている64kビット／秒の画像
コーデック処理で用いられるＮ＝８のDCTの場合には、
Ｍ≦８ビットで制限されることになるため、中間処理部
で十分な精度を得られないという問題点があった。本発
明はかかる点に鑑み、Ｍ＞Ｎビットの精度でＮサンプリ
ングクロックの期間でＮ×１の一次元のDCT処理を完結
するＮ×ＮのDCT処理装置を安価に提供することを目的
とする。
ロック期間であるとして、この１クロック期間に一回の
加算処理や一回のROMアクセスが可能な同期系を想定す
ると、ビット長Ｍが、DCTの処理単位Ｎよりも大きい場
合、そのままでは、処理が完結しないことを意味する。
これは、Ｎ＝16以上の場合には問題にならないが、CCIT
Tにより標準化作業がなされている64kビット／秒の画像
コーデック処理で用いられるＮ＝８のDCTの場合には、
Ｍ≦８ビットで制限されることになるため、中間処理部
で十分な精度を得られないという問題点があった。本発
明はかかる点に鑑み、Ｍ＞Ｎビットの精度でＮサンプリ
ングクロックの期間でＮ×１の一次元のDCT処理を完結
するＮ×ＮのDCT処理装置を安価に提供することを目的
とする。
課題を解決するための手段 上記の問題点を解決するため、本発明のDCT処理装置
は、Ｍビット長をＬ＜Ｎを満足するＬビット長に分割
し、Ｌビット長で部分積の演算を並列的に実行し、最後
にそれらの中間結果の加算を実行するという構成を備え
たものである。
は、Ｍビット長をＬ＜Ｎを満足するＬビット長に分割
し、Ｌビット長で部分積の演算を並列的に実行し、最後
にそれらの中間結果の加算を実行するという構成を備え
たものである。
作用 本発明は前記した構成により、Ｌビット長で部分積の
演算が並列に実行されると、中間和が並列に生成される
ために、演算が高速に実行されることとなり、ビット長
ＭがDCTの処理単位Ｎよりも大きい場合においてもＮサ
ンプリングクロックの期間で処理が完結する。
演算が並列に実行されると、中間和が並列に生成される
ために、演算が高速に実行されることとなり、ビット長
ＭがDCTの処理単位Ｎよりも大きい場合においてもＮサ
ンプリングクロックの期間で処理が完結する。
実施例 以下、本発明のDCT処理装置の一実施例を図面と共に
説明する。第１図は本発明の一実施例における14ビット
の画像信号入力ｕ（ｊ）に対する８×１の一次元のDCT
処理装置のブロック図である。図において、２は14ビッ
トの画像信号入力ｕ（ｊ）,3〜10は14ビットのデータレ
ジスタ、11〜18は14ビットの画像信号｛ｕ（ｎ＝mod
（ｊ）８）,m＝０〜７｝である。19〜22はビットシリア
ル演算部であり、シフトレジスタを用いて、ビットシリ
アルに加算および減算を行なう。23〜38はビットシリア
ル演算部19〜22のビットシリアル演算の結果である各１
ビットの信号で、39〜42は１ビットの演算結果23〜38を
各４ビットごとにまとめたデータ線である。43〜46はデ
ータ線39〜42の４ビットのデータをアドレス情報とし、
ROMにより係数とデータの乗算の部分積を生成し、その
値に左方シフトを施し累積加算を行なうROMと加算器に
よる係数乗算部である。47〜54は８×１のDCT処理結果
の33ビットの出力信号｛ν（ｋ）,k＝０〜７｝である。
55〜62は33ビットトライステートドライバであり、出力
データの並列／直列変換を行なう。63は33ビットトライ
ステートドライバの55〜62の動作により時系列化された
33ビット信号出力である。第２図は第１図のビットシリ
アル演算部19〜22の回路構成図である。65は14ビットの
画像信号ｕ（ｎ）、66は14ビットの画像信号ｕ（７−
ｎ）である。67,68は上位７ビットと下位７ビットが独
立な14ビットのデータロード機能付き右方シフターであ
り、ビットシリアル演算に必要なビット単位での処理を
行なう。69,70は１ビット全加算器、71,72は１ビット全
減算器である。73〜76は１ビットのデータラッチで、１
ビット全加算器69,70での演算で発生するキャリーおよ
び１ビット全減算器71,72での演算で発生するボローを
保持する。77〜80は各１ビットの演算結果の信号であ
り、係数との乗算の部分積をROMから読み出す時のアド
レス情報として用いられる。第３図は第１図のROMと加
算器による係数乗算部43〜46の回路構成図である。82〜
85は係数との乗算の部分積をROMから読み出す時のアド
レス情報である各４ビットのデータである。86〜89は16
ワード×18ビット容量で、係数との乗算の部分積を生成
するROM、90〜93は26ビット全加算器、94〜97は26ビッ
トのデータロード機能付き右方シフター、98,99は33ビ
ット全加算器、100,101は33ビットレジスタ、102は33ビ
ット出力信号ν（2k′）、103は33ビット出力信号ν（2
k′＋１）である。第１図と第２図と第３図を用いて、
８×１の一次元DCT処理の動作について説明する。本発
明においては、Ｍ＞８ビット長の１画素データをＬビッ
ト長のデータに分割して、処理を実行する。例えば、Ｍ
ビット長のデータをＪ個のＬビット長データに分割する
と、式（１−５）は次のように変形できる。
説明する。第１図は本発明の一実施例における14ビット
の画像信号入力ｕ（ｊ）に対する８×１の一次元のDCT
処理装置のブロック図である。図において、２は14ビッ
トの画像信号入力ｕ（ｊ）,3〜10は14ビットのデータレ
ジスタ、11〜18は14ビットの画像信号｛ｕ（ｎ＝mod
（ｊ）８）,m＝０〜７｝である。19〜22はビットシリア
ル演算部であり、シフトレジスタを用いて、ビットシリ
アルに加算および減算を行なう。23〜38はビットシリア
ル演算部19〜22のビットシリアル演算の結果である各１
ビットの信号で、39〜42は１ビットの演算結果23〜38を
各４ビットごとにまとめたデータ線である。43〜46はデ
ータ線39〜42の４ビットのデータをアドレス情報とし、
ROMにより係数とデータの乗算の部分積を生成し、その
値に左方シフトを施し累積加算を行なうROMと加算器に
よる係数乗算部である。47〜54は８×１のDCT処理結果
の33ビットの出力信号｛ν（ｋ）,k＝０〜７｝である。
55〜62は33ビットトライステートドライバであり、出力
データの並列／直列変換を行なう。63は33ビットトライ
ステートドライバの55〜62の動作により時系列化された
33ビット信号出力である。第２図は第１図のビットシリ
アル演算部19〜22の回路構成図である。65は14ビットの
画像信号ｕ（ｎ）、66は14ビットの画像信号ｕ（７−
ｎ）である。67,68は上位７ビットと下位７ビットが独
立な14ビットのデータロード機能付き右方シフターであ
り、ビットシリアル演算に必要なビット単位での処理を
行なう。69,70は１ビット全加算器、71,72は１ビット全
減算器である。73〜76は１ビットのデータラッチで、１
ビット全加算器69,70での演算で発生するキャリーおよ
び１ビット全減算器71,72での演算で発生するボローを
保持する。77〜80は各１ビットの演算結果の信号であ
り、係数との乗算の部分積をROMから読み出す時のアド
レス情報として用いられる。第３図は第１図のROMと加
算器による係数乗算部43〜46の回路構成図である。82〜
85は係数との乗算の部分積をROMから読み出す時のアド
レス情報である各４ビットのデータである。86〜89は16
ワード×18ビット容量で、係数との乗算の部分積を生成
するROM、90〜93は26ビット全加算器、94〜97は26ビッ
トのデータロード機能付き右方シフター、98,99は33ビ
ット全加算器、100,101は33ビットレジスタ、102は33ビ
ット出力信号ν（2k′）、103は33ビット出力信号ν（2
k′＋１）である。第１図と第２図と第３図を用いて、
８×１の一次元DCT処理の動作について説明する。本発
明においては、Ｍ＞８ビット長の１画素データをＬビッ
ト長のデータに分割して、処理を実行する。例えば、Ｍ
ビット長のデータをＪ個のＬビット長データに分割する
と、式（１−５）は次のように変形できる。
上式はＪ個の部分項の和によって成り立ち、各部分項
はＬ回の加算により実行されることを意味している。Ｌ
回の加算時間とＪ個の項を加算する時間の総和が、Ｎ個
のデータのサンプリング時間よりも短ければ、目的とす
る高速処理が実現出来る。一例として、Ｎ＝８、Ｊ＝２
の場合を考える。この時以下の式を満足するＭビット長
のデータまで高速処理が可能である。
はＬ回の加算により実行されることを意味している。Ｌ
回の加算時間とＪ個の項を加算する時間の総和が、Ｎ個
のデータのサンプリング時間よりも短ければ、目的とす
る高速処理が実現出来る。一例として、Ｎ＝８、Ｊ＝２
の場合を考える。この時以下の式を満足するＭビット長
のデータまで高速処理が可能である。
８≧trune（M/2＋0.5）＋1;trune（・）切り捨て（１
−13）故にＭ≦14となる。また、ROM容量削減のため、
従来例と同様に、式（１−12）に対し式（１−10），
（１−11）を適用すると式（１−14），（１−15）が得
られる。
−13）故にＭ≦14となる。また、ROM容量削減のため、
従来例と同様に、式（１−12）に対し式（１−10），
（１−11）を適用すると式（１−14），（１−15）が得
られる。
ｋ＝2k′,0≦Ｋ′≦３の時 ｋ＝2k′＋1,0≦Ｋ′≦３の時 Ｍについて１回の加算が増加するが、パイプライン構
成を適用することにより、Ｍ＝14ビットの精度で８画素
のサンプリングクロックの期間で８×１の一次元のDCT
処理を実現することができる。第１図において、８×１
の一次元DCT処理の動作を説明する。14ビットの画像信
号入力ｕ（ｊ）２は８画素のサブセットに対してDCT処
理を施されるため、14ビットレジスタ３〜10に、それぞ
れ｛ｕ（ｎ）,n＝mod（ｊ）8,0≦ｎ≦７｝と分割されて
保持される。14ビットレジスタ３〜10では、この８個の
サプセットデータ列｛ｕ（ｎ）,0≦ｎ≦７｝が完全に更
新されるまで、１回のデータサンプリングに対して１回
のシフト動作を行ない、データを順次送っていく。つま
り、８回のデータサンプリング毎に、新しいサブセット
データが、14ビットレジスタ３〜10にｕ（７）、‥‥、
ｕ（０）としてセットされる。次に、このデータは、14
ビットの信号線11〜18を介して、それぞれビットシリア
ル演算部19〜22に供給される。このビットシリアル演算
部19〜22における処理を、第２図を用いて説明する。14
ビットの画像入力65〜66は、第１図の14ビットレジスタ
３〜10のいずれかからのデータで、２の補数表現を用い
て現わすと、 ai（ｎ）∈［0,1］,0≦ｉ≦12,0≦ｎ≦３）と、 ai（７−ｎ）∈［0,1］,0≦ｉ≦12,0≦ｎ≦３）であ
る。これらのデータが、上位７ビットと下位７ビットが
独立した14ビットのデータロード機能付き右方シフター
67,68に入力され、それぞれ、 として上位７ビットと下位７ビットが分離した形で処理
され、１クロック期間毎に１回のLSB側への右方シフト
が実行される。データロード機能付き右方シフター67,6
8より出力される信号は、ｕ（ｎ）およびｕ（７−ｎ）
の上位７ビットと下位７ビットに関して2i桁の各１ビッ
トの値で、ai（ｎ）とai+7（ｎ）とai（７−ｎ）とai+7
（７−ｎ）である。これらの信号により、１ビット全加
算器69,70と１ビット全減算器71,72において、式（１−
14）、（１−15）の右辺の（ai+7（ｎ）＋ai+7（７−
ｎ））、（ai（ｎ）＋ai（７−ｎ））、（（ai+7（ｎ）
−ai+7（７−ｎ））、（ai（ｎ）−ai（７−ｎ））の演
算を実行する。これらの演算により発生するキャリーお
よびボローは１ビットラッチ73〜76に保持され、１クロ
ック後の演算に用いられるために、元の１ビット全加算
器69,70と１ビット全減算器71,72に再帰的に入力され
る。１ビット全加算器69,70の演算結果は、１ビットデ
ータ線77,78に各々出力され、１ビット全減算器71,72の
演算結果は、１ビットデータ線79,80に各々出力され
る。
成を適用することにより、Ｍ＝14ビットの精度で８画素
のサンプリングクロックの期間で８×１の一次元のDCT
処理を実現することができる。第１図において、８×１
の一次元DCT処理の動作を説明する。14ビットの画像信
号入力ｕ（ｊ）２は８画素のサブセットに対してDCT処
理を施されるため、14ビットレジスタ３〜10に、それぞ
れ｛ｕ（ｎ）,n＝mod（ｊ）8,0≦ｎ≦７｝と分割されて
保持される。14ビットレジスタ３〜10では、この８個の
サプセットデータ列｛ｕ（ｎ）,0≦ｎ≦７｝が完全に更
新されるまで、１回のデータサンプリングに対して１回
のシフト動作を行ない、データを順次送っていく。つま
り、８回のデータサンプリング毎に、新しいサブセット
データが、14ビットレジスタ３〜10にｕ（７）、‥‥、
ｕ（０）としてセットされる。次に、このデータは、14
ビットの信号線11〜18を介して、それぞれビットシリア
ル演算部19〜22に供給される。このビットシリアル演算
部19〜22における処理を、第２図を用いて説明する。14
ビットの画像入力65〜66は、第１図の14ビットレジスタ
３〜10のいずれかからのデータで、２の補数表現を用い
て現わすと、 ai（ｎ）∈［0,1］,0≦ｉ≦12,0≦ｎ≦３）と、 ai（７−ｎ）∈［0,1］,0≦ｉ≦12,0≦ｎ≦３）であ
る。これらのデータが、上位７ビットと下位７ビットが
独立した14ビットのデータロード機能付き右方シフター
67,68に入力され、それぞれ、 として上位７ビットと下位７ビットが分離した形で処理
され、１クロック期間毎に１回のLSB側への右方シフト
が実行される。データロード機能付き右方シフター67,6
8より出力される信号は、ｕ（ｎ）およびｕ（７−ｎ）
の上位７ビットと下位７ビットに関して2i桁の各１ビッ
トの値で、ai（ｎ）とai+7（ｎ）とai（７−ｎ）とai+7
（７−ｎ）である。これらの信号により、１ビット全加
算器69,70と１ビット全減算器71,72において、式（１−
14）、（１−15）の右辺の（ai+7（ｎ）＋ai+7（７−
ｎ））、（ai（ｎ）＋ai（７−ｎ））、（（ai+7（ｎ）
−ai+7（７−ｎ））、（ai（ｎ）−ai（７−ｎ））の演
算を実行する。これらの演算により発生するキャリーお
よびボローは１ビットラッチ73〜76に保持され、１クロ
ック後の演算に用いられるために、元の１ビット全加算
器69,70と１ビット全減算器71,72に再帰的に入力され
る。１ビット全加算器69,70の演算結果は、１ビットデ
ータ線77,78に各々出力され、１ビット全減算器71,72の
演算結果は、１ビットデータ線79,80に各々出力され
る。
第２図で説明したのと同様に、ビットシリアル演算部
19,22では、式（１−４）、（１−５）の右辺の（ai+7
（ｎ）＋ai+7（７−ｎ））、（ai（ｎ）＋ai（７−
ｎ））、（（ai+7（ｎ）−ai+7（７−ｎ））、（a
i（ｎ）−ai（７−ｎ））の演算が実行され、ビットシ
リアル演算部19ではｕ（０）とｕ（７）について、ビッ
トシリアル演算部20ではｕ（１）とｕ（６）について、
ビットシリアル演算部21ではｕ（２）とｕ（５）につい
て、ビットシリアル演算部22ではｕ（３）とｕ（４）に
ついて、この演算を実行する。この結果、各ビットシリ
アル演算部19〜22より出力される４ビットデータ線39〜
42は、４ビットデータ線39が｛（ai+7（ｎ）＋ai+7（７
−ｎ））、ｎ＝0,1,2,3｝を示し、４ビットデータ線40
が｛（ai（ｎ）＋ai（７−ｎ））、ｎ＝0,1,2,3｝を示
し、４ビットデータ線41が｛（ai+7（ｎ）−ai+7（７−
ｎ））、ｎ＝0,1,2,3｝を示し、４ビットデータ線42が
｛（ai（ｎ）−ai（７−ｎ））、ｎ＝0,1,2,3｝をそれ
ぞれ示している。これらの４ビットの信号の意味を、も
う少し詳しく説明するために、式（１−14）、（１−1
5）に戻って説明する。式（１−14）および式（１−1
5）のｎに関する和の部分を展開すると、次式のように
表現することが出来る。
19,22では、式（１−４）、（１−５）の右辺の（ai+7
（ｎ）＋ai+7（７−ｎ））、（ai（ｎ）＋ai（７−
ｎ））、（（ai+7（ｎ）−ai+7（７−ｎ））、（a
i（ｎ）−ai（７−ｎ））の演算が実行され、ビットシ
リアル演算部19ではｕ（０）とｕ（７）について、ビッ
トシリアル演算部20ではｕ（１）とｕ（６）について、
ビットシリアル演算部21ではｕ（２）とｕ（５）につい
て、ビットシリアル演算部22ではｕ（３）とｕ（４）に
ついて、この演算を実行する。この結果、各ビットシリ
アル演算部19〜22より出力される４ビットデータ線39〜
42は、４ビットデータ線39が｛（ai+7（ｎ）＋ai+7（７
−ｎ））、ｎ＝0,1,2,3｝を示し、４ビットデータ線40
が｛（ai（ｎ）＋ai（７−ｎ））、ｎ＝0,1,2,3｝を示
し、４ビットデータ線41が｛（ai+7（ｎ）−ai+7（７−
ｎ））、ｎ＝0,1,2,3｝を示し、４ビットデータ線42が
｛（ai（ｎ）−ai（７−ｎ））、ｎ＝0,1,2,3｝をそれ
ぞれ示している。これらの４ビットの信号の意味を、も
う少し詳しく説明するために、式（１−14）、（１−1
5）に戻って説明する。式（１−14）および式（１−1
5）のｎに関する和の部分を展開すると、次式のように
表現することが出来る。
ｋ＝2k′,0≦Ｋ′≦３の時 ｋ＝2k′＋1,0≦Ｋ′≦３の時 このように、上式（１−16）における各2i桁に関する
演算は、Ｋ′を固定すれば、｛（ai+7（ｎ）＋ai+7（７
−ｎ））、ｎ＝0,1,2,3｝の４ビットのデータと｛（ai
（ｎ）＋ai（７−ｎ））、ｎ＝0,1,2,3｝の４ビットの
データによって一意的に決定することが出来る。又、式
（１−17）についても同様のことが成立する。故にこれ
らの４ビット信号をアドレス情報とし、そのアドレス情
報に従い を出力するようにROM化することは容易である。このよ
うに、４ビットデータ線39の４ビットデータは、式（１
−14）における2i+7桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。同様に、４ビット
データ線40の４ビットデータは、式（１−14）における
2i桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。同様に、４ビット
データ線41の４ビットデータは、式（１−15）における
2i+7桁での を求めるドレス情報として用いられ、ROMと加算器によ
る係数乗算部43〜46に入力される。同様に、４ビットデ
ータ線42の４ビットデータは、式（１−15）における2i
桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。次に、ROMと加算
器による係数乗算部43〜46の中での処理について、第３
図を用いて説明する。第３図において、４ビット信号82
は、式（１−14）における2i+7桁での を求めるアドレス情報で、４ビットデータ線39を介して
入力される。同様に、４ビット信号線83は、式（１−1
4）における2i桁での を求めるアドレス情報で、４ビットデータ線40を介して
入力される。同様に、４ビット信号84は、式（１−15）
における2i+7桁での を求めるアドレス情報で、４ビットデータ線41を介して
入力される。同様に、４ビット信号85は、式（１−15）
における2i桁での を求めるアドレス情報で、４ビットデータ線42を介して
入力される。次に、16ワード×18ビット容量のROM86で
は、４ビット信号82をアドレス情報として受け 値を18ビットのデータとして出力する。同様に、16ワー
ド×18ビット容量のROM87では、４ビット信号83をアド
レス情報として受け の値を18ビットのデータとして出力する。同様に、16ワ
ード×18ビット容量のROM88では、４ビット信号84をア
ドレス情報として受け の値を18ビットのデータとして出力する。同様に、16ワ
ード×18ビット容量のROM89では、４ビット信号85をア
ドレス情報として受け の値を18ビットのデータとし出力する。次に26ビット全
加算器90〜93と、26ビットのデータロード機能付き右方
シフター94〜97は、４組の26ビット累積加算器として働
き、前記ROM86〜89からの18ビットの出力データは、26
ビット全加算器90〜93の一方の入力のMSB側18ビットに
入力される。26ビット全加算器90〜93での加算結果は、
それぞれ26ビットのデータロード機能付き右方シフター
94〜97でLSB側に（右方に）１ビットシフトされ、次の
クロック期間で、前記ROM86〜89の出力と加算される。
但し、この動作で、ｉ＝０の時には、26ビットのデータ
ロード機能付きシフター94〜97から26ビット全加算器90
〜93に入力されるデータは“0"に初期化される。この操
作により、８回のクロック期間で、式（１−14）、（１
−15）のそれぞれ４つの項が算出される。33ビット全加
算器98〜99では、26ビットシフター94〜97の出力を加算
する。ここで、26ビットシフター94と96の出力は加算時
に27で桁補正が行なわれ、式（１−14）、（１−15）の
ν（2k′）、（2k′＋１）の値を算出する。そして、33
ビットレジスター100、101に、その演算結果をセットす
る。33ビットレジスター100、101は次の８クロックの期
間、新しいサブセットに対してν（2k′）、（2k′＋
１）の値が算出されるまで、現在の値を保持する。ここ
で第１図に戻って、説明を続ける。第３図における前記
33ビットレジスター100、101からのデータ102、103は、
第１図の47〜54に対応し、他の３つのブロックの信号の
出力信号と合わせて、DCT処理された信号列｛ν（ｋ）,
0≦ｋ≦７｝となる。この33ビット出力信号列｛ν
（ｋ）,0≦ｋ≦７｝がそれぞれトライステートドライバ
ー55〜62により、時系列化されて出力端子63より出力さ
れる。第４図は本発明の一実施例によるアダプティブDC
T処理装置の概略構成を示すものである。104は制御信号
入力端子、105はデータストローブ信号入力端子、106は
14ビットの画像信号入力端子、107は14ビットの参照画
像信号入力端子、108は差分器、109はクリッピング回
路、110は８×１の一次元のDCT処理回路111に対するタ
イミング信号生成回路、112はクリッピング・丸め込み
処理回路、113は128ワード×16ビットのデュアルポート
メモリ114への書き込み制御回路、115はデュアルポート
メモリ114からの読み出し制御回路、116は８×１の一次
元のDCT処理回路117に対するタイミング信号生成回路、
118はクリッピング・丸め込み処理回路、119は４ビット
の画像出力端子である。第４図は第１図の８×１のDCT
処理回路ブロックを利用した８×８のアダプティブDCT
処理装置の一例である。制御信号104によりアダプティ
ブ処理を行なう場合は、差分器108において、14ビット
画像信号入力106と、14ビット参照画像信号入力107の差
分をとる。その結果の信号が前提とされている最大・最
小のしきい値を越える場合は、クリッピング回路109で
クリップされ、８×１の一次元のDCT処理回路111に入力
される。クリップを行なわない場合は、差分器108から
の信号がスルーされ、８×１の一次元のDCT処理回路111
に入力され、８×１のDCT処理が施される。８×１の一
次元のDCT処理回路111における処理タイミングは、デー
タストローブ信号入力端子105より入力される14ビット
画像信号入力106から入力される一組64個のデジタル画
像信号の先頭の信号を示すストローブ信号をトリガーと
して、タイミング信号生成回路110により制御される。
次に、クリッピング・丸め込み処理回路112では、８×
１の一次元のDCT処理回路111からの処理出力に対しクリ
ッピング・丸め込み処理を行ない、その結果を128ワー
ド×16ビットのデュアルポートメモリ114に入力する。1
28ワード×16ビットのデュアルポートメモリ114の書き
込み、読みだしは、書き込み制御回路113、読みだし制
御回路115により制御される。次に、８×１の一次元のD
CT処理回路117では、128ワード×16ビットのデュアルポ
ートメモリ114からの入力信号をDCT処理し、ここでの処
理タイミングはタイミング信号生成回路116により制御
される。８×１の一次元のDCT処理回路117からの出力デ
ータは、クリッピング・丸め込み処理回路118を通じ
て、14ビットの画像出力端子119に出力され、二次元の
８×のDCT処理が完結する。なお本実施例では１画素デ
ータが14ビット長の時、７ビット長の信号の２分割した
が、Ｍ＞Ｎを満たすＭビット長をＬビット長の信号に分
割しても（ただしL1ビット長の信号に分割する場合を除
く）同様の効果を有する。
演算は、Ｋ′を固定すれば、｛（ai+7（ｎ）＋ai+7（７
−ｎ））、ｎ＝0,1,2,3｝の４ビットのデータと｛（ai
（ｎ）＋ai（７−ｎ））、ｎ＝0,1,2,3｝の４ビットの
データによって一意的に決定することが出来る。又、式
（１−17）についても同様のことが成立する。故にこれ
らの４ビット信号をアドレス情報とし、そのアドレス情
報に従い を出力するようにROM化することは容易である。このよ
うに、４ビットデータ線39の４ビットデータは、式（１
−14）における2i+7桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。同様に、４ビット
データ線40の４ビットデータは、式（１−14）における
2i桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。同様に、４ビット
データ線41の４ビットデータは、式（１−15）における
2i+7桁での を求めるドレス情報として用いられ、ROMと加算器によ
る係数乗算部43〜46に入力される。同様に、４ビットデ
ータ線42の４ビットデータは、式（１−15）における2i
桁での を求めるアドレス情報として用いられ、ROMと加算器に
よる係数乗算部43〜46に入力される。次に、ROMと加算
器による係数乗算部43〜46の中での処理について、第３
図を用いて説明する。第３図において、４ビット信号82
は、式（１−14）における2i+7桁での を求めるアドレス情報で、４ビットデータ線39を介して
入力される。同様に、４ビット信号線83は、式（１−1
4）における2i桁での を求めるアドレス情報で、４ビットデータ線40を介して
入力される。同様に、４ビット信号84は、式（１−15）
における2i+7桁での を求めるアドレス情報で、４ビットデータ線41を介して
入力される。同様に、４ビット信号85は、式（１−15）
における2i桁での を求めるアドレス情報で、４ビットデータ線42を介して
入力される。次に、16ワード×18ビット容量のROM86で
は、４ビット信号82をアドレス情報として受け 値を18ビットのデータとして出力する。同様に、16ワー
ド×18ビット容量のROM87では、４ビット信号83をアド
レス情報として受け の値を18ビットのデータとして出力する。同様に、16ワ
ード×18ビット容量のROM88では、４ビット信号84をア
ドレス情報として受け の値を18ビットのデータとして出力する。同様に、16ワ
ード×18ビット容量のROM89では、４ビット信号85をア
ドレス情報として受け の値を18ビットのデータとし出力する。次に26ビット全
加算器90〜93と、26ビットのデータロード機能付き右方
シフター94〜97は、４組の26ビット累積加算器として働
き、前記ROM86〜89からの18ビットの出力データは、26
ビット全加算器90〜93の一方の入力のMSB側18ビットに
入力される。26ビット全加算器90〜93での加算結果は、
それぞれ26ビットのデータロード機能付き右方シフター
94〜97でLSB側に（右方に）１ビットシフトされ、次の
クロック期間で、前記ROM86〜89の出力と加算される。
但し、この動作で、ｉ＝０の時には、26ビットのデータ
ロード機能付きシフター94〜97から26ビット全加算器90
〜93に入力されるデータは“0"に初期化される。この操
作により、８回のクロック期間で、式（１−14）、（１
−15）のそれぞれ４つの項が算出される。33ビット全加
算器98〜99では、26ビットシフター94〜97の出力を加算
する。ここで、26ビットシフター94と96の出力は加算時
に27で桁補正が行なわれ、式（１−14）、（１−15）の
ν（2k′）、（2k′＋１）の値を算出する。そして、33
ビットレジスター100、101に、その演算結果をセットす
る。33ビットレジスター100、101は次の８クロックの期
間、新しいサブセットに対してν（2k′）、（2k′＋
１）の値が算出されるまで、現在の値を保持する。ここ
で第１図に戻って、説明を続ける。第３図における前記
33ビットレジスター100、101からのデータ102、103は、
第１図の47〜54に対応し、他の３つのブロックの信号の
出力信号と合わせて、DCT処理された信号列｛ν（ｋ）,
0≦ｋ≦７｝となる。この33ビット出力信号列｛ν
（ｋ）,0≦ｋ≦７｝がそれぞれトライステートドライバ
ー55〜62により、時系列化されて出力端子63より出力さ
れる。第４図は本発明の一実施例によるアダプティブDC
T処理装置の概略構成を示すものである。104は制御信号
入力端子、105はデータストローブ信号入力端子、106は
14ビットの画像信号入力端子、107は14ビットの参照画
像信号入力端子、108は差分器、109はクリッピング回
路、110は８×１の一次元のDCT処理回路111に対するタ
イミング信号生成回路、112はクリッピング・丸め込み
処理回路、113は128ワード×16ビットのデュアルポート
メモリ114への書き込み制御回路、115はデュアルポート
メモリ114からの読み出し制御回路、116は８×１の一次
元のDCT処理回路117に対するタイミング信号生成回路、
118はクリッピング・丸め込み処理回路、119は４ビット
の画像出力端子である。第４図は第１図の８×１のDCT
処理回路ブロックを利用した８×８のアダプティブDCT
処理装置の一例である。制御信号104によりアダプティ
ブ処理を行なう場合は、差分器108において、14ビット
画像信号入力106と、14ビット参照画像信号入力107の差
分をとる。その結果の信号が前提とされている最大・最
小のしきい値を越える場合は、クリッピング回路109で
クリップされ、８×１の一次元のDCT処理回路111に入力
される。クリップを行なわない場合は、差分器108から
の信号がスルーされ、８×１の一次元のDCT処理回路111
に入力され、８×１のDCT処理が施される。８×１の一
次元のDCT処理回路111における処理タイミングは、デー
タストローブ信号入力端子105より入力される14ビット
画像信号入力106から入力される一組64個のデジタル画
像信号の先頭の信号を示すストローブ信号をトリガーと
して、タイミング信号生成回路110により制御される。
次に、クリッピング・丸め込み処理回路112では、８×
１の一次元のDCT処理回路111からの処理出力に対しクリ
ッピング・丸め込み処理を行ない、その結果を128ワー
ド×16ビットのデュアルポートメモリ114に入力する。1
28ワード×16ビットのデュアルポートメモリ114の書き
込み、読みだしは、書き込み制御回路113、読みだし制
御回路115により制御される。次に、８×１の一次元のD
CT処理回路117では、128ワード×16ビットのデュアルポ
ートメモリ114からの入力信号をDCT処理し、ここでの処
理タイミングはタイミング信号生成回路116により制御
される。８×１の一次元のDCT処理回路117からの出力デ
ータは、クリッピング・丸め込み処理回路118を通じ
て、14ビットの画像出力端子119に出力され、二次元の
８×のDCT処理が完結する。なお本実施例では１画素デ
ータが14ビット長の時、７ビット長の信号の２分割した
が、Ｍ＞Ｎを満たすＭビット長をＬビット長の信号に分
割しても（ただしL1ビット長の信号に分割する場合を除
く）同様の効果を有する。
発明の効果 以上、説明したごとく本発明によれば、Ｍビット長を
Ｌ＜Ｎを満足するＬビット長に分割し、Ｌビット長で部
分積の演算を並列的に実行し、最後にそれらの中間結果
の加算を実行する方式により、Ｎ＝8,J＝２の時に、８
つのサンプリングクロックの期間で８×１の一次元のDC
T処理を実現することができ、かつ内部演算精度をＭ＝1
4ビットの精度まで乗算器を用いずに確保することがで
き、その実用的効果は大きい。
Ｌ＜Ｎを満足するＬビット長に分割し、Ｌビット長で部
分積の演算を並列的に実行し、最後にそれらの中間結果
の加算を実行する方式により、Ｎ＝8,J＝２の時に、８
つのサンプリングクロックの期間で８×１の一次元のDC
T処理を実現することができ、かつ内部演算精度をＭ＝1
4ビットの精度まで乗算器を用いずに確保することがで
き、その実用的効果は大きい。
第１図は本発明の一実施例における８×１の一次元のDC
T処理回路のブロック図、第２図はビットシリアル演算
部の回路構成図、第３図はROMと加算器による係数乗算
部の回路構成図、第４図は本発明の一実施例によるアダ
プティブDCT処理回路の概略構成図である。 ２……画像信号入力、３〜10……データレジスタ、19〜
22……ビットシリアル演算部、43〜46……ROMと加算器
による係数乗算部、111,117……８×１の一次元DCT処理
回路、114……デュアルポートメモリ。
T処理回路のブロック図、第２図はビットシリアル演算
部の回路構成図、第３図はROMと加算器による係数乗算
部の回路構成図、第４図は本発明の一実施例によるアダ
プティブDCT処理回路の概略構成図である。 ２……画像信号入力、３〜10……データレジスタ、19〜
22……ビットシリアル演算部、43〜46……ROMと加算器
による係数乗算部、111,117……８×１の一次元DCT処理
回路、114……デュアルポートメモリ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 G06F 17/00 - 17/17
Claims (2)
- 【請求項１】画像信号の帯域圧縮で用いられるDCT処理
において、Ｍビット長の信号をＮ×Ｎ画素の処理単位で
DCT処理を行なう場合に、Ｍ＞Ｎの関係が成立する時、
Ｍビット長をＬ＜Ｎを満足するＬビット長の信号に分割
し、各Ｌビット長の部分積の演算をビットシリアルに加
算器とROMを用いて演算を実行し、最後にそれらの演算
結果を加算することにより、Ｎ回のサンプリングクロッ
ク期間で、Ｍビット長のＮ×１の一次元DCT処理を完結
することを特徴とするDCT処理装置。 - 【請求項２】上記Ｍビット長のＮ×１の一次元DCT処理
装置２個とデータ列のスキャン方向を変換するデュアル
ポートメモリを用いることを特徴とするＭビット長のＮ
×Ｎの二次元DCT処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034310A JP2910124B2 (ja) | 1990-02-14 | 1990-02-14 | Ｄｃｔ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034310A JP2910124B2 (ja) | 1990-02-14 | 1990-02-14 | Ｄｃｔ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237887A JPH03237887A (ja) | 1991-10-23 |
| JP2910124B2 true JP2910124B2 (ja) | 1999-06-23 |
Family
ID=12410590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034310A Expired - Fee Related JP2910124B2 (ja) | 1990-02-14 | 1990-02-14 | Ｄｃｔ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910124B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044368A1 (en) * | 1998-02-27 | 1999-09-02 | Kanebo Limited | Image data processing device and processing method |
| US20090034623A1 (en) * | 2005-07-15 | 2009-02-05 | Matsushita Electric Industrial Co., Ltd. | Image encoding device and image encoding method |
-
1990
- 1990-02-14 JP JP2034310A patent/JP2910124B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03237887A (ja) | 1991-10-23 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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