JP3737141B2 - ジグザグスキャンアドレス発生回路 - Google Patents
ジグザグスキャンアドレス発生回路 Download PDFInfo
- Publication number
- JP3737141B2 JP3737141B2 JP12126194A JP12126194A JP3737141B2 JP 3737141 B2 JP3737141 B2 JP 3737141B2 JP 12126194 A JP12126194 A JP 12126194A JP 12126194 A JP12126194 A JP 12126194A JP 3737141 B2 JP3737141 B2 JP 3737141B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- signal
- anding
- state
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/129—Scanning of coding units, e.g. zig-zag scan of transform coefficients or flexible macroblock ordering [FMO]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/132—Sampling, masking or truncation of coding units, e.g. adaptive resampling, frame skipping, frame interpolation or high-frequency transform coefficient masking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
- H04N19/136—Incoming video signal characteristics or properties
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
- H04N19/176—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a block, e.g. a macroblock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/18—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being a set of transform coefficients
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S345/00—Computer graphics processing and selective visual display systems
- Y10S345/904—Display with fail/safe testing feature
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Image Input (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
【０００１】
【産業上の利用分野】
本発明はアドレス発生回路に係り、特にジグザグスキャンのためのジグザグスキャンアドレス発生回路に関する。
【０００２】
【従来の技術】
ジグザグアドレススキャン方法は映像電話、映像会議等に用いられる動映像符号化器だけでなく、一般の高画質を具現する他の映像装置にも適用可能であり、特に次世代ディジタル方式の高画質テレビジョンの映像圧縮方法等に適用できる。
【０００３】
例えば、データ伝送時に離散余弦変換（ＤＣＴ；Discrete Cosine Transform ）、量子化及び可変長符号化等を通じて映像データ圧縮を遂行する。その中でＤＣＴ及び量子化等を遂行したＤＣＴ係数は一般的に低周波領域に集中されている。そこで、低周波領域から高周波領域に係数を順次に配列することにより低周波領域には大きい係数値が不規則的に、高周波領域には０に近い小さい係数値が配列される。
【０００４】
前述した量子化係数を順に配列する方式としては直交スキャン方式とジグザグスキャン方式等がある。直交スキャン方式は前述した通りＤＣＴ係数が低域に集中されているにもかかわらず低周波領域から高周波領域に順次にスキャンを遂行するので非効率的に圧縮を遂行する。反面、ジグザグスキャン方式は大きい値の集中されている低周波領域からジグザグ式でスキャンを遂行する方式であり、大きい値はそのまま伝送するが、０が多く発生する高い周波数領域には０の値を全部伝送せず連続される０の個数を伝送することによって、より効率的にデータが圧縮できる方式である。
【０００５】
従って、ディジタル映像圧縮方法の国際規格であるＪＰＥＧ規格、Ｈ．２６１等でジグザグスキャン方式を使用するように規定している。
しかしながら、このような利点にもかかわらず現在まで実用されていない。
【０００６】
【発明が解決しようとする課題】
本発明の目的は量子化されたディジタル映像信号及び可変長復号化された映像信号に応答し信号圧縮と復元をするジグザグスキャンのためのジグザグスキャンアドレス発生回路を提供することである。
【０００７】
本発明の他の目的は回路構成を簡単にするジグザグスキャンアドレス発生回路を提供することである。
【０００８】
【課題を解決するための手段】
前記他の目的を達成するためのジグザグスキャンアドレス発生回路はイネーブル信号に応答し現在状態を停止、増加及び減少する行アドレス信号を発生するための行アドレス発生手段と、前記イネーブル信号に応答し現在状態を停止、増加及び減少する列アドレス信号を発生するための列アドレス発生手段より構成されている。
【０００９】
【作用】
ジグザグスキャンアドレス発生方法によりジグザグスキャンアドレス発生回路を行アドレス発生回路と列アドレス発生回路に構成して、ハードウェア化した。
【００１０】
【実施例】
図１において、２n ×２n の画面の映像データを番号順に、即ち点線で表示した矢印方向の順にスキャンする。即ち、２n ×２n の画面の映像データを貯蔵したメモリからデータを記録したり判読する時そのデータがジグザグ順にスキャニングされることを示す。メモリからデータを判読したりメモリにデータを記録する時、通常のメモリに用いられる順次に増加するアドレスカウンタではジグザグスキャンが実現できない。
【００１１】
表１は本発明によるジグザグスキャニングアドレスの発生を示す。
【表１】
【００１２】
表１で、図１の一番目のアドレスは行アドレス０、列アドレス０に対応する。二番目のアドレスは行アドレス０、列アドレス１に対応し、このように続けられる。最後に、２n ×２n 番目のアドレスは行アドレス２n −１、列アドレス２n −１に対応する。ここで、行アドレスはアドレスの上位ビットであり、列アドレス下位ビットである。
【００１３】
図２Ａは表１の行アドレスの状態図である。
図２Ａの状態図で次の状態でアドレスの変化がなければ停止状態４１、次の状態でアドレスの増加があると増加状態４２、次の状態でアドレスの減少があれば減少状態４３を示す。即ち、表１で一番目アドレスから二番目アドレスへのアドレスの変化がないのでこの状態は停止状態と呼ばれる。しかしながら、二番目アドレスから三番目アドレスにアドレスが１ほど増加するので増加状態が存在し、四番目アドレスから五番目アドレスにアドレスが１ほど減少するので減少状態が存在する。
【００１４】
ＲＳ０の条件、即ち行アドレスが０であったり列アドレスが２n −２を満足するとアドレスは停止状態４１から増加状態４２に遷移ＲＳ０で表現される増加状態に行く。もしＲＳ０の条件が満たされなければ、アドレスは停止状態４１から減少状態４３に遷移〜ＲＳ０（「〜」は反転を表す。図面ではオーバーバーで表す。）で表現される減少状態に行く。もしＲＳ１の条件、即ち行アドレスが２n −２又は２n −１を満たさなければ、アドレスは増加状態４２から停止状態４１に遷移ＲＳ１で表現される増加を停止する。もしＲＳ２条件が満足されれば、即ち列アドレスが０なら、アドレスは遷移ＲＳ２で表現される増加状態４２から減少状態４３となる。もしＲＳ１とＲＳ２の条件が全部満たされなければ、即ち〜ＲＳ１，〜ＲＳ２の条件が満足されれば、アドレスは曲線の矢印により指示されるように増加状態４２を保つ。もしＲＳ３条件が満たされると即ち行アドレスが１１なら、アドレスは減少状態４３から停止状態４１への遷移ＲＳ３により表現される減少状態を止める。もしＲＳ４の条件が満足されれば、即ち列アドレスが２n −２又は２n −１なら、アドレスは減少状態から増加状態への遷移ＲＳ４で表現される減少状態４３から増加状態４２となる。もしＲＳ３とＲＳ４の条件が全て満足されなければ、即ち〜ＲＳ３，〜ＲＳ４の条件が満たされると、アドレスは曲線の矢印により指示された通り減少状態４３を保つ。
【００１５】
図２Ｂは表１の列アドレスの状態変化を示す状態図である。
図２Ｂにおいて、もし次の状態でアドレスの変化がなければ停止状態５１として表現される。次の状態でアドレスの増加は増加状態５２として表現される。そして、次の状態でアドレスの減少は減少状態５３として表現される。言い換えれば、表１で一番目アドレスから二番目アドレスにアドレスが増加するので増加状態が存在し、第２アドレスから第３アドレスへの減少があるので減少状態が存在する。しかしながら、列アドレスに対し第３アドレスから第４アドレスにアドレスの変化がないので、この状態は停止状態と呼ばれる。
【００１６】
もしＣＳ０条件が満足されれば、即ち列アドレスが０なら、アドレスは停止状態５１から増加状態５２への遷移ＣＳ０で表現される増加状態となる。もしＣＳ０条件が満足されなければ、アドレスは停止状態５１から減少状態５３への遷移〜ＣＳ０で表現される減少状態となる。もしＣＳ１の条件が満足されれば、即ち列アドレスが２n −２であり、行アドレスが０と２n −１でなければ、アドレスは増加状態５２から停止状態５１への遷移ＣＳ１で表現される増加を停止する。もしＣＳ２条件が満足されれば、即ち列アドレスが０なら、アドレスは増加状態から減少状態への遷移ＣＳ２で表現される増加状態５２から減少状態５３に行く。もしＣＳ１とＣＳ２の条件が満たされなければ、即ち〜ＣＳ１，〜ＣＳ２が満たされると、アドレスは曲線の矢印により指示されたように増加状態５２が保たれる。もしＣＳ３条件が満足されれば、即ち列アドレスが１であり、行アドレスが２n −２でなければ、アドレスは減少状態５３から停止状態５１への遷移ＣＳ３により表現された減少を停止する。もしＣＳ４条件が満足されれば、即ち行アドレスが２n −２なら、アドレスは減少状態から増加状態への遷移ＣＳ４で表現された減少状態５３から増加状態５２となる。もしＣＳ３とＣＳ４の条件が全部満足されなければ、即ち〜ＣＳ３，〜ＣＳ４の条件が満たされると、曲線の矢印により指示されたように減少状態５３を維持する。
【００１７】
表２は図２Ａに示した状態図による行アドレスの状態遷移表である。
【表２】
【００１８】
表２で、現在状態が“００”でＲＳ０が１であり、ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４が全部Ｘ（don't care：いずれでもよい）の場合には図２Ａの状態図に示したように、アドレスが停止状態４１から増加状態４２への遷移を作るので、行アドレスは１増加され“１０”となる。続けて表２を参照すれば、現在状態が“１０”でＲＳ１，ＲＳ２の双方共が０であり、ＲＳ３，ＲＳ４，ＲＳ５が全てＸなら、アドレス状態が増加状態４２を保つので、次の状態は元の状態を維持する。即ち“１０”を保つ。同じ方法として、現在状態が“０１”でありＲＳ０，ＲＳ１，ＲＳ３が全部ＸでありＲＳ３，ＲＳ４の双方共が０なら、アドレス状態が減少状態４３を保つので元の状態が維持される。言い換えれば、次の状態はまだ“０１”である。
【００１９】
表３は図２Ｂに示した状態図による列アドレスの状態遷移表である。
【表３】
【００２０】
表３で、現在状態が“００”でＣＳ０が１、ＣＳ１，ＣＳ２，ＣＳ３及びＣＳ４が全部Ｘなら、列アドレスは図２Ｂに示したように、停止状態５１から増加状態５２へ遷移を作るので、１増加される。表３に関して、現在状態が“１０”でありＣＳ１，ＣＳ２の双方共が０でありＣＳ０，ＣＳ３及びＣＳ４が全てＸなら、アドレスが増加状態５２を維持するので元の状態が保たれる。即ち“１０”に止まる。同じ方法として、現在状態が“１０”でありＣＳ０，ＣＳ１，ＣＳ２が全部Ｘであり、ＣＳ３，ＣＳ４の双方共が０なら、アドレスが減少状態５３を維持するので元の状態が保たれる。即ち次の状態はまだ“０１”である。
【００２１】
図３は本発明のジグザグスキャンアドレス発生回路のブロック図である。
図３において、ジグザグアドレス発生回路はイネーブル信号によりイネーブルされ行アドレスを発生するための行アドレス発生回路１００及びイネーブル信号によりイネーブルされ列アドレスを発生するための列アドレス発生回路２００より構成されている。
【００２２】
行アドレス発生回路１００は行状態レジスタデコーダ１１０、次の行状態生成回路１３０及び第１アップ／ダウンカウンタ１２０より構成されている。
【００２３】
列アドレス発生回路２００は列状態レジスタデコーダ２１０、次の列状態生成回路２３０及び第２アップ／ダウンカウンタ２２０より構成されている。
【００２４】
行状態レジスタデコーダ１１０は所定のイネーブル信号を入力しデータ圧縮及び復元を開示し、２ビットレジスタを通じて停止、増加及び減少状態制御信号を次の行状態生成回路１３０及び第１アップ／ダウンカウンタ１２０に出力する。第１アップ／ダウンカウンタ１２０は現在の行状態信号が停止であることを規定するカウンタ値を維持し、又増加状態信号が有効であると、カウンタ値を１ほど増加させ、減少状態信号が有効であれば、カウンタ値を１ほど減少させる。又、第１アップ／ダウンカウンタ１２０で生成された３ビットのデータはメモリのアドレスとして用いられ、次の行状態を生成するために次の行状態生成回路１３０に伝達される。次の行状態生成回路１３０は現在の行状態信号、第１アップ／ダウンカウンタ１２０と第２アップ／ダウンカウンタ２２０の出力信号を入力し前述した状態図の遷移条件により生成できる。
【００２５】
列アドレス生成部２００の動作は図１に示したように前述した行アドレス生成部１００の動作と同一である。
【００２６】
前述した説明を通じて全体２ｎビットアドレスはｎビット行アドレスＲ（ｎ）を上位ビットとして、ｎビット列アドレスＣ（ｎ）を下位ビットとして設定してアドレスＡＤＤＲ｛Ｒ（ｎ），Ｃ（ｎ）｝のように生成できる。
【００２７】
図４は図３に示したブロック図の実施例の詳細な回路図である。
図４において、行状態レジスタデコーダ１１０はイネーブル信号ＥＮが印加されるリセット端子Ｒ、接地電圧に連結されたセット端子Ｓをそれぞれ有するＲＳフリップフロップ１１０ｄ，１１０ｅ、前記ＲＳフリップフロップ１１０ｄ，１１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート１１０ａ、前記ＲＳフリップフロップ１１０ｄの出力端子Ｑと前記ＲＳフリップフロップ１１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート１１０ｂ、前記ＲＳフリップフロップ１１０ｄの反転出力端子〜Ｑと前記ＲＳフリップフロップ１１０ｅの出力端子Ｑからの信号を論理積するためのアンドゲート１１０ｃより構成されている。
【００２８】
列状態レジスタデコーダ２１０はイネーブル信号ＥＮが印加されるセット端子Ｓ、接地電圧に連結されたリセット端子Ｒを有するＲＳフリップフロップ２１０ｄ、イネーブル信号ＥＮが印加されるリセット端子Ｒ、接地電圧に連結されたセット端子Ｓを有するＲＳフリップフロップ２１０ｅ、前記ＲＳフリップフロップ２１０ｄ，２１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート２１０ａ、前記ＲＳフリップフロップ２１０ｄの出力端子Ｑからの信号と前記ＲＳフリップフロップ２１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート２１０ｂ、前記ＲＳフリップフロップ２１０ｄの反転出力端子〜Ｑからの信号とＲＳフリップフロップ２１０ｅの出力端子Ｑからの信号を論理積するためのアンドゲート２１０ｃより構成されている。
【００２９】
第１アップ／ダウンカウンタ１２０は前記アンドゲート１１０ａの出力信号が印加されるホールド端子（HOLD）と前記アンドゲート１１０ｂの出力信号が印加されるアップ／ダウン計数制御端子（UP／〜DOWN）を有し３ビットの行アドレスを発生するためのアップ／ダウンカウンタ１２０ａ、前記アップ／ダウンカウンタ１２０ａの出力信号をデコーディングするためのデコーダ１２０ｂより構成されている。
【００３０】
第２アップ／ダウンカウンタ２２０は前記アンドゲート２１０ａの出力信号が印加されるホールド端子（HOLD）と前記アンドゲート２１０ｂの出力信号が印加されるアップ／ダウン計数制御端子（UP／〜DOWN）を有し３ビットの列アドレスを発生するためのアップ／ダウンカウンタ２２０ａ、前記アップ／ダウンカウンタ２２０ａの出力信号をデコーディングするためのデコーダ２２０ｂより構成されている。
【００３１】
次の行状態生成回路１３０は前記デコーダ１２０ｂの第８、第７、第２、第１出力信号を反転するためのインバータ１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ、前記デコーダ１２０ｂの第１出力信号と前記デコーダ２２０ｂの第７出力信号を論理和するためのオアゲート１３０ｅ、前記オアゲート１３０ｅの出力信号と前記アンドゲート１１０ａの出力信号を論理積するためのアンドゲート１３０ｆ、前記アンドゲート１１０ｂ、インバータ１３０ａ，１３０ｂの出力信号と前記デコーダ２２０ｂの第１出力信号の反転された信号を論理積するためのアンドゲート１３０ｇ、前記アンドゲート１１０ｃの出力信号と前記デコーダ２２０ｂの第８出力信号を論理積するためのアンドゲート１３０ｈ、前記アンドゲート１１０ａとインバータ１３０ｄ，２３０ｂの出力信号を論理積するためのアンドゲート１３０ｉ、前記アンドゲート１１０ｂの出力信号と前記デコーダ２２０ｂの第１出力信号を論理積するためのアンドゲート１３０ｊ、前記アンドゲート１１０ｃと前記インバータ１３０ｃの出力信号と前記デコーダ２２０ｂの反転された第８出力信号を論理積するためのアンドゲート１３０ｋ、前記アンドゲート１３０ｆ，１３０ｇ，１３０ｈの出力信号を論理積するためのアンドゲート１３０１、前記アンドゲート１３０ｉ，１３０ｊ，１３０ｋの出力信号を論理積するためのアンドゲート１３０ｍより構成されている。
【００３２】
次の列状態生成回路２３０は前記アンドゲート２１０ｂ、前記インバータ１３０ｄの出力信号と前記デコーダ１２０ｂの第８出力信号を論理積するためのアンドゲート２３０ｅ、前記アンドゲート２１０ｂと前記インバータ１３０ｄの出力信号を論理積するためのアンドゲート２３０ｆ、前記デコーダ１２０ｂの第１出力信号と前記アンドゲート２１０ａの出力信号を論理積するためのアンドゲート２３０ｇ、前記アンドゲート２３０ｅ，２３０ｆの出力信号を論理和するためのオアゲート２３０ｈ、前記アンドゲート２１０ｃの出力信号と前記デコーダ１２０ｂの第７出力信号を論理積するためのアンドゲート２３０ｉ、前記アンドゲート２１０ａの出力信号と前記デコーダ２２０ｂの第２出力信号を論理積するためのアンドゲート２３０ｊ、前記アンドゲート２１０ｂの出力信号と前記デコーダ１２０ｂの第１出力信号を論理積するためのアンドゲート２３０ｋ、前記アンドゲート２１０ｃ、前記インバータ１３０ｂ、前記インバータ２３０ｃの出力信号を論理積するためのアンドゲート２３０１、前記アンドゲート２３０ｇ，２３０ｉと前記オアゲート２３０ｈの出力信号を論理積するためのアンドゲート２３０ｍ、前記アンドゲート２３０ｊ，２３０ｋ，２３０１の出力信号を論理積するためのアンドゲート２３０ｎより構成されている。
【００３３】
前記のように構成されたジグザグスキャンアドレス発生回路の動作を説明すると次の通りである。
【００３４】
“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１ｄ及び１１０ｅの出力状態は“００”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“１０”となる。すなわち、行状態は図２Ａに示すように“停止”状態となり、列状態は図２Ｂに示すように“増加”状態となる。この時、第１及び第２アップ／ダウンカウンタ１２０及び２２０の出力はリセットされ、デコーダ１２０ｂ及び２２０ｂの出力Ｏ１は両方とも“１”で、他の出力は全て“０”である。その結果としてのアドレス出力Ｒ〔ｍ〕及びＣ〔ｎ〕は“００００００”となる。そうすると、新たに変化したＯＲゲート１３０ｌと１３０ｍの出力はそれぞれ“１”と“０”になり、ＯＲゲート２３０ｍと２３０ｎはそれぞれ“０”と“１”になる。次に、“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１０ｄ及び１１０ｅの出力状態は“１０”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“０１”となる。すなわち、行状態は図２Ａに示すように“増加”状態となり、列状態は図２Ｂに示すように“減少”状態となる。
【００３５】
この時、カウンタ１２０ａの出力は保持され、カウンタ２２０ａの出力は“００１”になり、そしてデコーダ２２０ａの出力Ｏ２は“１”になり、デコーダ２２０ａの他の出力は全て“０”である。その結果としてのアドレス出力Ｒ〔ｍ〕及びＣ〔ｎ〕は“０００００１”となる。したがって、ＯＲゲート１３０ｌと１３０ｍの出力はそれぞれ“１”と“０”になり、ＯＲゲート２１０ｄと２１０ｅの出力はそれぞれ“０”と“０”になる。次に、“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１０ｄ及び１１０ｅの出力状態は“１０”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“００”となる。すなわち、行状態は図２Ａに示すように“増加”状態となり、列状態は図２Ｂに示すように“停止”状態となる。したがって、カウンタ１２０ａの出力は“００１”となり、カウンタ２２０ａの出力は“０００”となる。すなわち、結果としてのアドレス出力は“００１０００”となる。
【００３６】
【発明の効果】
前述した実施例ではｎ＝３の場合に対するものであるが、ｎの値が増加してもこれに相応するレジスタのみ付加することにより回路構成が可能である。
【００３７】
このような動作過程は行及び列状態遷移表により状態が遷移し、行アドレスと列アドレスは前述した図２Ａ及び２Ｂの順序によりクロックパルス毎に新しい値になったり又は以前状態を保ち続ける。
【００３８】
本発明の他の実施例により前述した方法と同一にデータ復号化時にもメモリからデータをジグザグスキャン方式で判読して遂行できることが本技術分野に熟練した者は容易に理解するであろう。
【図面の簡単な説明】
【図１】 従来のジグザグスキャンアドレス生成方法を説明するための図面である。
【図２】 Ａは表１の行アドレスの状態変換を示す状態図である。Ｂは表１の列アドレスの状態変換を示す状態図である。
【図３】 本発明のジグザグスキャンアドレス発生回路のブロック図である。
【図４】 本発明のジグザグスキャンアドレス発生回路の望ましい実施例の回路図である。
【符号の説明】
１００…行アドレス発生回路
２００…列アドレス発生回路
【産業上の利用分野】
本発明はアドレス発生回路に係り、特にジグザグスキャンのためのジグザグスキャンアドレス発生回路に関する。
【０００２】
【従来の技術】
ジグザグアドレススキャン方法は映像電話、映像会議等に用いられる動映像符号化器だけでなく、一般の高画質を具現する他の映像装置にも適用可能であり、特に次世代ディジタル方式の高画質テレビジョンの映像圧縮方法等に適用できる。
【０００３】
例えば、データ伝送時に離散余弦変換（ＤＣＴ；Discrete Cosine Transform ）、量子化及び可変長符号化等を通じて映像データ圧縮を遂行する。その中でＤＣＴ及び量子化等を遂行したＤＣＴ係数は一般的に低周波領域に集中されている。そこで、低周波領域から高周波領域に係数を順次に配列することにより低周波領域には大きい係数値が不規則的に、高周波領域には０に近い小さい係数値が配列される。
【０００４】
前述した量子化係数を順に配列する方式としては直交スキャン方式とジグザグスキャン方式等がある。直交スキャン方式は前述した通りＤＣＴ係数が低域に集中されているにもかかわらず低周波領域から高周波領域に順次にスキャンを遂行するので非効率的に圧縮を遂行する。反面、ジグザグスキャン方式は大きい値の集中されている低周波領域からジグザグ式でスキャンを遂行する方式であり、大きい値はそのまま伝送するが、０が多く発生する高い周波数領域には０の値を全部伝送せず連続される０の個数を伝送することによって、より効率的にデータが圧縮できる方式である。
【０００５】
従って、ディジタル映像圧縮方法の国際規格であるＪＰＥＧ規格、Ｈ．２６１等でジグザグスキャン方式を使用するように規定している。
しかしながら、このような利点にもかかわらず現在まで実用されていない。
【０００６】
【発明が解決しようとする課題】
本発明の目的は量子化されたディジタル映像信号及び可変長復号化された映像信号に応答し信号圧縮と復元をするジグザグスキャンのためのジグザグスキャンアドレス発生回路を提供することである。
【０００７】
本発明の他の目的は回路構成を簡単にするジグザグスキャンアドレス発生回路を提供することである。
【０００８】
【課題を解決するための手段】
前記他の目的を達成するためのジグザグスキャンアドレス発生回路はイネーブル信号に応答し現在状態を停止、増加及び減少する行アドレス信号を発生するための行アドレス発生手段と、前記イネーブル信号に応答し現在状態を停止、増加及び減少する列アドレス信号を発生するための列アドレス発生手段より構成されている。
【０００９】
【作用】
ジグザグスキャンアドレス発生方法によりジグザグスキャンアドレス発生回路を行アドレス発生回路と列アドレス発生回路に構成して、ハードウェア化した。
【００１０】
【実施例】
図１において、２n ×２n の画面の映像データを番号順に、即ち点線で表示した矢印方向の順にスキャンする。即ち、２n ×２n の画面の映像データを貯蔵したメモリからデータを記録したり判読する時そのデータがジグザグ順にスキャニングされることを示す。メモリからデータを判読したりメモリにデータを記録する時、通常のメモリに用いられる順次に増加するアドレスカウンタではジグザグスキャンが実現できない。
【００１１】
表１は本発明によるジグザグスキャニングアドレスの発生を示す。
【表１】
表１で、図１の一番目のアドレスは行アドレス０、列アドレス０に対応する。二番目のアドレスは行アドレス０、列アドレス１に対応し、このように続けられる。最後に、２n ×２n 番目のアドレスは行アドレス２n −１、列アドレス２n −１に対応する。ここで、行アドレスはアドレスの上位ビットであり、列アドレス下位ビットである。
【００１３】
図２Ａは表１の行アドレスの状態図である。
図２Ａの状態図で次の状態でアドレスの変化がなければ停止状態４１、次の状態でアドレスの増加があると増加状態４２、次の状態でアドレスの減少があれば減少状態４３を示す。即ち、表１で一番目アドレスから二番目アドレスへのアドレスの変化がないのでこの状態は停止状態と呼ばれる。しかしながら、二番目アドレスから三番目アドレスにアドレスが１ほど増加するので増加状態が存在し、四番目アドレスから五番目アドレスにアドレスが１ほど減少するので減少状態が存在する。
【００１４】
ＲＳ０の条件、即ち行アドレスが０であったり列アドレスが２n −２を満足するとアドレスは停止状態４１から増加状態４２に遷移ＲＳ０で表現される増加状態に行く。もしＲＳ０の条件が満たされなければ、アドレスは停止状態４１から減少状態４３に遷移〜ＲＳ０（「〜」は反転を表す。図面ではオーバーバーで表す。）で表現される減少状態に行く。もしＲＳ１の条件、即ち行アドレスが２n −２又は２n −１を満たさなければ、アドレスは増加状態４２から停止状態４１に遷移ＲＳ１で表現される増加を停止する。もしＲＳ２条件が満足されれば、即ち列アドレスが０なら、アドレスは遷移ＲＳ２で表現される増加状態４２から減少状態４３となる。もしＲＳ１とＲＳ２の条件が全部満たされなければ、即ち〜ＲＳ１，〜ＲＳ２の条件が満足されれば、アドレスは曲線の矢印により指示されるように増加状態４２を保つ。もしＲＳ３条件が満たされると即ち行アドレスが１１なら、アドレスは減少状態４３から停止状態４１への遷移ＲＳ３により表現される減少状態を止める。もしＲＳ４の条件が満足されれば、即ち列アドレスが２n −２又は２n −１なら、アドレスは減少状態から増加状態への遷移ＲＳ４で表現される減少状態４３から増加状態４２となる。もしＲＳ３とＲＳ４の条件が全て満足されなければ、即ち〜ＲＳ３，〜ＲＳ４の条件が満たされると、アドレスは曲線の矢印により指示された通り減少状態４３を保つ。
【００１５】
図２Ｂは表１の列アドレスの状態変化を示す状態図である。
図２Ｂにおいて、もし次の状態でアドレスの変化がなければ停止状態５１として表現される。次の状態でアドレスの増加は増加状態５２として表現される。そして、次の状態でアドレスの減少は減少状態５３として表現される。言い換えれば、表１で一番目アドレスから二番目アドレスにアドレスが増加するので増加状態が存在し、第２アドレスから第３アドレスへの減少があるので減少状態が存在する。しかしながら、列アドレスに対し第３アドレスから第４アドレスにアドレスの変化がないので、この状態は停止状態と呼ばれる。
【００１６】
もしＣＳ０条件が満足されれば、即ち列アドレスが０なら、アドレスは停止状態５１から増加状態５２への遷移ＣＳ０で表現される増加状態となる。もしＣＳ０条件が満足されなければ、アドレスは停止状態５１から減少状態５３への遷移〜ＣＳ０で表現される減少状態となる。もしＣＳ１の条件が満足されれば、即ち列アドレスが２n −２であり、行アドレスが０と２n −１でなければ、アドレスは増加状態５２から停止状態５１への遷移ＣＳ１で表現される増加を停止する。もしＣＳ２条件が満足されれば、即ち列アドレスが０なら、アドレスは増加状態から減少状態への遷移ＣＳ２で表現される増加状態５２から減少状態５３に行く。もしＣＳ１とＣＳ２の条件が満たされなければ、即ち〜ＣＳ１，〜ＣＳ２が満たされると、アドレスは曲線の矢印により指示されたように増加状態５２が保たれる。もしＣＳ３条件が満足されれば、即ち列アドレスが１であり、行アドレスが２n −２でなければ、アドレスは減少状態５３から停止状態５１への遷移ＣＳ３により表現された減少を停止する。もしＣＳ４条件が満足されれば、即ち行アドレスが２n −２なら、アドレスは減少状態から増加状態への遷移ＣＳ４で表現された減少状態５３から増加状態５２となる。もしＣＳ３とＣＳ４の条件が全部満足されなければ、即ち〜ＣＳ３，〜ＣＳ４の条件が満たされると、曲線の矢印により指示されたように減少状態５３を維持する。
【００１７】
表２は図２Ａに示した状態図による行アドレスの状態遷移表である。
【表２】
表２で、現在状態が“００”でＲＳ０が１であり、ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４が全部Ｘ（don't care：いずれでもよい）の場合には図２Ａの状態図に示したように、アドレスが停止状態４１から増加状態４２への遷移を作るので、行アドレスは１増加され“１０”となる。続けて表２を参照すれば、現在状態が“１０”でＲＳ１，ＲＳ２の双方共が０であり、ＲＳ３，ＲＳ４，ＲＳ５が全てＸなら、アドレス状態が増加状態４２を保つので、次の状態は元の状態を維持する。即ち“１０”を保つ。同じ方法として、現在状態が“０１”でありＲＳ０，ＲＳ１，ＲＳ３が全部ＸでありＲＳ３，ＲＳ４の双方共が０なら、アドレス状態が減少状態４３を保つので元の状態が維持される。言い換えれば、次の状態はまだ“０１”である。
【００１９】
表３は図２Ｂに示した状態図による列アドレスの状態遷移表である。
【表３】
表３で、現在状態が“００”でＣＳ０が１、ＣＳ１，ＣＳ２，ＣＳ３及びＣＳ４が全部Ｘなら、列アドレスは図２Ｂに示したように、停止状態５１から増加状態５２へ遷移を作るので、１増加される。表３に関して、現在状態が“１０”でありＣＳ１，ＣＳ２の双方共が０でありＣＳ０，ＣＳ３及びＣＳ４が全てＸなら、アドレスが増加状態５２を維持するので元の状態が保たれる。即ち“１０”に止まる。同じ方法として、現在状態が“１０”でありＣＳ０，ＣＳ１，ＣＳ２が全部Ｘであり、ＣＳ３，ＣＳ４の双方共が０なら、アドレスが減少状態５３を維持するので元の状態が保たれる。即ち次の状態はまだ“０１”である。
【００２１】
図３は本発明のジグザグスキャンアドレス発生回路のブロック図である。
図３において、ジグザグアドレス発生回路はイネーブル信号によりイネーブルされ行アドレスを発生するための行アドレス発生回路１００及びイネーブル信号によりイネーブルされ列アドレスを発生するための列アドレス発生回路２００より構成されている。
【００２２】
行アドレス発生回路１００は行状態レジスタデコーダ１１０、次の行状態生成回路１３０及び第１アップ／ダウンカウンタ１２０より構成されている。
【００２３】
列アドレス発生回路２００は列状態レジスタデコーダ２１０、次の列状態生成回路２３０及び第２アップ／ダウンカウンタ２２０より構成されている。
【００２４】
行状態レジスタデコーダ１１０は所定のイネーブル信号を入力しデータ圧縮及び復元を開示し、２ビットレジスタを通じて停止、増加及び減少状態制御信号を次の行状態生成回路１３０及び第１アップ／ダウンカウンタ１２０に出力する。第１アップ／ダウンカウンタ１２０は現在の行状態信号が停止であることを規定するカウンタ値を維持し、又増加状態信号が有効であると、カウンタ値を１ほど増加させ、減少状態信号が有効であれば、カウンタ値を１ほど減少させる。又、第１アップ／ダウンカウンタ１２０で生成された３ビットのデータはメモリのアドレスとして用いられ、次の行状態を生成するために次の行状態生成回路１３０に伝達される。次の行状態生成回路１３０は現在の行状態信号、第１アップ／ダウンカウンタ１２０と第２アップ／ダウンカウンタ２２０の出力信号を入力し前述した状態図の遷移条件により生成できる。
【００２５】
列アドレス生成部２００の動作は図１に示したように前述した行アドレス生成部１００の動作と同一である。
【００２６】
前述した説明を通じて全体２ｎビットアドレスはｎビット行アドレスＲ（ｎ）を上位ビットとして、ｎビット列アドレスＣ（ｎ）を下位ビットとして設定してアドレスＡＤＤＲ｛Ｒ（ｎ），Ｃ（ｎ）｝のように生成できる。
【００２７】
図４は図３に示したブロック図の実施例の詳細な回路図である。
図４において、行状態レジスタデコーダ１１０はイネーブル信号ＥＮが印加されるリセット端子Ｒ、接地電圧に連結されたセット端子Ｓをそれぞれ有するＲＳフリップフロップ１１０ｄ，１１０ｅ、前記ＲＳフリップフロップ１１０ｄ，１１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート１１０ａ、前記ＲＳフリップフロップ１１０ｄの出力端子Ｑと前記ＲＳフリップフロップ１１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート１１０ｂ、前記ＲＳフリップフロップ１１０ｄの反転出力端子〜Ｑと前記ＲＳフリップフロップ１１０ｅの出力端子Ｑからの信号を論理積するためのアンドゲート１１０ｃより構成されている。
【００２８】
列状態レジスタデコーダ２１０はイネーブル信号ＥＮが印加されるセット端子Ｓ、接地電圧に連結されたリセット端子Ｒを有するＲＳフリップフロップ２１０ｄ、イネーブル信号ＥＮが印加されるリセット端子Ｒ、接地電圧に連結されたセット端子Ｓを有するＲＳフリップフロップ２１０ｅ、前記ＲＳフリップフロップ２１０ｄ，２１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート２１０ａ、前記ＲＳフリップフロップ２１０ｄの出力端子Ｑからの信号と前記ＲＳフリップフロップ２１０ｅの反転出力端子〜Ｑからの信号を論理積するためのアンドゲート２１０ｂ、前記ＲＳフリップフロップ２１０ｄの反転出力端子〜Ｑからの信号とＲＳフリップフロップ２１０ｅの出力端子Ｑからの信号を論理積するためのアンドゲート２１０ｃより構成されている。
【００２９】
第１アップ／ダウンカウンタ１２０は前記アンドゲート１１０ａの出力信号が印加されるホールド端子（HOLD）と前記アンドゲート１１０ｂの出力信号が印加されるアップ／ダウン計数制御端子（UP／〜DOWN）を有し３ビットの行アドレスを発生するためのアップ／ダウンカウンタ１２０ａ、前記アップ／ダウンカウンタ１２０ａの出力信号をデコーディングするためのデコーダ１２０ｂより構成されている。
【００３０】
第２アップ／ダウンカウンタ２２０は前記アンドゲート２１０ａの出力信号が印加されるホールド端子（HOLD）と前記アンドゲート２１０ｂの出力信号が印加されるアップ／ダウン計数制御端子（UP／〜DOWN）を有し３ビットの列アドレスを発生するためのアップ／ダウンカウンタ２２０ａ、前記アップ／ダウンカウンタ２２０ａの出力信号をデコーディングするためのデコーダ２２０ｂより構成されている。
【００３１】
次の行状態生成回路１３０は前記デコーダ１２０ｂの第８、第７、第２、第１出力信号を反転するためのインバータ１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ、前記デコーダ１２０ｂの第１出力信号と前記デコーダ２２０ｂの第７出力信号を論理和するためのオアゲート１３０ｅ、前記オアゲート１３０ｅの出力信号と前記アンドゲート１１０ａの出力信号を論理積するためのアンドゲート１３０ｆ、前記アンドゲート１１０ｂ、インバータ１３０ａ，１３０ｂの出力信号と前記デコーダ２２０ｂの第１出力信号の反転された信号を論理積するためのアンドゲート１３０ｇ、前記アンドゲート１１０ｃの出力信号と前記デコーダ２２０ｂの第８出力信号を論理積するためのアンドゲート１３０ｈ、前記アンドゲート１１０ａとインバータ１３０ｄ，２３０ｂの出力信号を論理積するためのアンドゲート１３０ｉ、前記アンドゲート１１０ｂの出力信号と前記デコーダ２２０ｂの第１出力信号を論理積するためのアンドゲート１３０ｊ、前記アンドゲート１１０ｃと前記インバータ１３０ｃの出力信号と前記デコーダ２２０ｂの反転された第８出力信号を論理積するためのアンドゲート１３０ｋ、前記アンドゲート１３０ｆ，１３０ｇ，１３０ｈの出力信号を論理積するためのアンドゲート１３０１、前記アンドゲート１３０ｉ，１３０ｊ，１３０ｋの出力信号を論理積するためのアンドゲート１３０ｍより構成されている。
【００３２】
次の列状態生成回路２３０は前記アンドゲート２１０ｂ、前記インバータ１３０ｄの出力信号と前記デコーダ１２０ｂの第８出力信号を論理積するためのアンドゲート２３０ｅ、前記アンドゲート２１０ｂと前記インバータ１３０ｄの出力信号を論理積するためのアンドゲート２３０ｆ、前記デコーダ１２０ｂの第１出力信号と前記アンドゲート２１０ａの出力信号を論理積するためのアンドゲート２３０ｇ、前記アンドゲート２３０ｅ，２３０ｆの出力信号を論理和するためのオアゲート２３０ｈ、前記アンドゲート２１０ｃの出力信号と前記デコーダ１２０ｂの第７出力信号を論理積するためのアンドゲート２３０ｉ、前記アンドゲート２１０ａの出力信号と前記デコーダ２２０ｂの第２出力信号を論理積するためのアンドゲート２３０ｊ、前記アンドゲート２１０ｂの出力信号と前記デコーダ１２０ｂの第１出力信号を論理積するためのアンドゲート２３０ｋ、前記アンドゲート２１０ｃ、前記インバータ１３０ｂ、前記インバータ２３０ｃの出力信号を論理積するためのアンドゲート２３０１、前記アンドゲート２３０ｇ，２３０ｉと前記オアゲート２３０ｈの出力信号を論理積するためのアンドゲート２３０ｍ、前記アンドゲート２３０ｊ，２３０ｋ，２３０１の出力信号を論理積するためのアンドゲート２３０ｎより構成されている。
【００３３】
前記のように構成されたジグザグスキャンアドレス発生回路の動作を説明すると次の通りである。
【００３４】
“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１ｄ及び１１０ｅの出力状態は“００”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“１０”となる。すなわち、行状態は図２Ａに示すように“停止”状態となり、列状態は図２Ｂに示すように“増加”状態となる。この時、第１及び第２アップ／ダウンカウンタ１２０及び２２０の出力はリセットされ、デコーダ１２０ｂ及び２２０ｂの出力Ｏ１は両方とも“１”で、他の出力は全て“０”である。その結果としてのアドレス出力Ｒ〔ｍ〕及びＣ〔ｎ〕は“００００００”となる。そうすると、新たに変化したＯＲゲート１３０ｌと１３０ｍの出力はそれぞれ“１”と“０”になり、ＯＲゲート２３０ｍと２３０ｎはそれぞれ“０”と“１”になる。次に、“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１０ｄ及び１１０ｅの出力状態は“１０”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“０１”となる。すなわち、行状態は図２Ａに示すように“増加”状態となり、列状態は図２Ｂに示すように“減少”状態となる。
【００３５】
この時、カウンタ１２０ａの出力は保持され、カウンタ２２０ａの出力は“００１”になり、そしてデコーダ２２０ａの出力Ｏ２は“１”になり、デコーダ２２０ａの他の出力は全て“０”である。その結果としてのアドレス出力Ｒ〔ｍ〕及びＣ〔ｎ〕は“０００００１”となる。したがって、ＯＲゲート１３０ｌと１３０ｍの出力はそれぞれ“１”と“０”になり、ＯＲゲート２１０ｄと２１０ｅの出力はそれぞれ“０”と“０”になる。次に、“ハイ”論理のイネーブル信号ＥＮが入力されると、Ｄフリップフロップ１１０ｄ及び１１０ｅの出力状態は“１０”となり、Ｄフリップフロップ２１０ｄ及び２１０ｅの出力状態は“００”となる。すなわち、行状態は図２Ａに示すように“増加”状態となり、列状態は図２Ｂに示すように“停止”状態となる。したがって、カウンタ１２０ａの出力は“００１”となり、カウンタ２２０ａの出力は“０００”となる。すなわち、結果としてのアドレス出力は“００１０００”となる。
【００３６】
【発明の効果】
前述した実施例ではｎ＝３の場合に対するものであるが、ｎの値が増加してもこれに相応するレジスタのみ付加することにより回路構成が可能である。
【００３７】
このような動作過程は行及び列状態遷移表により状態が遷移し、行アドレスと列アドレスは前述した図２Ａ及び２Ｂの順序によりクロックパルス毎に新しい値になったり又は以前状態を保ち続ける。
【００３８】
本発明の他の実施例により前述した方法と同一にデータ復号化時にもメモリからデータをジグザグスキャン方式で判読して遂行できることが本技術分野に熟練した者は容易に理解するであろう。
【図面の簡単な説明】
【図１】 従来のジグザグスキャンアドレス生成方法を説明するための図面である。
【図２】 Ａは表１の行アドレスの状態変換を示す状態図である。Ｂは表１の列アドレスの状態変換を示す状態図である。
【図３】 本発明のジグザグスキャンアドレス発生回路のブロック図である。
【図４】 本発明のジグザグスキャンアドレス発生回路の望ましい実施例の回路図である。
【符号の説明】
１００…行アドレス発生回路
２００…列アドレス発生回路
Claims (6)
- イネーブル信号に応答し現在状態を停止、増加及び減少する行アドレス信号を発生するための行アドレス発生手段と、
前記イネーブル信号に応答し現在状態を停止、増加及び減少する列アドレス信号を発生するための列アドレス発生手段を具備しジグザグアドレスを発生するジグザグスキャンアドレス発生回路において、
前記行アドレス発生手段は、
イネーブル信号に応答し次行状態信号を入力しデコーディングするための行状態貯蔵及びデコーディング手段と、
行状態貯蔵及びデコーディング手段の出力信号に応答しアップ／ダウン計数し行アドレス信号を発生するための第１アップ／ダウン計数手段と、
前記行状態貯蔵及びデコーディング手段の出力信号と前記第１アップ／ダウン計数手段の出力信号及び列アドレス信号を入力し次行状態信号を発生するための次行状態発生手段を具備し
前記行状態貯蔵及びデコーディング手段は、
前記イネーブル信号によりセットされるセット入力端子と接地に連結されたリセット端子を有し前記次行状態発生回路の出力信号をデータ入力端子にそれぞれ入力する第１、第２フリップフロップと、
前記第１フリップフロップの反転出力信号と前記第２フリップフロップの反転出力信号を入力して論理積する第１論理積手段と、
前記第１フリップフロップの出力信号と前記第２フリップフロップの反転出力信号を入力して論理積する第２論理積手段と、
前記第１フリップフロップの反転出力信号と前記第２フリップフロップの出力信号を入力して論理積する第３論理積手段を具備したことを特徴とするジグザグスキャンアドレス発生回路。 - 前記第１アップ／ダウン計数手段は、
前記第１論理積手段の出力信号を入力するホールド端子と前記第２論理積手段の出力信号を入力するアップ／ダウン端子を有し前記第２論理積手段の出力信号に応答し計数して３ビットの行アドレス信号を発生するための第１アップ／ダウンカウンタと、
前記第１アップ／ダウンカウンタの出力信号をデコーディングするための第１デコーダを具備することを特徴とする請求項１記載のジグザグスキャンアドレス発生回路。 - 前記列アドレス発生手段は、
イネーブル信号に応答し次列状態信号を入力しデコーディングするための列状態貯蔵及びデコーディング手段と、
前記列状態貯蔵及びデコーディング手段の出力信号に応答しアップ／ダウン計数し列アドレス信号を発生するための第２アップ／ダウン計数手段と、
前記列状態貯蔵及びデコーディング手段の出力信号と前記第２アップ／ダウン計数手段の出力信号及び行アドレス信号を入力し次列状態信号を発生するための次列状態発生手段を具備し、
前記列状態貯蔵及びデコーディング手段は、
前記イネーブル信号によりセットされるセット入力端子と接地に連結されたリセット端子を有し前記次行状態発生回路の第１出力信号をデータ入力端子に入力する第３フリップフロップと、
前記イネーブル信号によりリセットされるリセット入力端子と接地に連結されたセット入力端子を有し前記次行状態発生回路の第２出力信号をデータ入力端子に入力する第４フリップフロップと、
前記第３、第４フリップフロップの反転出力信号を論理積するための第４論理積手段と、
前記第３フリップフロップの出力信号と前記第４フリップフロップの反転出力信号を論理積するための第５論理積手段と、
前記第３フリップフロップの反転出力信号と前記第４フリップフロップの出力信号を論理積するための第６論理積手段を具備したことを特徴とする請求項１記載のジグザグスキャンアドレス発生回路。 - 前記第２アップ／ダウン計数手段は、
前記第１論理積手段の出力信号を入力するホールド端子と前記第２論理積手段の出力信号を入力するアップ／ダウン端子を有し前記第２論理積手段の出力信号に応答し計数して３ビットの行アドレス信号を発生するための第２アップ／ダウンカウンタと、
前記第２アップ／ダウンカウンタの出力信号をデコーディングするための第２デコーダを具備することを特徴とする請求項３記載のジグザグスキャンアドレス発生回路。 - 前記次行状態発生手段は、
前記第１デコーダの第８、第７、第２、第１出力信号を反転するための第１、第２、第３、第４インバータと、
前記第１デコーダの第１出力信号と前記第２デコーダの第７出力信号を論理和するための第１論理和手段と、
前記第１論理和手段の出力信号と前記第１論理積手段の出力信号を論理積するための第７論理積手段と、
前記第２論理積手段、第１，２インバータの出力信号と前記第２デコーダの第１出力信号の反転された信号を論理積するための第８論理積手段と、
前記第３論理積手段の出力信号と前記第２デコーダの第８出力信号を論理積するための第９論理積手段と、
前記第１論理積手段、前記第４インバータの出力信号と前記第２デコーダの第７出力信号の反転された信号を論理積するための第１０論理積手段と、
前記第２論理積手段と前記第２デコーダの第１出力信号を論理積するための第１１論理積手段と、
前記第３論理積手段、前記第３インバータの出力信号と前記第２デコーダの反転された第８出力信号を論理積するための第１２論理積手段と、
前記第７，８，９論理積手段の出力信号を論理積するための第１３論理積手段と、
前記第１０，１１，１２論理積手段の出力信号を論理積するための第１４論理積手段を具備することを特徴とする請求項２又は４記載のジグザグスキャンアドレス発生回路。 - 前記次列状態発生回路は、
前記第５論理積手段、前記第４インバータの出力信号と前記第１デコーダの第８出力信号を論理積するための第１５論理積手段と、
前記第５論理積手段と前記第４インバータの出力信号を論理積するための第１６論理積手段と、
前記第１デコーダの第１出力信号と第４論理積手段の出力信号を論理積するための第１７論理積手段と、
前記第１５，１６論理積手段の出力信号を論理和するための第２論理和手段と、
前記第６論理積手段の出力信号と前記第１デコーダの第７出力信号を論理積するための第１８論理積手段と、
前記第４論理積手段の出力信号と前記第２デコーダの第２出力信号を論理積するための第１９論理積手段と、
前記第５論理積手段の出力信号と前記第１デコーダの第１出力信号を論理積するための第２０論理積手段と、
前記第６論理積手段、前記第２インバータ、前記第７インバータの出力信号を論理積するための第２１論理積手段と、
前記第１７，１８論理積手段の出力信号と前記第２論理和手段の出力信号を論理積するための第２２論理積手段と、
前記第１９，２０，２１論理積手段の出力信号を論理積するための第２３論理積手段を 具備することを特徴とする請求項２又は３記載のジグザグスキャンアドレス発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-P-009910 | 1993-06-02 | ||
| KR1019930009910A KR960015394B1 (ko) | 1993-06-02 | 1993-06-02 | 지그재그 어드레스 생성 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168933A JPH07168933A (ja) | 1995-07-04 |
| JP3737141B2 true JP3737141B2 (ja) | 2006-01-18 |
Family
ID=19356685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12126194A Expired - Fee Related JP3737141B2 (ja) | 1993-06-02 | 1994-06-02 | ジグザグスキャンアドレス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479466A (ja) |
| JP (1) | JP3737141B2 (ja) |
| KR (1) | KR960015394B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400977A (zh) * | 2018-02-07 | 2018-08-14 | 苏州科达科技股份有限公司 | 视频数据调取方法及装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583851B2 (en) * | 1992-03-17 | 2003-06-24 | Sony Corporation | Photographic and video image system |
| JP3394067B2 (ja) * | 1993-04-13 | 2003-04-07 | 株式会社日立国際電気 | 画像発生装置 |
| US6032242A (en) * | 1997-10-15 | 2000-02-29 | Industrial Technology Research Institute | Methods and systems for generating alternate and zigzag address scans based on feedback addresses of alternate and zigzag access patterns |
| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| EP1133157A3 (en) | 1999-12-28 | 2004-10-27 | Sony Corporation | Image commercial transactions system and method, image transfer system and method, image distribution system and method, display device and method |
| EP1830552A1 (en) | 1999-12-28 | 2007-09-05 | Sony Corporation | Image commercial transactions system and method |
| US20060227865A1 (en) * | 2005-03-29 | 2006-10-12 | Bhaskar Sherigar | Unified architecture for inverse scanning for plurality of scanning scheme |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197590A (en) * | 1976-01-19 | 1980-04-08 | Nugraphics, Inc. | Method for dynamically viewing image elements stored in a random access memory array |
| US5386233A (en) * | 1993-05-13 | 1995-01-31 | Intel Corporation | Method for efficient memory use |
-
1993
- 1993-06-02 KR KR1019930009910A patent/KR960015394B1/ko not_active IP Right Cessation
-
1994
- 1994-06-02 JP JP12126194A patent/JP3737141B2/ja not_active Expired - Fee Related
- 1994-06-02 US US08/253,253 patent/US5479466A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400977A (zh) * | 2018-02-07 | 2018-08-14 | 苏州科达科技股份有限公司 | 视频数据调取方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07168933A (ja) | 1995-07-04 |
| KR950002457A (ko) | 1995-01-04 |
| KR960015394B1 (ko) | 1996-11-11 |
| US5479466A (en) | 1995-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118902A (en) | Device and method for data compression/decompression using a discrete wavelet transform | |
| US5706001A (en) | Run-length decoding apparatus for use in a video signal decoding system | |
| US5216712A (en) | Recording apparatus | |
| JP3737141B2 (ja) | ジグザグスキャンアドレス発生回路 | |
| JPS6248437B2 (ja) | ||
| US5648774A (en) | Variable length coding with three-field codes | |
| JPH0326947B2 (ja) | ||
| JP3520670B2 (ja) | 可変長符号処理装置および画像処理装置 | |
| JPH0460391B2 (ja) | ||
| EP0808069B1 (en) | A Quantizer for video signal encoding system | |
| US5689254A (en) | Decoding circuit for runlength codes | |
| US5754232A (en) | Zig-zag and alternate scan conversion circuit for encoding/decoding videos | |
| JPH06303591A (ja) | 画像符号化装置 | |
| EP0470793B1 (en) | Digital signal orthogonal transformer apparatus | |
| JP3432655B2 (ja) | 画像符号化装置 | |
| JP2728003B2 (ja) | ゼロラン展開回路およびゼロラン展開方法 | |
| JPH058621B2 (ja) | ||
| JPH053185B2 (ja) | ||
| Wei et al. | A programmable parallel Huffman decoder | |
| JP3366033B2 (ja) | アドレス変換回路及びこれを備えた直交変換回路 | |
| KR100252636B1 (ko) | 제이.피.이.쥐.영상압축을위한8*8블럭어드레스발생회로 | |
| EP0703675A2 (en) | Variable length decoding method and apparatus | |
| JPS5928763A (ja) | 画情報符号化および復号化用情報検出回路 | |
| JPS60244160A (ja) | 画像信号の符号化装置 | |
| US6127952A (en) | Video data recording apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050926 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051026 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |