JPH01112347A - ディジタル信号処理プロセッサのアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 口既　　要〕 プログラムメモリ空間とテーブルデータメモリ空間とを
独立させたＲＯＭを用いるいわゆるハーバードアーキテ
クチュアによるデジタル信号処理プロセッサに関し、 このＲＯＭの読出アドレスを選択するセレクタによる遅
延を除去することによってＲＯＭの実効アクセスタイム
を短縮することを目的とし、プログラムメモリ空間とテ
ーブルデータメモリ空間とを独立させて格納しているＲ
　ＯＭを有するハーバードアーキテクチュアによるディ
ジタル信号処理プロセッサにおいて、テーブルデータの
アドレスとプログラムのアドレスを選択して供給するセ
レクタと、このセレクタの出力をストアして上記ＲＯＭ
の読出アドレスとして供給するアドレスレジスタとを設
けることによって構成する。

〔産業上の利用分野〕

音声などの符号化を行なうために、ディジタル信号処理
プロセッサ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃ
ｅｓｓｏｒ）が広く使用されるようになっており、本発
明は、その処理の高速化をはかるためにプログラムメモ
リ空間とテーブルデータメモリ空間とを独立させたＲＯ
Ｍを用いるいわゆるハーバードアーキテクチ且アによる
デジタル信号処理プロセッサに関する。

〔従来の技術〕

第２図は、従来のハーバードアーキテクチ二アによるデ
ィジタル信号処理プロセッサのアドレス制御回路の構成
の例を示すものである。

プログラムメモリ空間とデータメモリ空間とが独立して
設けられているＲＯＭ３１の読出アドレスはセレクタ３
２の出力アドレスによって与えられるが、このセレクタ
３２の一方の入力端子３２１にはプログラムを読出すた
めのアドレスがプログラムカウンタ４１から、また他方
の入力端子３２２にはデータを読出すためのアドレスが
テーブルデータアドレスラッチ４０からそれぞれ供給さ
れており、後に説明する第３図（ｂ）のタイムチャート
に示すようにこれらのアドレスは各処理サイクルＴｃｙ
ｃごとに切換えられ、上記ＲＯＭＩの読出アドレスとし
て交互に供給される。

このようにして読出されたプログラムおよびデータは命
令レジスタ３３．３４に順次シフトしながら格納されて
から処理装置３５でのデータ処理に使用され、その処理
結果によって指定されるテーブルデータのアドレスは、
この処理装置３５から上記のテーブルデータアドレスラ
ッチ４０に転送されてラッチされる。

なお、この従来例においては、順次アドレス、分岐アド
レスおよび相対指定あるいは絶対指定によるアドレスが
プログラムの読出アドレスとして選択的に適用し得るよ
うに構成されている。

すなわち、順次アドレスの場合には、プログラムカウン
タ４１からのアドレスに“１”発生回路４１からの′１
″をセレクタ４２を介して加算器４３において加算する
ことによって得た次に読出すべきアドレスをセレクタ４
４からプログラムカウンタ４１にストアするように構成
されており、前記命令レジスタ３４に格納されている命
令が絶対アドレスによってプログラムのアドレスを指定
するものであれば、この相対アドレスがセレクタ４２を
介して加算器４３に供給されてこの加算器においてプロ
グラムカウンタ４１にストアされているアドレスに加算
されてセレクタ４４から上記プログラムカウンタ４１に
ストアされる。

また、命令レジスタ３４に格納されている命令が絶対ア
ドレスによってプログラムのアドレスを指定するもので
あれば、この絶対アドレスはこの命令レジスタ３４から
セレクタ４４を経て上記プログラムカウンタ４１にスト
アされ、データバスからのアドレスが分岐先アドレスを
指定する場合には、セレクタ４４から上記プログラムカ
ウンタ４１にストアされる。

〔発明が解決しようとする問題点〕

第２図に示した従来のディジタル信号処理プロセッサの
アドレス制御回路の動作を示す第３図のタイムチャート
において、同図（ａ）に示すようにプログラムを読出す
ためのＲＯＭ３１の読出アドレスｎ　ｌ　ｒ　１２が処
理サイクルＴｃｙｃの２サイクル期間を単位としてプロ
グラムカウンタ４１から出力されるが、同図ら）に示す
ように１つの処理サイクルＴ　ｃ　ｙ　ｃごとにセレク
タ３２が切換わるために例えば第２の処理期間Ｔ２には
テーブルデータアドレスラッチ４０からのテーブルデー
タのアドレスｋがセレクタ３２から出力される。

これによって、ＲＯＭ３１からは同図（Ｃ）に示すよう
にプログラム（ｎ、）、テーブルデータ（ｋ）およびプ
ログラム（ｎ２）が１処理サイクルごとに順次読出され
、命令レジスタ３３．３４に逐次転送・格納されて処理
装置３５での処理に使用される。

しかしながらこの従来技術においては、同図ら）に明ら
かなようにＲＯＭ３１のアクセスタイムＴ、。の他にセ
レクタ３２の切換えのために遅延Ｔｄを生じ、このＲＯ
Ｍ３１から所要のプログラムあるいはテーブルデータを
読出すまでの実質的なアクセスタイムが大きくなるとい
う問題点があった。

本発明は、このＲＯＭの読出アドレスを選択するセレク
タによる遅延Ｔｄを解消することによってＲＯＭの実効
アクセスタイムを短縮することを目的とするものである
。

〔問題点を解決する手段〕

第１図に示すように、プログラムメモリ空間とテーブル
データメモリ空間とを独立させて格納しているＲ　ＯＭ
　１を有するハーバードアーキテクチュアによるディジ
タル信号処理プロセッサのアト１／ス制御回路において
、テーブルデータのアドレスとプログラムのアドレスを
選択して供給するセレクタ３と、このセレクタの出力を
ストアして上記ＲＯＭの読出アドレスとして供給するア
ドレスレジスタ２とを設けるようにした。

〔作　用〕

本発明の原理的実施例を示す第１図において、ＲＯＭＩ
はアドレスレジスタ２に格納されているアドレスによっ
てアクセスされるが、上記ＲＯＭ１のプログラム領域へ
のアクセスは同図中にＰとして示したセレクタ３の３つ
の入力端子３．．３２゜３３から供給されるアドレスに
よって、またこのＲＯＭＩのテーブルデータ領域へのア
クセスは上記セレクタ３の入力端子３４に供給されるア
ドレスによって行なわれる。

しかしながら本発明によって、このセレクタ３の出力は
アドレスレジスタ２に一旦ラッチされてから直接ＲＯＭ
Ｉの読出アドレスとして供給されるので、セレクタ３の
切換えタイミングおよびアドレスレジスタ２の書込み・
読出しのタイミングを選択することによってこのセレク
タ３の切換えによる遅延Ｔｄを解消することができる。

〔実施例〕

先に引用した本発明の原理的実施例を示す第１図におい
ては、上記のようにＲＯＭ　１から読出されたプログラ
ムおよびテーブルデータは順次レジスタ５．６にシフト
しながら格納されて処理装置６において処理され、この
処理によって得られた次に読出すべきテーブルデータの
アドレスＤは上記セレクタ３の入力端子３．に供給され
てこのセレクタ３からアドレスレジスタ２に送うれる。

この第１図の原理的実施例は、プログラムの読出アドレ
スとして既に説明した従来例と同様に、順次アドレスＰ
ｓ、分岐アドレスＰｂ、相対指定によるアドレスＰｉお
よび絶対指定によるアドレスＰｄを選択的に適用し得る
ように構成されている。

すなわち、順次アドレスの場合には、セレクタ３を介し
てアドレスレジスタ２に格納されているプログラムの読
出アドレスと同一のアドレスを格納しているプログラム
カウンタ１０からのアドレスをセレクタ１１を介して加
算器１２に送り、この加算器１２でセレクタ１３を介し
て“１”発生回路１４からの１″をアドレスに加算して
得られたアドレスを再び上記セレクタ３の入力端子３１
に送るとともに上記プログラムカウンタ１０に格納する
。これを繰返えすことによってＲＯＭＩの読出アドレス
は順次“Ｆ′ずつ増加し、ＲＯＭ１の連続したアドレス
に格納されているプログラムは順次読出される。

データバスから与えられる分岐アドレスＰｂによってプ
ログラムの読出領域の先頭アドレスが指定される絶対指
定アドレス命令である場合には、セレクタ３の入力端子
３３からこの分岐アドレスＰｂはアドレスレジスタ２に
格納され、ＲＯＭ１の読出アドレスとして使用されると
同時にセレクタ１１を経て加算器１２に送られる。

この加算器１２では、この分岐アドレスＰｂを先頭とす
る分岐先命令の次のステップを読出すために“１′′発
生回路１４の出力によって“１″が加算されてから上記
セレクタ３の入力端子３１　に送られ、このセレクタか
らアドレスレジスタ２に転送されてＲＯＭ　１の読出ア
ドレスとして使用されるが、このとき同時にセレクタ１
１から上記加算器１２に送られて′１”が加算され、上
記同様に分岐先命令の第３番目のステップの読出アドレ
スとして用いられ、以下このように順次読出しを行う。

ＲＯＭ　１から読出された命令がこのＲＯＭＩの読出領
域の先頭アドレスＰｄを直接指定する直接アドレス命令
であれば、この命令に含まれる先頭アドレスＰｄは命令
レジスタ６から前記セレクタ３の入力端子３２に送られ
、以降は上記の分岐アドレスＰｂによるＲＯＭＩの読出
しの際と同様にこの先頭アドレスに続くステップを順次
読出して処理を行う。

もし、ＲＯＭＩから読出された命令がこのＲＯＭ１の読
出領域の先頭アドレスＰｉを現在読出中のアドレスＰｎ
との差分Ｐａによって間接的に指定する間接アドレス命
令であれば、この命令に含まれるアドレスの差分Ｐａは
命令レジスタ６からセレクタ１３を経て加算器１２に送
られる。そして、プログラムカウンタ１０が格納してい
る現在読出中のＲＯＭＩのアドレスＰｎがセレクタ１１
を介してこの加算器１２の他方の入力端子に供給される
ので、この加算器１２の出力からは（Ｐｎ＋Ｐａ）＝Ｐ
ｉがアドレスとして送出され、セレクタ３０入力端子３
．からアドレスレジスタ２に送られてＲＯＭＩのアドレ
スＰ１からプログラムの第１ステツプが読出される。

以上に述べたところから明らかなように、セレクタ３は
通常（３，あるいは３２あるいは３．）→（３４）→（
３、）→（３，）→（３１〉の順序で切換えられて、プ
ログラムの各ステップとテーブルデータとが交互にＲＯ
ＭＩから読出されて処理装置７でのデジタル信号処理が
行われる。

〔発明の効果〕

本発明によれば、ＲＯＭの読出アドレスをストアしてい
るレジスタとこのＲＯＭのアドレス入力との間に存在し
ていたセレクタを排除することによってこのセレクタに
よる遅延を除去し得るので、ディジタル信号処理プロセ
ッサのサイクルタイムＴｃｙｃに対してＲＯＭのアクセ
スタイムを大きくとることができ、またこのアクセスタ
イムを同一とすれば低速のＲＯＭを使用し得るという格
別の効果が達成できる。

【図面の簡単な説明】

第１図は本発明によるディジタル信号処理プロセッサの
アドレス制御回路の原理的実施例を示す図、 第２図は従来のディジタル信号処理プロセッサのアドレ
ス制御回路を示す図、 第３図は第２図に示した従来例の動作を示すタイムチャ
ートである。 ■はＲＯＭ、２はアドレスレジスタ、３はセレクタであ
る。

Claims (1)

1. 【特許請求の範囲】 プログラムメモリ空間とテーブルデータメモリ空間とを
   独立させて格納しているＲＯＭ（１）を有するハーバー
   ドアーキテクチュアによるディジタル信号処理プロセッ
   サにおいて、 テーブルデータのアドレスとプログラムのアドレスを選
   択して供給するセレクタ（３）と、このセレクタの出力
   をストアして上記ＲＯＭの読出アドレスとして供給する
   アドレスレジスタ（２）とを備えることを特徴とするデ
   ィジタル信号処理プロセッサのアドレス制御回路。