JPS5922166A - 演算装置 - Google Patents
演算装置Info
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- JPS5922166A JPS5922166A JP13156882A JP13156882A JPS5922166A JP S5922166 A JPS5922166 A JP S5922166A JP 13156882 A JP13156882 A JP 13156882A JP 13156882 A JP13156882 A JP 13156882A JP S5922166 A JPS5922166 A JP S5922166A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は一定檗位でサンブリングされた入力データに対
して当該大刀データ並びにそれ以前の出力ビータの関数
として表わされるデータを新だな出力データとして出力
する演算装置に１里する。
して当該大刀データ並びにそれ以前の出力ビータの関数
として表わされるデータを新だな出力データとして出力
する演算装置に１里する。
この種の演算装置の一つにデジタル・フィルタがある。
第１図は２次の巡回型デジタル・フィルタの原理を模式
的に示すもので出力ｙ（Ｔ）は ｙ（Ｔ）＝ｘ（Ｔ） Ｂ＋−ｙ（Ｔ−１） Ｂ２・
ｙｎ ２） ・・・（１）（ただしＴ＝０．１．２・
・） として表現される。なお図中Ｔ。はサンブリング′周期
に対応した遅延時間を示すものである。第２図は第１図
の模式図をデノタル回路で実現した従来の巡回型デジタ
ル・フィルタの構成を示すブＯ、ｙり図である。図中１
１は各種変θが格納されるレジスタファイル（記憶部）
テあ名。
的に示すもので出力ｙ（Ｔ）は ｙ（Ｔ）＝ｘ（Ｔ） Ｂ＋−ｙ（Ｔ−１） Ｂ２・
ｙｎ ２） ・・・（１）（ただしＴ＝０．１．２・
・） として表現される。なお図中Ｔ。はサンブリング′周期
に対応した遅延時間を示すものである。第２図は第１図
の模式図をデノタル回路で実現した従来の巡回型デジタ
ル・フィルタの構成を示すブＯ、ｙり図である。図中１
１は各種変θが格納されるレジスタファイル（記憶部）
テあ名。
上記変数としては周期的にサンブリングされた入力デー
タｘ（Ｔ）、前回出力データｙ（Ｔ−１）、前々回出力
データｙ（Ｔ−２）、とれらのデータｘ（Ｔ）。
タｘ（Ｔ）、前回出力データｙ（Ｔ−１）、前々回出力
データｙ（Ｔ−２）、とれらのデータｘ（Ｔ）。
数、定数（この例ではＢ１＋８２ 、ｔ）があらかじめ
格納されている記憶部たとえばＲＯＭ （ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ ）である。これらレジスタファイ
ル１１およびｎ０Ｍ１２に対するアドレス情報は制御記
憶１３から各ザンブリング周期毎に一定のＩＩ！序で繰
シ返し与えられるようになっている。
格納されている記憶部たとえばＲＯＭ （ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ ）である。これらレジスタファイ
ル１１およびｎ０Ｍ１２に対するアドレス情報は制御記
憶１３から各ザンブリング周期毎に一定のＩＩ！序で繰
シ返し与えられるようになっている。
１４はレジスタファイル１１の出力とＲＯＭ Ｚ ２の
出力との乗算を行なう・乗算器である。１５は加算器、
１６は加算器の加算結果が一時置数されるテンポラリ・
レジスタ（以下、単にレジスタと称する）である。加算
器１５は乗算器１４の出力とレジスタ１６の出力との加
算を行なう。
出力との乗算を行なう・乗算器である。１５は加算器、
１６は加算器の加算結果が一時置数されるテンポラリ・
レジスタ（以下、単にレジスタと称する）である。加算
器１５は乗算器１４の出力とレジスタ１６の出力との加
算を行なう。
１７は演算結果の佑合せ回路（以下、５ＣＡＬと称する
）である。
）である。
このようなデジタル・フィルタでは、制御記憶１３の制
御により第３図に示されるフローチャートに従った千１
同で演算処理が行なわれる。
御により第３図に示されるフローチャートに従った千１
同で演算処理が行なわれる。
すなわち、各サンプリング周期では、まず新しくサンブ
リングされた入力データｘ（Ｔ）がレノスタフアイル１
１のアドレス″０δ”の位置に格納される（処理Ａ）。
リングされた入力データｘ（Ｔ）がレノスタフアイル１
１のアドレス″０δ”の位置に格納される（処理Ａ）。
この°時点でレジスタファイル１ノのアドレス” １０
”には前回出力データｙ（Ｔ−１）が、同じくアドレ
ス”１１”には前前回出力データｙ（Ｔ−２）が格納さ
れており、入力データｘ（Ｔ）が格納されることにより
今回出力データｙ（Ｔ）を算出する準備が整う。そして
、制御われ、乗算器１４、加算器１５を用いて第３図に
示される如く処理Ｂが行なわれる。そして、処理Ｂの最
後の傅−算で求められたレジスタ１６の内容が今回出力
データｙＣＴ）としてレノスタフアイル１ノのアドレス
“０１ ”の位置に格納される。
”には前回出力データｙ（Ｔ−１）が、同じくアドレ
ス”１１”には前前回出力データｙ（Ｔ−２）が格納さ
れており、入力データｘ（Ｔ）が格納されることにより
今回出力データｙ（Ｔ）を算出する準備が整う。そして
、制御われ、乗算器１４、加算器１５を用いて第３図に
示される如く処理Ｂが行なわれる。そして、処理Ｂの最
後の傅−算で求められたレジスタ１６の内容が今回出力
データｙＣＴ）としてレノスタフアイル１ノのアドレス
“０１ ”の位置に格納される。
ところで、上述の演算が行なわれるサンプリング周期Ｔ
における今回出力データｙ（Ｔ）、前回出力データＹ（
Ｔ−１）は、次のサンプリング周期Ｔ＋１の時点では前
回出力データｙ（Ｔ−１，）、前々回出力データｙ（Ｔ
−２）となる。しかし、制御記憶１３（のマイクロ７０
ログラム）は例えば前回出力データｙ（Ｔ−１）を用い
た演算制御を行なう場合、レジスタファイル１１に対し
てサン７０＋）７グ周期に無関係に固定のアドレス°’
１ （１”を出力するので、次のサンプリング周期Ｔ
＋１では前回出力データｙ（Ｔ−１）でなく前々回出力
データｙ（Ｔ−２）を用いた演算が行なわれる不都合カ
生シル。そこで従来のデジタル・フィルタでは、第３図
のフローチャートの処理Ｃに示されるように、成るサン
プリング周期Ｔにおける演算処理が終了した後、次のサ
ンプリング周期Ｔ＋ｌにおける演算処理が開始される前
に出力データの移動を行なう処理が必要であった。−す
なわち処理Ｃでは、レジスタファイル１１のアドレス“
１０”に格納されているデータｙ（Ｔ−１）が当該レジ
スタファイル１ノのアドレス″１１”に移される。これ
により前回出力データｙ（Ｔ−１）は次のサンプリング
周期において前々回出力データｙ（Ｔ−２）として正し
く処理される。同°じ〈レノスタフアイル°１１のアド
レス°（０１”に格納されたデータｙ（Ｔ）はアドレス
゛１０”に移される。これにより今回出力データｙ（Ｔ
）は次のサンプリング周期において前回出力データｙ（
Ｔ−１）として正しく処理される。
における今回出力データｙ（Ｔ）、前回出力データＹ（
Ｔ−１）は、次のサンプリング周期Ｔ＋１の時点では前
回出力データｙ（Ｔ−１，）、前々回出力データｙ（Ｔ
−２）となる。しかし、制御記憶１３（のマイクロ７０
ログラム）は例えば前回出力データｙ（Ｔ−１）を用い
た演算制御を行なう場合、レジスタファイル１１に対し
てサン７０＋）７グ周期に無関係に固定のアドレス°’
１ （１”を出力するので、次のサンプリング周期Ｔ
＋１では前回出力データｙ（Ｔ−１）でなく前々回出力
データｙ（Ｔ−２）を用いた演算が行なわれる不都合カ
生シル。そこで従来のデジタル・フィルタでは、第３図
のフローチャートの処理Ｃに示されるように、成るサン
プリング周期Ｔにおける演算処理が終了した後、次のサ
ンプリング周期Ｔ＋ｌにおける演算処理が開始される前
に出力データの移動を行なう処理が必要であった。−す
なわち処理Ｃでは、レジスタファイル１１のアドレス“
１０”に格納されているデータｙ（Ｔ−１）が当該レジ
スタファイル１ノのアドレス″１１”に移される。これ
により前回出力データｙ（Ｔ−１）は次のサンプリング
周期において前々回出力データｙ（Ｔ−２）として正し
く処理される。同°じ〈レノスタフアイル°１１のアド
レス°（０１”に格納されたデータｙ（Ｔ）はアドレス
゛１０”に移される。これにより今回出力データｙ（Ｔ
）は次のサンプリング周期において前回出力データｙ（
Ｔ−１）として正しく処理される。
このように従来のデシタル・フィルタでは、各サンプリ
ング周期毎にレジスタファイル（記憶部）におけるデー
タ移動処理が必要となるため、処理速度が低下する欠点
があった。これは上述した前回出力データ、前々回出力
データのほかに更にそれ以前の多種類の出力データを必
要とするものにあっては一層顕著と々り問題であった。
ング周期毎にレジスタファイル（記憶部）におけるデー
タ移動処理が必要となるため、処理速度が低下する欠点
があった。これは上述した前回出力データ、前々回出力
データのほかに更にそれ以前の多種類の出力データを必
要とするものにあっては一層顕著と々り問題であった。
本発明は上記事情に鑑みてなされたもので、一定単位で
サンプリングされた入力データに対して当該入力データ
並びにそれ以前の出力データの関数として表わされる新
たな出力データを演算により求める場合の処理速度が、
少量の・・−ドウエアを付加するだけで著しく向上する
演算装置を提供することにある。
サンプリングされた入力データに対して当該入力データ
並びにそれ以前の出力データの関数として表わされる新
たな出力データを演算により求める場合の処理速度が、
少量の・・−ドウエアを付加するだけで著しく向上する
演算装置を提供することにある。
本発明は一定単位でサンプリングされた入力データに対
して当該入力データ並びにＮサンシリング単位前壕での
出力データの関数として表わされるデータを新たな出力
データとして出力する演算装置において、次のサンプリ
ング単位での演算に備えてこれらＮ ＋ Ｉ Ｎの出力
データが少なくとも格納される記憶部内でデータの移動
を行にうこと全不要とするものである。そこで本発明で
は、記憶部内に格納されている出力データを用いた演算
に際し、アクセス対象となる出力データの種類に一義的
に対応した第１種アドレス情報であって、上記Ｎ＋１種
の出力データに対応する各アドレス情報が連続し、かつ
その上位Ｌ −ｍビット（ただしＬはアドレス情報のビ
ット長、ｍはＮ＋１≦２ｍ を満足する整数）が同一
である第１種アドレス情報を出力する制御記憶を設けて
いる。更に本発明では、制御記憶から出−力される第１
種アドレス情報と、サンプリング回数が２ｍ回となる毎
に一巡するｍビットの正規化ザンゾリング単位情報とに
より、同一の第１種アドレス情報であっても正規化サン
プリング単位情報が異なれば異なる第２ｎアドレス情報
であって、その下位ｍビットが各サンプリング単位毎に
巡回し、サングリジグ回数が２ｍとなる毎に一巡する第
２種アドレス情報を出力する組合せ回路を設け、この第
２種アドレス情報を記憶部を実際にアクセスするための
アドレス情報として用いるようにしている。すなわち本
発明は上記のような構成とすることにより、記憶部にお
いて連続する２ｍ個のアドレス領域内のＮ＋１個の領域
を各サンプリング単位毎に１アドレスずつずらしてサイ
クリックに使用するようにし、もって記憶部内の出力デ
ータの相対的移動を図り、記憶部内で実際に出力データ
を移動したのと同等の効果を得ようとするものである。
して当該入力データ並びにＮサンシリング単位前壕での
出力データの関数として表わされるデータを新たな出力
データとして出力する演算装置において、次のサンプリ
ング単位での演算に備えてこれらＮ ＋ Ｉ Ｎの出力
データが少なくとも格納される記憶部内でデータの移動
を行にうこと全不要とするものである。そこで本発明で
は、記憶部内に格納されている出力データを用いた演算
に際し、アクセス対象となる出力データの種類に一義的
に対応した第１種アドレス情報であって、上記Ｎ＋１種
の出力データに対応する各アドレス情報が連続し、かつ
その上位Ｌ −ｍビット（ただしＬはアドレス情報のビ
ット長、ｍはＮ＋１≦２ｍ を満足する整数）が同一
である第１種アドレス情報を出力する制御記憶を設けて
いる。更に本発明では、制御記憶から出−力される第１
種アドレス情報と、サンプリング回数が２ｍ回となる毎
に一巡するｍビットの正規化ザンゾリング単位情報とに
より、同一の第１種アドレス情報であっても正規化サン
プリング単位情報が異なれば異なる第２ｎアドレス情報
であって、その下位ｍビットが各サンプリング単位毎に
巡回し、サングリジグ回数が２ｍとなる毎に一巡する第
２種アドレス情報を出力する組合せ回路を設け、この第
２種アドレス情報を記憶部を実際にアクセスするための
アドレス情報として用いるようにしている。すなわち本
発明は上記のような構成とすることにより、記憶部にお
いて連続する２ｍ個のアドレス領域内のＮ＋１個の領域
を各サンプリング単位毎に１アドレスずつずらしてサイ
クリックに使用するようにし、もって記憶部内の出力デ
ータの相対的移動を図り、記憶部内で実際に出力データ
を移動したのと同等の効果を得ようとするものである。
以下、本発明の一実施例を図面を参照して説明する。な
お、本実施例は演算装置が２次の巡回型デシタル・フィ
ルタの場合である。図中、１１ノは各種変数が格納され
るレノスタフアイル（記憶部）、１１２は係数、定数が
あらかじめ記憶されている記憶部、例えばＲＯＭである
。
お、本実施例は演算装置が２次の巡回型デシタル・フィ
ルタの場合である。図中、１１ノは各種変数が格納され
るレノスタフアイル（記憶部）、１１２は係数、定数が
あらかじめ記憶されている記憶部、例えばＲＯＭである
。
１１３は制御記憶、１１４は乗算器、１１５は加算器、
１１６はレジスタ（テンポラリ・レジスタ）、１１７は
５ＣＡＬ （裕合せ回路）である。
１１６はレジスタ（テンポラリ・レジスタ）、１１７は
５ＣＡＬ （裕合せ回路）である。
制御記憶１１３は基本的に第２図の制御記憶１３と同様
の制御機能を有している。制御記憶１１３が制御記憶１
３と異なる点は、後述するように第３図のフローチャー
トで示されている処理Ｃのようなデータ移動の処理ステ
ップを有していないことである。本実施例において、制
御記憶１１′３はレノスタフアイル１１１においてアク
セス対象となるデータが入力データｘ（Ｔ）の場合にア
ドレスＣ３ｏ−ｚ （第２種アドレス情報）として“Ｏ
ＯＯ”を、今回出力データｙ（Ｔ）の場合にアドレスＣ
８ｏ、として”１００″を、前回出力データｙ（Ｔ−１
）の場合に同じ＜”’１０１″を、前々回出力データｙ
（Ｔ−２）の場合に同じく”１１０”を一義的に出力す
るようになっている。ここで各出力データ（この例では
３種）に対応するアドレスＣ５ｏ−２が連続しており、
かつその上位の１ビツトＣ８ｏが共通していることに注
意されたい。
の制御機能を有している。制御記憶１１３が制御記憶１
３と異なる点は、後述するように第３図のフローチャー
トで示されている処理Ｃのようなデータ移動の処理ステ
ップを有していないことである。本実施例において、制
御記憶１１′３はレノスタフアイル１１１においてアク
セス対象となるデータが入力データｘ（Ｔ）の場合にア
ドレスＣ３ｏ−ｚ （第２種アドレス情報）として“Ｏ
ＯＯ”を、今回出力データｙ（Ｔ）の場合にアドレスＣ
８ｏ、として”１００″を、前回出力データｙ（Ｔ−１
）の場合に同じ＜”’１０１″を、前々回出力データｙ
（Ｔ−２）の場合に同じく”１１０”を一義的に出力す
るようになっている。ここで各出力データ（この例では
３種）に対応するアドレスＣ５ｏ−２が連続しており、
かつその上位の１ビツトＣ８ｏが共通していることに注
意されたい。
１１８は組合せ回路である。組合せ回路１１Ｂは制御記
憶１１３から出力されるアドレスｃ Ｓｏ−。
憶１１３から出力されるアドレスｃ Ｓｏ−。
と正規化サンプリング単位情報ＴＮＯＲとによりレノス
タフアイル１１１に対する３ビツトのアドレスＡＤＯ−
２（第２種アドレス情報）を出力するようになっている
。本実施例では、今回出力データを含むＮ（ただしＮ＝
２）ザングリング周期前までのＮ＋１種すなわち３種の
出力データ置を割り当てるようにしている。この領域の
す・イズ（２ｍ）としては上記Ｎ＋１より大きいか或い
はＮ＋１に等しい２のべき乗の値が用いられる（本実施
例けＮ＝２、ｍ ＝ ２の場合である）。
タフアイル１１１に対する３ビツトのアドレスＡＤＯ−
２（第２種アドレス情報）を出力するようになっている
。本実施例では、今回出力データを含むＮ（ただしＮ＝
２）ザングリング周期前までのＮ＋１種すなわち３種の
出力データ置を割り当てるようにしている。この領域の
す・イズ（２ｍ）としては上記Ｎ＋１より大きいか或い
はＮ＋１に等しい２のべき乗の値が用いられる（本実施
例けＮ＝２、ｍ ＝ ２の場合である）。
そして、ｍ＝２の場合、正規化ザンデリング単位情報Ｔ
ＮＯＲとしてはサンシリング回数が２ｒｎ（ただしｍ＝
２）回となる毎に一巡するｍ（＝２）ビットの正規化サ
ンプリング単位情報ＴＮＯＲが用いられる。この正規化
サンプリング単位情報ＴＮｏＲはサンシリング回数を示
すサンｆ ＩＪング回数情報Ｔの下位ｍ （＝ ２ ）
ビットである。このサンプリング回数情報Ｔは例えばサ
ンプリング周期（サンプリング単位）に対応したクロッ
ク信号をクロック入力とする２進カウンタ（図示せず）
のカウント出力から得られる。さお、サンプリング回数
そのものを必要としない場合には、上記カウンタとして
はｍ（＝２）ビット２進カウンタでよい。この場合には
当該カウンタのｍ （＝ ２ ）ビットのカウント出力
がそのｉｔ上記正規化サすプリング単位情報ＴＮＯＲ（
以下、単にＴＮＯＲと称する）となる。絹合せ回路１１
８は第５図に示されるようにｒ −ト（以下、Ｇと称す
る）２θ１と２進減算器２θ２とを有している。Ｇ２０
１は２ビツトのＴＮＯＲを制御記憶１１．７から出力さ
れるアドレスｃｓｏ−２の上位の１ビ７トＣ８Ｏの論理
値に応じて出力制御する。
ＮＯＲとしてはサンシリング回数が２ｒｎ（ただしｍ＝
２）回となる毎に一巡するｍ（＝２）ビットの正規化サ
ンプリング単位情報ＴＮＯＲが用いられる。この正規化
サンプリング単位情報ＴＮｏＲはサンシリング回数を示
すサンｆ ＩＪング回数情報Ｔの下位ｍ （＝ ２ ）
ビットである。このサンプリング回数情報Ｔは例えばサ
ンプリング周期（サンプリング単位）に対応したクロッ
ク信号をクロック入力とする２進カウンタ（図示せず）
のカウント出力から得られる。さお、サンプリング回数
そのものを必要としない場合には、上記カウンタとして
はｍ（＝２）ビット２進カウンタでよい。この場合には
当該カウンタのｍ （＝ ２ ）ビットのカウント出力
がそのｉｔ上記正規化サすプリング単位情報ＴＮＯＲ（
以下、単にＴＮＯＲと称する）となる。絹合せ回路１１
８は第５図に示されるようにｒ −ト（以下、Ｇと称す
る）２θ１と２進減算器２θ２とを有している。Ｇ２０
１は２ビツトのＴＮＯＲを制御記憶１１．７から出力さ
れるアドレスｃｓｏ−２の上位の１ビ７トＣ８Ｏの論理
値に応じて出力制御する。
０２０ノの出力は減算器２０２の一方の入力部に入力さ
れる。減算器２０２の他方の入力部には上記アドレスｃ
ｓｏ−２の下位ｍ （＝ ２ ）ビットｃｓｌ−２が入
力される。そしてアドレスＣ５０−２の上位の１ピツ）
Ｃ８ｏと減算器２０２の減算結果（２ビツト）とが連結
され、３ビツトのアドレスＡＤＯ２が生成される。
れる。減算器２０２の他方の入力部には上記アドレスｃ
ｓｏ−２の下位ｍ （＝ ２ ）ビットｃｓｌ−２が入
力される。そしてアドレスＣ５０−２の上位の１ピツ）
Ｃ８ｏと減算器２０２の減算結果（２ビツト）とが連結
され、３ビツトのアドレスＡＤＯ２が生成される。
次に本発明の一実施例の動作を説明する。捷ず、組合せ
回路１１８の動作について説明する。
回路１１８の動作について説明する。
制御記憶１１３はアクセス対象データが入力データｘ（
Ｔ）の場合、アドレスＣ８ｏ〜２としてｏｏｏ ”を出
力する。組合せ回路１１８内の０２０ノはＣ３ｏ＝“０
”の場合、ＴＮＯＲの出力ヲ漿止する。したがって減算
器２０２の出力はアドレスＣ３ｏ−２の下位２ピツ）Ｃ
８＋−１に一致する。組合す回路１１８から出力される
アドレスＡＤｏ−２はＣ８ｏと減算器２０２の出力との
連結情報であり、この場合にはＣ８６−２（０００″′
）に−秒する。すなわち組合せ回路１１８はｃｓｏ−２
＝“ｏｏｏ ”の」場合、ＴＮＯＲの内容に無関係にア
ドレスＡＤＯ−ｚとして”０００”を出力する。まだ制
御言己憶１ノ、？はアクセス対象データが出力データｙ
（Ｔ）の場合、アドレスＣＳ、−２として”’ １００
” を出ブ７する。
Ｔ）の場合、アドレスＣ８ｏ〜２としてｏｏｏ ”を出
力する。組合せ回路１１８内の０２０ノはＣ３ｏ＝“０
”の場合、ＴＮＯＲの出力ヲ漿止する。したがって減算
器２０２の出力はアドレスＣ３ｏ−２の下位２ピツ）Ｃ
８＋−１に一致する。組合す回路１１８から出力される
アドレスＡＤｏ−２はＣ８ｏと減算器２０２の出力との
連結情報であり、この場合にはＣ８６−２（０００″′
）に−秒する。すなわち組合せ回路１１８はｃｓｏ−２
＝“ｏｏｏ ”の」場合、ＴＮＯＲの内容に無関係にア
ドレスＡＤＯ−ｚとして”０００”を出力する。まだ制
御言己憶１ノ、？はアクセス対象データが出力データｙ
（Ｔ）の場合、アドレスＣＳ、−２として”’ １００
” を出ブ７する。
Ｃ８ｏ””’ビの場合、Ｃ２ｏ１はＴＮＯＲを減算２神
２０２に出力する。これにより減算器ｇ２ｏ２はＣ３Ｉ
−２ＴＮＯＲの２進減算を行なう。ＴＮＯｒＬ＝″００
＃すなわちＴが０．４．８．・・・の場合、減算Ｗｉ６
２０２の出力は”００”となり、ＴＮＯＲ−“ＯＪ″す
なわちＴが１．５．９．・・・の場合、減算器２０２の
出力は１１ ”となる。同様にＴＮＯＲ＝” １０”す
なわちＴが２．６，１０．・・・の場合、ＴＮＯ８＝”
１１”すなわちＴが３．７．１１．・・・の場合には減
算ｄ％ ２０２の出力はそれぞれ’ＩＱ’、’０１’と
なる。したがってアドレスｃｓｏ−ｚが出力データｙ（
Ｔ）を出力され、これにより０００”で示されるアドレ
ス位置にｘ（Ｔ）７＝ｏが格納される（処理Ａ’ ）。
２０２に出力する。これにより減算器ｇ２ｏ２はＣ３Ｉ
−２ＴＮＯＲの２進減算を行なう。ＴＮＯｒＬ＝″００
＃すなわちＴが０．４．８．・・・の場合、減算Ｗｉ６
２０２の出力は”００”となり、ＴＮＯＲ−“ＯＪ″す
なわちＴが１．５．９．・・・の場合、減算器２０２の
出力は１１ ”となる。同様にＴＮＯＲ＝” １０”す
なわちＴが２．６，１０．・・・の場合、ＴＮＯ８＝”
１１”すなわちＴが３．７．１１．・・・の場合には減
算ｄ％ ２０２の出力はそれぞれ’ＩＱ’、’０１’と
なる。したがってアドレスｃｓｏ−ｚが出力データｙ（
Ｔ）を出力され、これにより０００”で示されるアドレ
ス位置にｘ（Ｔ）７＝ｏが格納される（処理Ａ’ ）。
処理Ａ′が終了すると、第６図のフローチャートに示さ
れているように処理Ｂ′が実行される。今、レジスタフ
ァイル１１１のＡＤｏ−ｓ＝” １０１ ＃、” １．
１０ ’で示されるアドレス位置にはそれぞれｙ（Ｔ−
１）ｒ＝ｏ。
れているように処理Ｂ′が実行される。今、レジスタフ
ァイル１１１のＡＤｏ−ｓ＝” １０１ ＃、” １．
１０ ’で示されるアドレス位置にはそれぞれｙ（Ｔ−
１）ｒ＝ｏ。
ｙ（Ｔ２）Ｔ＝Ｏが格納されているものとする。制御記
憶１１３はｘ（Ｔ）、 ｙ（Ｔ−１） 、 ｙ（Ｔ−２
）をアクセス対象とする場合、サンプリング回数に無関
係にそれぞれ固定のアドレスＣ３ｏ−２＝” ０００
”、” １０１”。
憶１１３はｘ（Ｔ）、 ｙ（Ｔ−１） 、 ｙ（Ｔ−２
）をアクセス対象とする場合、サンプリング回数に無関
係にそれぞれ固定のアドレスＣ３ｏ−２＝” ０００
”、” １０１”。
” １．１０ ” を出力する。Ｔ＝０ （ＴＮｏＲ
＝” ００ ”）の場合、組合せ回路１１８は前記衣に
示されているようにＣ３ｏＪ ＝” ０００ ”に対し
てはアドレスＡＤｏ−，＝″０００″を、Ｃ８Ｏ，−２
＝” １０１． ”に対してはアドレスＡＤｏ、、２＝
″１０１ ″を、ｃｓｏ−２＝″１１０”に対してはア
ドレスＡＤＯ−２＝” １１０”を出力する。
＝” ００ ”）の場合、組合せ回路１１８は前記衣に
示されているようにＣ３ｏＪ ＝” ０００ ”に対し
てはアドレスＡＤｏ−，＝″０００″を、Ｃ８Ｏ，−２
＝” １０１． ”に対してはアドレスＡＤｏ、、２＝
″１０１ ″を、ｃｓｏ−２＝″１１０”に対してはア
ドレスＡＤＯ−２＝” １１０”を出力する。
この結果、制御記憶１１３が意識しているデータが正し
く読み出され、処理Ｂ′で示される手順で今回出力デー
タｙ（’ｒ）Ｔ＝ｏが得られる。制御記憶１１３ばｙ（
Ｔ）をアクセス対象とする場合、サンプリング回数に無
関係に固定のアドレスＣ３Ｏ−２＝ ” ］、 ＯＯ”
を出力する。Ｔ ＝ Ｏ（ＴＮＯＲ−”００′）の場合
、組合せ回路１１８はＣ８０，＝” １００ ”に対し
てはアドレスＡＤＯ−２−” １．００”を出力する。
く読み出され、処理Ｂ′で示される手順で今回出力デー
タｙ（’ｒ）Ｔ＝ｏが得られる。制御記憶１１３ばｙ（
Ｔ）をアクセス対象とする場合、サンプリング回数に無
関係に固定のアドレスＣ３Ｏ−２＝ ” ］、 ＯＯ”
を出力する。Ｔ ＝ Ｏ（ＴＮＯＲ−”００′）の場合
、組合せ回路１１８はＣ８０，＝” １００ ”に対し
てはアドレスＡＤＯ−２−” １．００”を出力する。
これによりｙ（Ｔ）ｒ＝ｏはレノスタフアイル１１ノの
ＡＤｏ−２＝”１００”で示されるアドレス位置に格納
される。
ＡＤｏ−２＝”１００”で示されるアドレス位置に格納
される。
次にＴ＝１（ＴＮｏＲ−”００”）となったものとする
。Ｔ＝１においても、制御記憶１１３はｘ（Ｔ） 。
。Ｔ＝１においても、制御記憶１１３はｘ（Ｔ） 。
ｙ（Ｔ−１，） 、 ｙ（Ｔ−２）をアクセス対象とす
る場合、固定のアドレスＣ８６−２＝“０００ ”、”
１０１ ” 。
る場合、固定のアドレスＣ８６−２＝“０００ ”、”
１０１ ” 。
“４１０”を出力する。Ｔ＝］、（ＴＮＯＲ＝“０１
” ）の場合、組合せ回路１ノ８はｃｓｏ ２−“００
０”に対してはアドレスＡＤＯ−２−″０００″を、Ｃ
３Ｏ−２＝゛１０１”に対してはアドレスＡＤｏ ２
＝“１００ ”を、ｃｓ０２＝″１１０′に対してはア
ドレスＡＤＯ−ｚ＝゛１０１”を出力する（前記表参照
）。前回出力データｙ（Ｔ−１）を意識して制御記憶１
１３より出力されたアドレスＣ３Ｏ−２＝ １．０１．
”に対応するアト。
” ）の場合、組合せ回路１ノ８はｃｓｏ ２−“００
０”に対してはアドレスＡＤＯ−２−″０００″を、Ｃ
３Ｏ−２＝゛１０１”に対してはアドレスＡＤｏ ２
＝“１００ ”を、ｃｓ０２＝″１１０′に対してはア
ドレスＡＤＯ−ｚ＝゛１０１”を出力する（前記表参照
）。前回出力データｙ（Ｔ−１）を意識して制御記憶１
１３より出力されたアドレスＣ３Ｏ−２＝ １．０１．
”に対応するアト。
レスＡＤＯ−２＝″１００ ”で示されるレノスタフア
イル１１ノのアドレス位置には、前述したように前回（
Ｔ＝Ｏ）のサンプリング周間で得られた出力データｙ（
Ｔ）ｔ＝。が格納されている。このｙ （Ｔ ） Ｔ＝
０は今回（Ｔ＝１）のサンプリング周間では前回出力デ
ータｙ（Ｔ Ｉ）Ｔ ＝＋となる。したがって、ｃｓｏ
−２−”１０１”がＡＤｏ−２＝“１００”に変換され
ることによって制御記憶１１３が意識しているデータが
正しく読み出される。同様に、Ｔ ＝ １ （ＴＮＯＲ
＝“Ｏｌ”）において、前々回出力データｙ（Ｔ−２）
をアクセス゛対象として出力されたアドレスＣ３ｏ−２
＝ ” １１．０”は、前回（Ｔ＝Ｏ）のサンプリング
周期で前回出力データｙ（Ｔ １）Ｔ＝ｏとされていた
データの格納先アドレスＡＤｏ−２＝”１０１ ”に変
換されるため、制御記憶１１３が意識しているデータが
正しく読み出される。制御記憶１１３は処理Ｂ′を実行
して得られた今回出力データｙ（Ｔ）Ｔ＝１をレジスタ
ファイル１１１に格納する場合、固定のアドレスＣ３ｏ
−２＝“１００”を出力する。Ｔ ＝ １ （ＴＮＯＲ
＝ ” ０１″）の場合、組合せ回路１１８から出力き
れるアドレスＡＤｏ−２は−１１１”となる。これによ
りｙ（Ｔ）Ｔ＝ｘはレジスタファイル１１１のＡＤｏ
２＝” １１１ ”で示されるアドレス位置に格納され
る。Ｔ ＝］、 （ＴＮＯｌｌ ＝６０１”）の場合、
レジスタファイル１１１のＡＤＯ−１１”１１１’で示
されるアドレス位置にこれ寸で格納されていたデータは
、前記表から推察されるようにｙ（Ｔ−３）Ｔ＝Ｏ、す
なわちＴＮＯＲ−” ００”において前々回出力データ
として取り扱われたデータである。したがって、このデ
ータが今回出力データｙ（’ｒ）ｔ＝＋に書き替えられ
ても何ら間順とならない。このようにＴ＝０からＴ＝１
になると、同一のアドレスＣ３ｏ−＋ （ただしＣ３Ｏ
−１”）に対応したレジスタファイル１１ノへのア１９
レスＡＤｏ−２（７Ｊ） 下位ｍ （＝ ２ ）ビット
が１アドレス分だけ変更される。この変更される方向は
各アドレスＣ３ｏ−１（” １００”、” １０１”ど
１１０″、” １１１ Ｈ）について全て同一である。
イル１１ノのアドレス位置には、前述したように前回（
Ｔ＝Ｏ）のサンプリング周間で得られた出力データｙ（
Ｔ）ｔ＝。が格納されている。このｙ （Ｔ ） Ｔ＝
０は今回（Ｔ＝１）のサンプリング周間では前回出力デ
ータｙ（Ｔ Ｉ）Ｔ ＝＋となる。したがって、ｃｓｏ
−２−”１０１”がＡＤｏ−２＝“１００”に変換され
ることによって制御記憶１１３が意識しているデータが
正しく読み出される。同様に、Ｔ ＝ １ （ＴＮＯＲ
＝“Ｏｌ”）において、前々回出力データｙ（Ｔ−２）
をアクセス゛対象として出力されたアドレスＣ３ｏ−２
＝ ” １１．０”は、前回（Ｔ＝Ｏ）のサンプリング
周期で前回出力データｙ（Ｔ １）Ｔ＝ｏとされていた
データの格納先アドレスＡＤｏ−２＝”１０１ ”に変
換されるため、制御記憶１１３が意識しているデータが
正しく読み出される。制御記憶１１３は処理Ｂ′を実行
して得られた今回出力データｙ（Ｔ）Ｔ＝１をレジスタ
ファイル１１１に格納する場合、固定のアドレスＣ３ｏ
−２＝“１００”を出力する。Ｔ ＝ １ （ＴＮＯＲ
＝ ” ０１″）の場合、組合せ回路１１８から出力き
れるアドレスＡＤｏ−２は−１１１”となる。これによ
りｙ（Ｔ）Ｔ＝ｘはレジスタファイル１１１のＡＤｏ
２＝” １１１ ”で示されるアドレス位置に格納され
る。Ｔ ＝］、 （ＴＮＯｌｌ ＝６０１”）の場合、
レジスタファイル１１１のＡＤＯ−１１”１１１’で示
されるアドレス位置にこれ寸で格納されていたデータは
、前記表から推察されるようにｙ（Ｔ−３）Ｔ＝Ｏ、す
なわちＴＮＯＲ−” ００”において前々回出力データ
として取り扱われたデータである。したがって、このデ
ータが今回出力データｙ（’ｒ）ｔ＝＋に書き替えられ
ても何ら間順とならない。このようにＴ＝０からＴ＝１
になると、同一のアドレスＣ３ｏ−＋ （ただしＣ３Ｏ
−１”）に対応したレジスタファイル１１ノへのア１９
レスＡＤｏ−２（７Ｊ） 下位ｍ （＝ ２ ）ビット
が１アドレス分だけ変更される。この変更される方向は
各アドレスＣ３ｏ−１（” １００”、” １０１”ど
１１０″、” １１１ Ｈ）について全て同一である。
びれにより、レゾスタフアイル１１１内に格納されてい
、出力データｙ（Ｔ）、 ｙ（Ｔ−１）’を次のサンプ
リング周間の前に、ｙ（Ｔ−１） 、ｙ（Ｔ−２）の格
納位置に移動させたのと等価な効果を奏することができ
る。このため本実施例では、上述の動作説明から明らか
なように、レジスタファイル１１１の容清を従来例より
増やす必要があるものの（これは近年、メモリのコスト
が飛躍的圧低下していることからコスト−ヒの問題とは
ならない）レジスタファイル１１１におけるデータの移
動処理（第３図のフローチャートの処理Ｃに相当）を行
なうことなく所定の演算処理が行なえる。これはＴ＝１
（ＴＮｏ、＝ ” ０１″）からＴ＝２（ＴＮｏＲ＝
″１０’）に彦っだ場合、Ｔ ＝ ２ （ＴＮＯＲ−”
１０”）からＴ＝３（ＴＮＯＲ＝“１１＃）になった場
合についても同様である。そして””４（ＴＮＯＲ＝″
ｏｏ’）になると、レジスタファイル１１ノに格納され
るＮ＋１（Ｎ＝２）種の出力データｙ（Ｔ） 。
、出力データｙ（Ｔ）、 ｙ（Ｔ−１）’を次のサンプ
リング周間の前に、ｙ（Ｔ−１） 、ｙ（Ｔ−２）の格
納位置に移動させたのと等価な効果を奏することができ
る。このため本実施例では、上述の動作説明から明らか
なように、レジスタファイル１１１の容清を従来例より
増やす必要があるものの（これは近年、メモリのコスト
が飛躍的圧低下していることからコスト−ヒの問題とは
ならない）レジスタファイル１１１におけるデータの移
動処理（第３図のフローチャートの処理Ｃに相当）を行
なうことなく所定の演算処理が行なえる。これはＴ＝１
（ＴＮｏ、＝ ” ０１″）からＴ＝２（ＴＮｏＲ＝
″１０’）に彦っだ場合、Ｔ ＝ ２ （ＴＮＯＲ−”
１０”）からＴ＝３（ＴＮＯＲ＝“１１＃）になった場
合についても同様である。そして””４（ＴＮＯＲ＝″
ｏｏ’）になると、レジスタファイル１１ノに格納され
るＮ＋１（Ｎ＝２）種の出力データｙ（Ｔ） 。
ｙ（Ｔ−１） 、 ｙ（Ｔ−２）の位置は、前記表から
明らかなようにＴ”’０ （ＴＮＯＲ＝ ’ ＯＯ”）
の場合と同じになる。
明らかなようにＴ”’０ （ＴＮＯＲ＝ ’ ＯＯ”）
の場合と同じになる。
すなわち本実施例では、レジスタファイル１１１におい
て連続する２ｍ（ｍ＝２）個のアドレス領域内のＮ＋１
（Ｎ＝２）個の領域すなわち対象となる出力データの種
類分の領域を、Ｎ＋］（Ｎ＝２）個の出カブ゛−夕の格
納領域として割り当て、この割り当て領域を上記２”（
ｍ＝２）個のアドレス領域内で各サンプリング周期毎に
同一方向に１アドレスずつずらしてサイクリックに使用
している。こうすることにより、し・ジスタフアイル１
１ノ内の出力データは相対的に移動されるため、実際に
データ移動を行Ａつだ場合と同等の効果が得られる。ま
た、本実施例では、上述の割り当て領域が２ｍ（ｍ＝２
）回のサンプリング回数毎に一巡し、すなわち同一のア
ドレスＣ３Ｏ−２（ただしＣ８ｏ ＝る。したがって絹
合せ回路１１８においてＣ８＋＋＋どＴＮＯＲとを用い
てアドレスＡＤ９．を発生するのに２進演算が適用でき
るので、組合せ回路１１Ｂの構成が極めて簡単となる。
て連続する２ｍ（ｍ＝２）個のアドレス領域内のＮ＋１
（Ｎ＝２）個の領域すなわち対象となる出力データの種
類分の領域を、Ｎ＋］（Ｎ＝２）個の出カブ゛−夕の格
納領域として割り当て、この割り当て領域を上記２”（
ｍ＝２）個のアドレス領域内で各サンプリング周期毎に
同一方向に１アドレスずつずらしてサイクリックに使用
している。こうすることにより、し・ジスタフアイル１
１ノ内の出力データは相対的に移動されるため、実際に
データ移動を行Ａつだ場合と同等の効果が得られる。ま
た、本実施例では、上述の割り当て領域が２ｍ（ｍ＝２
）回のサンプリング回数毎に一巡し、すなわち同一のア
ドレスＣ３Ｏ−２（ただしＣ８ｏ ＝る。したがって絹
合せ回路１１８においてＣ８＋＋＋どＴＮＯＲとを用い
てアドレスＡＤ９．を発生するのに２進演算が適用でき
るので、組合せ回路１１Ｂの構成が極めて簡単となる。
なお、前記実施例では、Ｎ＋１（Ｎ＝２）種の出力デー
タ格納用に２２個のアドレス領域を用意した場合につい
て説明したがＮ＋１≦２ｍを満足する２ｍ個のアドレス
領域であればよい。この場合、制御記憶１１３から出力
されるアドレスＣＳのビット長をしとすると、減算器２
０２の演婢対象となるアドレスはＣ８の下位ｍビットと
なる。
タ格納用に２２個のアドレス領域を用意した場合につい
て説明したがＮ＋１≦２ｍを満足する２ｍ個のアドレス
領域であればよい。この場合、制御記憶１１３から出力
されるアドレスＣＳのビット長をしとすると、減算器２
０２の演婢対象となるアドレスはＣ８の下位ｍビットと
なる。
また、ＴＮＯＲはＴの下位ｍビットとなる。そしてＣ８
の上位Ｌ−ｍビットと、減算器２０２の演算結果との連
結情報がアドレスＡＤとなる。寸た、前記実施例では、
絹合せ回路１１８が減算器２０２を有しているものとし
て説明しだが、加算器であってもよい。この場合、各出
力データに対するアドレスＣ８の割り当て方向が前記実
施例とは反対方向となるようにする必要がある。
の上位Ｌ−ｍビットと、減算器２０２の演算結果との連
結情報がアドレスＡＤとなる。寸た、前記実施例では、
絹合せ回路１１８が減算器２０２を有しているものとし
て説明しだが、加算器であってもよい。この場合、各出
力データに対するアドレスＣ８の割り当て方向が前記実
施例とは反対方向となるようにする必要がある。
壕だ、前記実施例では演算装置が２次の巡回型デジタル
・フィルタである場合について説明したが、非巡回型の
デジタル・フィルタにも適用できることは勿論である。
・フィルタである場合について説明したが、非巡回型の
デジタル・フィルタにも適用できることは勿論である。
更に前記実施例では時間単位によるサンプリングデータ
を処理対象とする場合について説明したが、本発明は時
間以外の単位（例えば位置など）でサンプリングされた
データを処理対象とする演算装置にも適用できる。すな
わち本発明は、一定単位でサンプリングされたデータに
対して、当該データ並びに１サンプリング単位前〜Ｎ（
Ｎは前記実施例のように２でなくてもよい）ザンデリン
グ単位前の各出力データの関数として表わされるデータ
を出力する演算装置であれば、すべて適実施例 〔発明の効果〕 以上詳述したように本発明の演算装置によれば、少量の
ハードウェアを付加するだけで上述の出力データを得る
だめの演算処理の処理速度が著しく向上する。
を処理対象とする場合について説明したが、本発明は時
間以外の単位（例えば位置など）でサンプリングされた
データを処理対象とする演算装置にも適用できる。すな
わち本発明は、一定単位でサンプリングされたデータに
対して、当該データ並びに１サンプリング単位前〜Ｎ（
Ｎは前記実施例のように２でなくてもよい）ザンデリン
グ単位前の各出力データの関数として表わされるデータ
を出力する演算装置であれば、すべて適実施例 〔発明の効果〕 以上詳述したように本発明の演算装置によれば、少量の
ハードウェアを付加するだけで上述の出力データを得る
だめの演算処理の処理速度が著しく向上する。
第１図は２次の巡回型デジタル・フィルタの原理を示す
図、第２図は従来のデジタル・フィルタの構成を示すブ
ロック図、第３図は従来例の動作を説明するためのフロ
ーチャート、第４図は本発明の一実施例を示すブロック
図、第５図は上記実施例に＼おける組合せ回路の構成図
、第６図は上記実施例の動作を説明するだめのフローチ
ャートである。 １１．１１１・・・レジスタファイル（記憶部）、１３
．１１３・・・制御記憶、１１８・・・組合せ回路、２
０２・・・減算器（演算器）。 ４ 第１図 第２図 Ｙ（Ｔ） 第３図 第４図 ＤＯ−２ ４６８− 第６図
図、第２図は従来のデジタル・フィルタの構成を示すブ
ロック図、第３図は従来例の動作を説明するためのフロ
ーチャート、第４図は本発明の一実施例を示すブロック
図、第５図は上記実施例に＼おける組合せ回路の構成図
、第６図は上記実施例の動作を説明するだめのフローチ
ャートである。 １１．１１１・・・レジスタファイル（記憶部）、１３
．１１３・・・制御記憶、１１８・・・組合せ回路、２
０２・・・減算器（演算器）。 ４ 第１図 第２図 Ｙ（Ｔ） 第３図 第４図 ＤＯ−２ ４６８− 第６図
Claims (2)
- （１）一定単位でサンプリングされた入力データに対応
して当該入力データ並びに１サンプリング単位前乃至Ｎ
サンシリング単位前の各出力データの関数として表わさ
れる新だな出力データを出力する演算装置において、上
記新たな出力データを含むＮ＋１種の出方データが少な
くとも格納される記憶部と、この記憶部において上記Ｎ
＋１種の出力データが格納されるアドレス位置をアクセ
スするために、アクセス対象となる出力データの種類に
一義的に対応した第１ｓ−１ドレス情報であって、上記
Ｎ＋１稗の出力データに対応する各アドレス情報が連続
し、がっその上位Ｌ−ｍビット（ただしＬはアドレス情
報のビット長、ｍ ｉｄ Ｎ ＋ １≦２ｍを満足する
整数）が同一の第１種アドレス情報を出力する制御記憶
と、この制御記憶から出力される上記第１種アドレス情
報およびサンプリング回数が２ｍ回となる毎に一巡する
ｍビットの正規化サンプリング単位情報により、上記記
憶部をアクセスするための第２種アドレス情報を出力す
る絹合せ回路とを具備し、上記組合せ回路は同一の−１
：記憶１種アドレス情報に対してその下位ｍビットが各
サンブリング幣位毎に巡回し、サンプリング回数が２ｍ
回と々る毎に一巡する上記第２種アドレス情報を出力す
るように構成されていることを特徴とする演算装置。 - （２）上記組合せ回路が、上記第１１’ｉｎアドレス情
報の下位ｍビットと、上記ｍビットの正規化サンプリン
グ単位情報との加算または減算を行ないｍビットの演算
結果を出力する演算器と、この演算器の出力の上位に上
記第１種アドレス情報の上位Ｌ−ｍビットを連結してＬ
ビットの上記第２種アドレス情報を生成する手段とを備
えていることを特徴とする特許請求の範囲第１項記載の
演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13156882A JPS5922166A (ja) | 1982-07-28 | 1982-07-28 | 演算装置 |
| US06/467,347 US4561065A (en) | 1982-02-23 | 1983-02-17 | Arithmetic processing device using sampled input data and several previous output data |
| DE19833306306 DE3306306A1 (de) | 1982-02-23 | 1983-02-23 | Arithmetische verarbeitungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13156882A JPS5922166A (ja) | 1982-07-28 | 1982-07-28 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922166A true JPS5922166A (ja) | 1984-02-04 |
| JPH0125443B2 JPH0125443B2 (ja) | 1989-05-17 |
Family
ID=15061099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13156882A Granted JPS5922166A (ja) | 1982-02-23 | 1982-07-28 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635612A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | アドレス発生回路 |
| JPH01245607A (ja) * | 1988-03-25 | 1989-09-29 | Ricoh Co Ltd | 合成型良限インパルス応答デジタルフィルタ |
| JPH01297912A (ja) * | 1988-03-18 | 1989-12-01 | American Teleph & Telegr Co <Att> | 多重ステージディジタルフィルタ装置 |
-
1982
- 1982-07-28 JP JP13156882A patent/JPS5922166A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635612A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | アドレス発生回路 |
| JPH01297912A (ja) * | 1988-03-18 | 1989-12-01 | American Teleph & Telegr Co <Att> | 多重ステージディジタルフィルタ装置 |
| JPH01245607A (ja) * | 1988-03-25 | 1989-09-29 | Ricoh Co Ltd | 合成型良限インパルス応答デジタルフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0125443B2 (ja) | 1989-05-17 |
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