JPH03501540A

JPH03501540A - データ処理システムおよび記憶プログラム制御装置

Info

Publication number: JPH03501540A
Application number: JP1501082A
Authority: JP
Inventors: スプレイグ，デービツド　リロイ; ハーニー，ケビン; サイモン，アレン　ヘンリー; テイラー，ハーバート　ハドソン　ジユニア
Original assignee: インテル　コーポレーシヨン
Priority date: 1987-11-16
Filing date: 1988-11-03
Publication date: 1991-04-04
Also published as: WO1989005011A2; KR890702114A; DE3851230T2; US4881194A; AU2818389A; CA1309185C; EP0393125B1; KR970005454B1; WO1989005011A3; EP0393125A1; DE3851230D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ビデオ信号プロセッサ等用の条件付き分岐機能を有する記憶プログラム制御器この発明は、高速で動作するように設計され、従って２リアルタイム・ビデオ信号プロセッサで用いるのに適している１条件付き分岐機能を有する記憶プログラム制御器に関するものである。

近年、ビデオ信号圧縮の分野では大きな進歩がなされている。デジタル的にコード化されたビデオ信号の伝送あるいは記憶を容易にするために、その信号の冗長度を減じるために、いくつかの方法が開発されている。この出願においては、３つの方法、以下ては、絶対コード化、相対的コード化及び差分パルスコード変調（ＤＰＣＭ）コード化と称する方法が特に関係がある。これらのビデオ圧縮技法を以下に説明する。

絶対コード化された画像というのは、ある画像を複数の隣接したセグメントに分割し、各セグメントにフィル（ｆｉｌｌ）値を割当てることによって生成される。このフィル値は、一定のルミナンス及び／またはクロミナンス値とすることもできるし、またセグメント中のビクセルの位置の関数としてビクセル毎に変わる値である場合もある。絶対コー１く化画像がデコートされて表示されると。

再構成されたセグメントからなるモザイクが生じる。

絶対コード化法は、各々が元の画像の異なるセグメントを記述する複数のデータ記録を作り出す、これらの記録の各々には、いくつかのフィールドが含まれており、各フィールドには１個以上の２進語が含まれている。絶対コード化画像からの記録の一例が第１Ａ図に示されている。この記録は、セグメントの左上隅のビクセルの水平及び垂直方向の位置を示す２つの１バイトのフィールドＸ　ＰＯ８とＹ　ＰＯ３を含んている。この記録はさらに、そのセグメントを規定する水平及び垂直方向における、それぞれのビクセル数を示す１バイトのフィールドＷと１バイ１−のフィールドＨとを含んている。絶対コード記録中の最後の３つのフィール＋＜Ａ、Ｂ及びＣはセグメントがどのようにフィルされるかを決定する。

これらの値は、ある特定のビクセルの値ＰＷがどのように決めるかを記述する双線形（ｂｉ　１ｉｎｅａｒ）式（１）の係数である。

Ｐ　Ｖ　、、　Ａ　Ｘ　＋　Ｂ　Ｙ　＋　Ｃ（１）この式（１）において、Ｃはセグメントの左上隅における、例えば、ルミナンスレベルを表わす１バイ１〜値である。ＡとＢは、各々、水平及び垂直方向に連続するビクセル間でルミナンス値が変化する量を表わす２バイトの値である。ＸとＹは、セグメントの左上隅に対するビクセルのそのセグメント内の位置を示す値である。絶対コードの記録のこの例では、ビデオ信号のルミナンス及び／またはカラー情報信号成分の各々について別々の記録群があり、また、セグメンＩ−の全てが方形であるとしてる。

絶対コード化システムのより一般的な例は、ここに参考として挙げる“Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ”　（オランダ）Ｖｏｌ、　１１．　Ｎｏ、　１．１９８６年７月、４７−６０頁のコーチャ（Ｍ。

Ｋｏｃｈｅｒ）氏及びレオナルディ（Ｒ，Ｌ６ｏｎａｒｄｉ）氏による論文ｒ　Ａｄａｐｔｉｖｅ　Ｒｅｇｉｏｎ　Ｇｒｏｗｉｎｇ　Ｔｅｃｈｎｉｑｕｅ　Ｕｓｉｎｇ　Ｐｏｌｙ−ｎｏｍｉｎａｌ　Ｆｕｎｃｔｉｏｎｓ　Ｆｏｒ　Ｉｍａｇｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　（画像近似用の多項関数を用いた適応型領域成長技法）」に見出される。

前述した２番目のビデオ信号圧縮法、相対的コード化では１画像を、複数画像（ −ｕｌｔｉ−ｉ■ａｇｅ）シーケンス中の前の画像から対応セグメントを用いて規定される互いに隣接したセグメントに分割される。このコード化法はフルモーション（全運動）ビデオを表わす一組のビデオフィールド用に適している。この方法を用いてコード化した画像は複数のデータ記録により表わされる。記録の一例が第１Ｂ図に示されている。フィールドｘ　ｐｏｓ、ｙ　ｐｏｓ、ｗ及びＨは絶対記録の場合と同じである。

２つの１バイトのフィールドΔＸとΔＹは、その前のビデオフィールドにおける対応したセグメントに対するその時のビデオ信号フィールド中のセグメントの水平及び垂直方向のピクセル偏位な示す、これらの偏位な表わす値は、表示画像中の互いに隣接するピクセル間の距離の分数を単位としたものとすることができる。

相対的コート記録におけるフィールドＡ、Ｂ及びＣは絶対コート記録における対応するフィールドと同じである。これらの値は、セグメント中のビクセル値に加えられる値を作るために、双線形の式（１）の係数として用いられる。

相対的コード化された画像に対する記録形式（フォーマット）も、セグメントは方形であり、かつ、画像のルミナンス及びカラー情報成分の一方のみがある与えられた記録によって記述されるとしている。相対的コード化の複雑さについての全般的な記述は、ここに参考として挙げる“ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　”　。

１９７７年４月、４４Ｂ−４５５頁のプロフエリオ（Ｓ、　Ｂｒｏｆｆｅｒｉｏ）氏及びロッカ（Ｆ、　Ｒｏｃｃａ）氏の論文ｒ　Ｉｎｔｅｒｆｒａｍｅ　Ｒｅｄｕｎ−ｄａｎｃｙ　Ｒｅｄｕｃｔｉｏｎ　ｏｆ　Ｖｉｄｅｏ　Ｓｉｇｎａｌ　Ｇｅｎｅｒａｔｅｄ　ｂｙ　Ｔｒａ−ｎｓｌａｔｉｎｇ　０ｂｊｃｔｓ　（対象を変換して生成したビデオ信号のフレーム間冗長度の減少）」に示されてしする。

前述した第３のコート化法、ＤＰＣＭは、一般的には１画像中の各ピクセルを、予測ピクセル値と差分ピクセル値との和として記述する。この方法は、絶対コート記録あるいは相対的コート記録によつては簡単に記述できない画像中のセグメントに適用される。ＤＰＣＭ記録の一例が第１Ｃ図に示されている。この記録におけるフ−ｒ−）ＬｔトＸ　ＰＯＳ、Ｙ　ＰＯＳ、Ｗ及びＨは、前述した絶対コート記録及び相対的コート記録の場合と同じである。ＤＰＣＭコート記録の残余の部分はＮノ曵イトカ）うなるシリーズである。ここでＮはＷ及びＨフィールリドに保持されている値の積である。これらＮバイトの中の第１のものＤ　Ｐ　ｏは、一定の予測値、例えば、１２８に加算されると、セグメントの左上隅のピクセルを生成するような差の値である０次のバイトＤＰ、は、和１２８＋ＤＰａに加算されてセグメントの最上部の線上の次に続くピクセル値を生成する差の値である。同様に、値ＤＰ。

は、１２８とＤＰＯとＤＰ、の累算和に加算されて、セグメントの最上部の線上の第３番目のビクセル値を生成する差の値である。ＤＰＣＭコード記録中のこれらの連続する値は、各々、記録中の先行する値の累算値としてビクセル値を記述する。ＤＰＣＭコート化技術を用いたビデオ信号圧縮システムの一例は、ここに参考として挙げる米国特許第４．１２５，８６１号ｒ　Ｖｉｄｅｏ　Ｓｉｇｎａｌ　Ｅｎｃｏｄｉｎｇ（ビデオ信号のコード化）」に見出すことができる。

ＤＰＣＭデータが第１Ｃ図に示すように記憶または伝送される場合、ピクセルを記述する値の各々が、コード化されていないビクセル値を同じように１データバイトを占有するので、ＤＰＣＭコード化技法を用いる利点が殆どあるいは全くない、しかし、参考として挙げた特許第４，１２５，８６１号に記載されているように、比較的に小さな値を有するコード化されたバイトの発生する頻度は、比較的大きな値を持つコート化されたバイトの発生頻度よりはるかに大きい、このコード化されたバイトの不均一な分布が、上記の参考として挙げた特許においては。

より大きな値のサンプルに対して用いられるビット数よりも少ないビット数でより小さな値のサンプルをコート化することによりビデオデータストリームを更に圧縮するために利用されている。この形式の圧縮を行なう可変長統計的エンコーダはこの技術分野では公知である。この形式のコート、ハフマン（Ｈｕｆｆ■ａｎ）コード、を生成するためのアルゴリズムは、ここに参考として挙げるアブラムソン（Ｎ、　Ａｂｒａｍｓｏｎ）著、ｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｈｅｏｒｙ　ａｎｄＣｏｄｉｎｇ　（情報論理及びコート化）　Ｊ　、　ＭｃＧｒａｗ −旧１１社刊、　１９６３年、７７−８５頁に記載されている。

上述したコード化法の各々は、ある型のビデオ情報に対しては良好に働くが、別の型のものには、うまく働かない、コード化される画像の、比較的大きな領域が均一または直線的に劣化するルミナンスまたはカラー情報を持っているような静止画像あるいはモーションシーケンスの一番目のビデオフィールドに対しては、絶対コード化法が最も適している。相対コート化法は、モーションシーケンスの２番目及びそれ以後のビデオフィールドに対して最適である。ＤＰＣＭコート化法は、細かいディーチルな情報の領域を含む画像に最適である。

これらのコートによって効率的に表わされるビデオ情報の型が異なるために、１つのビデオ画像を表わすために、２つ以上のコートを組合わせることが望ましい場合がある０例えば、絶対コード化法とＤＰＣＭコード化法を組合わせると、高低両レベルのディーチルを含む、画像コンパクトな表示を作ることができる。モーションシーケンスに対しては１画像の一部分を相対的コート化法を用いて表わすことが望ましいであろう、第１Ａ図、第１Ｂ図及び第１Ｃ図に示すように、これら３つのコート化法は、コンパチブルな記録フォーマツ１−を作るために調整できる。

しかしながら、一旦そのようにコード化した後は、再生画像が自然なディーチルと動きをもって表示されるように、画像を高速でデコー１くすることが望ましい。

この形式のコード化された画像をデコードするために使用される回路は、記憶されたプログラム制御器の制御の下に、調和して動作するようにされる種々の処理素子を含んでいることが望ましい。使用することのできる記憶プログラム制御器の１つのタイプは、最近の多くのマイクロプロセッサ集積回路に見られるようなマイクロコードシーケンサである。マイクロコードシーケンサの設計の一般的論述は、ここに参考として挙げる、ゲシュヴイント（Ｈ，Ｗ、　Ｇｓｃｈｗｉｎｄ）によりて著されたテキスト’Ｄｅｓｉｇｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｃｏｍｐｕｔｅｒｓ、　Ａｎ　Ｉｎｔｒｏｄｕｃｔｉｏｎ　（デジタルコンピュータの設計、入門）　Ｊ　Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｎｇ社１９６７年、３７９〜３８７頁に見られる。この論述に記載されているように、条件付き分岐動作の実施は、マイクロコートシーケンサの設計においては重要な考慮すべき問題である。

条件付き分岐動作は、マイクロコードシーケンサによって与えられるマイクロコード命令のシーケンスに、マイクロコートシーケンサに対して外部の処理回路においである特定の条件が生じた時にそれに応答して変化を生じさせる。このような条件としては、例えば、ある特定のレジスタに保持されている値かＯであるというようなものかある０条件付き分岐動作が要求された時に、特定の条件が満足されると、マイクココ−ｌ−命令の１シーケンスがマイクロコードシーケンサによって供給される。

条件が満足されない場合には、別の独立した命令シーケンスが供給される。

前述したようなコード化されたデータを処理するビデオ信号プロセッサにおいては、リアルタイム・フルモーション表示を行うためには、デコーディングプロセッサの速度は重要な考慮すべき問題である。条件付き分岐動作の実施は５デコーデイングプロセツサの動作に大きな影響を与える０例えば、前述したテキストに記載されている条件付き分岐動作の各々は５二者択一の命令シーケンスの一方における１番目の命令が、供給されることになっている次の命令でない時には、余分に１つの命令サイクルを必要とする。この場合、この付加的な命令サイクルは、マイクロコーｌく命令を保持するランダムアクセスメモリに対する新しいアドレス値の設定と、ターゲット命令の読出しとに必要とされる。

条件付き分岐動作のいずれの結果についても、大きな時間的損失を伴わない記憶プログラム制御器を提供することが望ましい。

この発明の原理によれば、データ処理システムの記憶プログラム制御器が提供される。この記憶プログラム制御器は、複数の命令値を保持するためのアドレス回部なメモリと、このメモリによって供給される命令値に応答して、データ処理システム中の処理回路を制御する命令デコーダとを含んでいる。この命令デコーディング回路によって供給されるアドレス値に応答して、記憶プログラム制御器の内部の回路によって、２つの命令値がメモリから読出される。命令デコーディング回路に保持されている命令が要求されると、記憶プログラム制御器の外部にある処理回路中の条件の値が２メモリから読出された２つの命令のどちらが次にデコーディング回路に供給される命令かを決定する。

前述した第１Ａ図、第１Ｂ図及び第１Ｃ図は、３つのデータ圧縮法により作られる記録のデータフォーマットを示す図である。

第２図は、この発明の実施例を含むビデオ信号処理回路のブロック図である。

第３Ａ図は、第２図に示したビデオ信号処理回路のマイクロコードＲＡＭ・シーケンシング回路として使用するに適した、この発明を実施した回路を示すブロック図である。

第３Ｂ図は、第３Ａ図に示す回路の動作を説明する際に有用ないくつかの信号についての、時間の関数としての信号振幅を示すタイミング図である。

第３Ｃ図は、第２図に示す回路で使用されるマイクロコードＲＡＭ・シーケンサのためのマイクロコート制御語のデータフォーマットを示す図である。

第４Ａ図は、第２図に示す発明の実施例で使用される算術論理演算ユニットのブロック図である。

第４Ｂ図は、第４Ａ図に示す算術論理演算回路の一部ブロック図である。

第５図は、第２図に示す発明の実施例と共に使用されるデータバス回路のブロック図である。

第６図は、第２図に示す発明の実施例と共に使用されるデータＲＡＭ回路のブロック図である。

第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図及び第７Ｅ図は、第６図に示すデータＲＡＭ回路の動作を説明するために有用なタイミング図である。

第８Ａ図は、第２図に示す発明の実施例と共に使用されるビクセル補間塁のブロック図である。

第８Ｂ図は、第８Ａ図に示すピクセル補間器で使用される乗算器のブロック図である。

第９Ａ図、第９Ｂ図、第９Ｃ図、第９Ｄ図、第９Ｅ図及び第９Ｆ図は、第８図に示すビクセル補間器の動作の説明に用いる図である。

第１０Ａ図は、第２図に示すビデオ信号処理回路で使用するに適した統計的デコーダのブロック図である。

第１０Ｂ図は、第１０Ａ図に示す回路の動作を理解する際に有用なタイミング図である。

第１１Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した入力ＦＩＦＯ回路のブロック図である。

第１１Ｂ図は、第１１Ａ図に示した回路の動作を理解する際に有用なタイミング図である。

第１２Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した出力ＦＩＦＯ回路のブロック図である。

第１２Ｂ図は、第１２Ａ図に示す回路の動作を理解する際に有用なタイミング図である。

第１３Ａ図と第１３Ｂ図は、第２図に示す発明の実施例と共に使用されるＶ　ＲＡ　Ｍ　ｆｔ１ｉｆユニツトのブロック図である。

第１３Ｃ図は、第１３Ａ図に示す回路の動作を理解する際に有用なタイミング図である。

第１４図は、第２図のビデオランダムアクセスメモリに、圧縮じれたデータがどのように記憶されるかを示すメモリマツプ図である。

第１５図乃至第２３図は、第２図乃至第１３図に示す回路の動作を説明する際に有用な制御フロー図及び他の図である。

図面において、ａの広い矢印は、複数ビットの並列デジタル信号を伝送するためのバスを表わし、線の矢印は、アナログ信号または１ビツトのデジタル信号を伝送する接続を示す、装置の処理速度に応じて、信号バスのあるものにおいては補償用遅延が必要となることがある。デジタル信号処理回路の設計の分野での当業者には、ある特定のシステムのどの部分にそのような遅延が必要とされるかは分かる筈である。

第２図は、ビデオ信号処理回路２１０とそれに付随する周辺回路を示すブロック図である。この発明のこの実施例においては、回路２１０は１つの集積回路として具体化されている。このビデオ信号処理システムを第２図のみを参照して簡単に説明し、その後で、第２図〜第１３図を参照して詳細に説明する。この出願の第３の部分は第１４図〜第２３図を参照し、システムの各構成要素がどのように平行して動作して、第１Ａ図、第１Ｂ図及び第１Ｃ図に示すようなフォーマットの圧縮ビデオデータをビクセル値に変換するかを説明する。

第２図において、圧縮されたビデオ信号の信号源２１２は、前述したビデオ信号圧縮技術の１またはそれ以上を用いて圧縮され、また、統計的にコード化されたデータを含んでいるビデオ信号データを供給する０発明のこの実施例においては、信号源２１２により供給されるデータは、ビデオ信号プロセッサ２１０の内部にあるＶＲＡＭ制御ユニット２３８の制御の下にビデオランダムアクセスメモリ（ＶＲＡＭ）２１６に供給される０発明のこの実施例で用いられる信号ｌ！ｌ！２１２はコンパクトディスク読出し専用メモリ（ＣＤ　ＲＯＭ）である、この信号源は、圧縮されたデータ（圧縮データ）を、例えば、各々が３２ビツトで構成されたブロックとしてＶＲＡＭ２１６に連続的に供給する。ＶＲＡＭ制御ユニット２３８は、信号源２１２と回路２１０からのＶ　ＲＡ　Ｍ　２１５へのデータアクセス要求を調整して、信号源２１２により供給されるデータの全てが確実にＶ　ＲＡ　Ｍ　２１６に書込まれるようにする。

発明のこの実施例で用いられるＶ　ＲＡ　Ｍ　２１６はＮＥＣエレクトロニクス社により製造されているμＰ　Ｄ　４１２６４６４ＫＸ４ビツトデユアルポート・ランダムアクセスメモリ集積回路１２８個で構成されている。このメモリ集積回路は、　１６行８列のマトリクスに配列されている。このような構成では、ＶＲＡＭ２１６は、各々３２ビツト（７）１，０４１３゜５７６語として配列された、４メガバイト（４ＭＢ）の記憶を提供する。

表示器用プロセッサ２１８は、直列出力ボートを介してＶ　ＲＡ　Ｍ　２１６にアクセスして、表示されたビデオ信号の有効ビデオ部分を生成する。ビデオ信号処理回路２１０と圧縮ビデオ信号源２１２は標準的な入力−出力バスを介してＶ　ＲＡ　Ｍ　２１６のデータセルにアクセスする。ビデオ信号プロセッサ２１０と表示器用プロセッサ２１８とによるＶＲＡＭ２１５　ヘ（７）７’；ｌ’ｃスは全て、回１２１０　のＶＲＡＭ制御ユニット２３８により制御される。

ＶＲＡＭ２１６に保持されたデータは、統計的デコーダ２コ０と、大刃先入れ先出し回路（以下、ＦＩＦＯと称する）２３２と２３４とによって処理回路２１０に供給される。

また、データは回路２１Ｏによって、出力ＦＩＦＯ回路２３６を介してＶＲＡＭ２１［ｉに供給される。統計的デコーダ２３０と入力ＦＩＦＯ２３２と２３４により供給されるデータ値は、データバス回路２４２、算術論理演算ユニット（ＡＬＵ）２４４及びデータＲＡ　Ｍ　２２８に対し、双方向データバスＢＢυＳを介して供給される。バスＢ　ＢＵＳはＶＲＡＭ制御ユニット２３８に対してアドレス値を供給するためにも用いられる。第２の双方向バスＡ　ＢＵ回路２４２　、　ＡＬＵ２４４及びデータＲＡ　Ｍ　２２８の間でバスさせ、また、ピクセル補間器２４６との間でデータの授受を行うための代替手段を形成する。上述した接続に加えて、データバスＡ　Ｂｕｓはマイクロコー）ＣＲＡＭ・シーケンサ２２６に接続されており、場合によりてはマイクロプロセッサ２２４にも結合される。

概括的に説明すると、第２図に示す回路は次のように動作する。信号源２１２により供給される圧縮ビデオ信号はＶ　ＲＡ　Ｍ　２１６に書込まれる。これらの圧縮ビデオ信号はシーケンシング回路２２６の制御の下に、統計的デコーダ２３０と入力ＦＩＦＯ２：３２と２３４とを介してアクセスされる。デコーダ２コＯとＦ　Ｉ　Ｆ　０２３２　、２３４により供給される値は、同じくシーケンシング回路２２５の制御の下に、データバス２４２　、　ＡＬＵ２４４及びビクセル補間器２４６に供給されて、圧縮されたビデオ信号を伸張し、また、コード化された画像を記述するビクセル値を生成する。このようにして生成されたビクセル値は、例えば２４０行２５６列のマトリクスとして、出力ＰＩＦＯ２３６を介してＶ　ＲＡ　Ｍ　２１６に書込まれる。これらの行と列は、各線が２５６のビクセル値を持つビデオ信号の２４０本の線に相当する。以下、このマトリクスをビットマツプと称する。このビットマツプは、表示用プロセッサ２１８によってＶ　ＲＡ　Ｍ　２１Ｂから読出され、画像が再生される０発明のこの実施例と共に使用される表示器用プロセッサは、ビットマツプ中のピクセル値をビデオ信号に変換し、また５画像をラスク走査表示装置上に再生できるようにするために必要な水平及び垂直同期信号を加える。

Ｖ　ＲＡ　Ｍ　２１６から表示器用プロセッサ２１８へのデータの転送を調整するために、水平線同期信号Ｈ３と垂直フィールド同期信号ｖＳがそれぞれの信号源２２０と２２２からプロセッサ２１０と２１８へ供給される。この発明の推奨実施例では、これらの信号は表示器用プロセッサ２１８で生成するようにしてもよい。

発明のこの実施例では、クロック信号の信号源２２５がマイクロコートＲＡＭ・シーケンサ回路２２６に、２５　Ｍｌｌｚのクロック信号ＣＬＫを供給する０回路２２６は、各々１２．５　Ｍｌｌｚの周波数を有する信号ＣＫとＣＫ’、信号ＣＫと実質的に同じ周波数と位相を持つ信号ＣＫＡ及び、信号ＣＫと実質的に逆位相の信号ＣＫ　ａとを発生する。信号ＣＫＡとＣＫ、はデータバス２４２　、　Ａ　Ｌ　Ｕ　２４４及びビクセル補間器２４６に供給される。信号ＣＫは統計的デコーダ２３０、入力Ｆ　Ｘ　Ｆ　０２３２　、２３４及び出力ＰＩＦ０２３６に供給される。信号ＣＫ’はＶ　ＲＡ　Ｍ　ｆ！ｊ制御ユニット２３８に供給される。

第２図に示す回路の説明を簡単にするために、圧縮ビデオ信号源はコー１く化されたルミナンス信号のみを供給し、回路２１０はビットマツプを１つだけ、即ち、ルミナンスビットマツプのみを形成するものとする。現実のシステムでは、カラー情報信号１例えば、Ｉ及びＱ色差信号用の別のビットマツプも作られる。

前述したように、ビデオ信号処理回路２１０における中心の制御素子はマイクロコードＲＡＭ・シーケンサ回路２２６である。第３Ａ図は、マイクロコードＲＡＭ・シーケンサ２２６として用いるに適した回路を示すブロック図である。マイクロコートＲＡ　Ｍ　３１０は、各々が９６ビツトを有する１２８語として構成されている通常のランダムアクセスメモリである１通常動作時は、マイクロコードＲＡ　Ｍ　３１０は、アドレスレジスタ３２２に保持されているアドレス値の７個のＭＳＢによりア１くレスされて、９６ビツトからなる語（９６ビツト語）をレジスタ３１２の入力ポートに供給する。レジスタ３１２は、制御回路３０８により供給される信号ＬＤによって、その人カポ−１−に供給される値をロードするようにされる。マイクロコードＲＡＭ３１０により供給される９６ビツト値の各々は、２つの４８ビットマイクロコード制御語、即ち、命令を含んでいる。

レジスタ３１２の４８個のＭＳＢ位置にあるこれらの命令の一方は、マルチプレクサ（ＭＵＸ）３１４の一方の入力ポートに供給され、レジスタ３１２の４８個のＬＳＢ位置にある他方の命令がマルチプレクサ３１４の第２の入力ポートに供給される。マルチプレクサ３１４はフリップ・フロップ３１８により供給される１ビツトの信号により、４８ビツト命令の一方を命令レジスタ３１６の入力ポートに通過させるようにされる。命令レジスタ３１６は、制御回路３０８により供給される信号Ｌ１に応答して、その入力ポートに供給されたマイクロコート制御語をロードする。

命令レジスタ３１６の個々のビットはバスＭＣＷを介して、ビデオ信号処理回路２１０の構成素子の各々の制御入力端子に接続されている。マイクロコードＲＡ　Ｍ　３１Ｇにより供給されるマイクロコート制御語が命令レジスタ３１６を通ってシーケンスすると、回路２１０の個々の構成素子は、協同して、圧縮ビデオデータなビットマツプビクセルデータに変換する動作を行うようにされる。マイクロコーＩく制御語の各ビットの機能は第３Ｃ図を参照して後述する。

ビデオ信号プロセッサ２１０によって用いられるクロック信号ＣＫとＣＫ’はマイクロコードＲＡＭ・シーケンサ２２６に含まれている回路によって発生される。信号源２２５により供給される２５　Ｍｌｌｚのクロック信号ＣＬＫは、この信号ＣＬＫの周波数を２分の１に分周して、１２．５Ｍ１ｌｚのクロック信号ＣＫ’を作る分周回路３０４に供給される。信号ＣＬＫはさらにＡＮＤゲート３０Ｂの一方の入力端子にも供給されている。ＡＮＤゲート３０５の他方の入力端子はインバータ３０２に結合されており、マイクロプロセッサ２２４により供給される信号ＨＡ　Ｌ　Ｔを反転して得られ信号を受取る。ＡＮＤゲート３０６の出力信号は、その周波数を２分の１に分周して１２．５　ＭＨｚのクロック信号ＣＫを作る分周回路３０７に供給される。信号）ＫＡＬＴが論理Ｏ値を持つ時は、信号ＣＫは１２゜ＳＭＨｚの方形発振信号となる。しかし、信号ＨＡＬＴか論理１に変化すると、クロック信号ＣＫの状態は、信号ＨＡ　Ｌ　Ｔの変化が生じた時の状態、論理ｌまたは論理Ｏに凍結される。

以下に述べるように、マイクロコート制御語の８個のＬＳＢはＮＥＸＴ　ＡＤＤＲＥＳＳフィールドを規定する。どのマイクロコート制御語でも、このフィールドは、マイクロコードＲＡ　Ｍ　３１０中の、命令レジスタにロートされるべき次のマイクロコード制御語のアドレスを含んでい！、ＮＥＸＴ　ＡＤＤＲＥＳＳフィールドに保持されている値はマルチプレクサ（ＭＵＸ）３２０を介してアドレスレジスタ３２２に供給される。ＮＥＸＴ　ＡＤＤＲＥＳＳ値のＬＳＢはクリップ・フロップ３１８の入力端子りに供給される。アドレスレジスタ３２２とフリップ・７０ツブ３１Ｂは信号ＣＫによって、それぞれの入力ボートに供給された値をロートするようにされる。

後述するようにデータバス回路２４２により供給される信号ＣＤがフリップ・フロップ３１８のリセット入力端子Ｒに結合されている。信号ＣＤの値は、マイクロコード制御語の条件コート選択（ＣＯＮＤ　Ｃ０ＤＥ　Ｓ　ＥＬ）フィールド（後述）によって制御される。この信号は、命令レジスタ３１６に供給されるマイクロコート制御語のシーケンスを条件（状態）に応じて変化させるために、マイクロコードＲＡＭ・シーケンシング回路２２６で用いられる。信号ＣＤは、信号処理中で前に生起した状態、例えば、Ａ　Ｌ　Ｕ　２４４の出力値がＯであるというような状態を表わす。選択された条件が真の時は、フリップ・フロップ３１８により供給される出力信号Ｑは論理０になる。この値はマルチプレクサ３１４がレジスタ３１２の４８個のＬＳＢｉ置に保持されている値を命令レジスタ３１６に送るようにする。

この回路が、マイクロコートＲＡＭ・シーケンサ回路２２６の制御の流れ（フロー）を条件に応じて変える、すなわち、条件付き分岐（ブランチ）を行うためにどのように用いられるかを理解するために、マイクロコート制御語ＡがそのＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドに非Ｏ値（Ｏでない値）を有し、かつ、ＮＥＸＴ　ＡＤＤＲＥＳＳフィールドに値８１を持つものと仮定する。このマイクロコート制御語が命令レジスタ３１６にロードされると、ＮＥＸＴ　ＡＤＤＲＥＳＳフィールド中の８ビツト値はアドレスレジスタ３２２に供給され、マイクロコードＲＡ　Ｍ　３３０のアドレス８０と８１にあるマイクロコード制御語がレジスタ３１２にロードされる０条件信号ＣＤの値が論理０なら、レジスタ３１２の４８個のＭＳＢ位置（アドレス８１）を占めているマイクロコート制御語が次に用いられることになる。信号ＣＤの値が論理０でない場合は、レジスタコ１２の４８個のＬＳＢ（ｉ置（アドレス８０）を占めているマイクロコード制御語が次に用いられる。これらの命令の各々はそれデれ異るＮＥＸＴ　ＡＤＤＲＥＳＳフィールドであり、従って、各々がマイクロコード制御語の異るシーケンス、即ち、ビデオ信号プロセッサ２１０の異る作用を規定する。マイクロコードＲＡ　Ｍ　３１０が条件コートの可能な値の両方についての次の命令を供給するので、条件コートの値がめられると１次のマイクロコード制御語を取出すために時間をロスすることがない。

マイクロス−１’ＲＡＭ・シーケンサ回路２２６は、バスＡ　ＢＬＪＳを介して供給されるマイクロコード制御語をマイクロコードＲＡ　Ｍ　３１０にロードすることができる。

各々がマイクロコード制御語の３分の１を表わす３個の１６ビツト値が３個のレジスタコ２４に次々に供給される。

最初の１６ビツト値がレジスタＭＲＯに、第２の１６ビツト値かレジスタＭＲＩに、そして、第３の１６ビツト値がレジスタＭＲ２にそれぞれ記憶される０次に、同じく入力ＦＩＦＯ２３２とデータＲＡ　Ｍ　２２８を介しｒ　Ｖ　ＲＡ　Ｍ　２１６により供給されるようなアドレス値がアドレスレジスタ３２２に供給される。このアドレス値のＬＳＢ、即ち、信号ＤＸＣは、デマルチプレクサ（ＤＥＭＵＸ）３２６に働いて、３つのレジスタＭＲＯ１ＭＲＩ、ＭＲ２により供給される４８ビツト値が、マイクロコードＲＡ　Ｍ　３１０に対するＩ１０バスの４８個のＭＳＢ位置と４８個のＬＳＢ位置のいずれか一方に供給されるようにする。同時に、書込み可動化（イネーブル）信号ＷＥが生成され、ＲＥＭ３１０が４８ビツト値をアドレスされたメモリセルに記憶するようにする。

これらの動作によってマイクロコードＲＡ　Ｍ　３１０に書込まれたマイクロコード制御語は、ＶＲＡＭ２１６から、例えば、入力ＦＩＦＯ２３２とデータＲＡＭ回路２２８とを介して供給される。ＶＲＡＭ２１６からのマイクロコード命令をロードすることができることにより、圧縮ビデオ信号源２１２は、圧縮されたデータとそれを伸張するために必要な命令の双方をビデオ信号プロセッサ２１０に供給することが可能となる０例えば、最初、後述するようにプロセッサ２１０を制御するマイクロプロセッサ２２４によって、ブートストラッププログラムがマイクロコートＲＡ　Ｍ　３１０にロードされる。このブートストラッププログラム中の命令に応答して、マイクロコードＲＡＭ・シーケンサ回路２２６は、圧縮ビデオデータをデコードするようにプロセッサ２１０を可動化する、ＶＲＡＭ２１１ｉからの命令をロードする。

第３Ｂ図は、マイクロコート制御ＭＭＣがマイクロコードＲＡ　Ｍ　３１０に記憶される時のマイクロコードＲＡＭ・シーケンシング回路２２６の動作を説明するタイミング図である。このタイミング図において、記号Ｔ、〜ＴＳは６つのマイクロコード命令を表わしている。各命令サイクルは信号ＣＫＡの正方向への遷移で始まり、終る。

命令サイクルＴ０においては、命令レジスタ３１６に保持されているマイクロコート制御命令はそのＡ　ＤＳＴフィールドにある値（例えば８）を有し、この値は、バスＡ　Ｂｕｓにより伝送される１６ビツト値がレジスタＭＲＯに記憶されることを示す、この命令サイクルでは、値ＭＣＯ，即ち、マイクロコード制御語ＭＣの１６個のしＳＢが１例えばデータＲＡＭ回路２２８によってバスＡＢＵＳにゲートされる。命令サイクルＴ０においては、レジスタＭＲＯは信号Ａ　ＤＳＴによって、バスＡＢＵＳにより供給される１６ビツト値ＭＣＯを記憶するようにされる。この記憶動作は、命令サイクルＴ０の中間点における信号ＣＫＡの負方向への遷移に一致して生じる。値ＭＣＯがレジスタＭＲＯに記憶されるのと実質的に同時に、命令レジスタ３１６中のマイクロコード制御語のＮＥＸＴ　ＡＤＤＲＥＳＳフィールド中の値がアドレスレジスタ３２２に記憶され、かつ、このアドレス値のＬＳＢかフリップ・フロップ３１８に記憶される。アドレスレジスタ３２２に記憶された値は、マイクロコードＲＡＭ３１０が、次の命令を含んでいる９６ビツト値をレジスタ３１２に供給するようにする。この９６ビツト値は、命令サイクルＴ０の中間点よりもいくらか後で生じる信号ＬＤの負方向への遷移と一致して、レジスタ３１２にロードされる。フリップ・フロップ３１８に保持されている１ビツト値に応答して、アドレスされた４８ピツトのマイクロコード制Ｗ語が命令レジスタ３１６の入力ボートに供給される。このマイクロコード制御語は、命令サイクルＴ０の終了時に生じる信号Ｌｌの負方向のエツジと一致して。

命令レジスタ３１６にロードされる。命令サイクルＴ８においては、新しくロードされたマイクロコード制御語が、マイクロコード制御語ＭＣの中間の１６ビツトを表わす値ＭＣＩを、ＭＲＩがロードするようにする。同じようにして、命令サイクルＴｌの終了時に命令レジスタ３１６にロードされたマイクロコード制御語がレジスタＭＲ２に働いて、命令サイクルＴ、においてマイクロコード制御語ＭＣの１６個のＭＳＢをロードするようにする。

命令サイクルＴ２の終りに命令レジスタ３１Ｂにロードされたマイクロコート制御語は、レジスタ３２４からマイクロコートＲＡＭ３１０へのマイクロコートｆｔｊｌ　Ｗ　Ｍ　Ｍ　Ｃ（７）転送を制御する。マイクロコード制御語ＭＣを記憶するために用いられるアドレスは、バスＡ　Ｂｕｓを介して供給される。命令サイクルＴ３の開始時において、命令レジスタ３１５中のマイクロコート制ｍｘｈｍＡ　ＤＳＴフィールドは値１１を持ち、これは、ハスＡ　Ｂｕｓにより供給される１６ビツト値かアドレスレジスタ３２２にロートされることを示す、ＡＤＳＴフィールド中のこの値に応答して、制御回路３０８が、信号ＭＸＣとして論理ｌ値を信号ＣＫのほぼ１サイクルの間、マルチプレクサ３２０に供給する。この信号はマルチプレクサ３２０をして、バスＡ　Ｂｕｓによって供給される値の８個のＬＳＢをアドレスレジスタ３２２の入力ボートに供給せしめる。このアドレス値は、命令サイクルＴ、における信号ＣＫの最初の負方向遷移に一致してレジスタ３２２にロートされる。アドレスレジスタ３２２に保持されている値のＬＳＢ、即ち、信号ＤＸＣはデマルチプレクサ３２６の制御入力端子に供給される。デマルチプレクサ３２６は、論理ｌまたは論理０の値を持った信号ＤＸＣによりて、レジスタ３２４により供給される４８ビツト値をゲートして、Ｉ１０バスの各４８個のＭＳＢ位置または４８のＬＳＢ位置に供給するようにされる。

信号ＤＸＣは、ＡＮＤゲート３１１とコ１コを介１ノて、マイクロコードＲＡ　Ｍ　３１０の各半部に対する別々の書込み可動化信号を生成する。前述したように、マイクロコードＲＡ　Ｍ　３１０は、各々が９Ｓビツトを有する１２５語として構成されている。このメモリは２つの部分に分割されている。左側の半部はｉｚａ語の４８個のＭＳＢを含んでおり、右側の半部はのＬＳＢを含んでいる。

信号ＤＸＣは、ＡＮＤゲート３１コにおいて、制御回路３０８により供給される書込み可動化信号ＷＥと組合わされて、マイクロコーＦＲＡＭ３１０の左半部のための書込み可動化信号を生成する。信号ＤＸＣは反転され２ゲート３１１によって信号ＷＥと論理的にＡＮＤ処理されて、マイクロコードＲＡ　Ｍ　３１０の右半部のための書込み可動化信号を生成する。

この例においては、信号ＤＸＣは、命令サイクルＴ３の開始時の信号ＣＫのほぼ１周期の間、論理ｌの値を持つ。従って、マイクロコード制ｖ４語ＭＣは、アドレスレジスタ３２２に保持された７個のＭＳＢの値によって表わされるアドレス値を持りた、マイクロコードＲＡ　Ｍ　３１０中のセルの４８個のＭＳＢ位置に書込まれる。マイクロコート制御語は、第３Ｂ図に示し信号ＷＥと一致してマイクロコードＲＡ　Ｍ　３１０に書込まれる。

命令サイクルＴ３はメモリ書込み動作を行うので１次のマイクロコード制御語は、信号ＣＫの最初の周期では、命令レジスタ３１６にロードされない、この動作は命令サイクルＴ３中の信号ＣＫの２番目の周期で生じる。

命令サイクルＴ３中の信号ＣＫの２番目の正方向への遷移と一致して、信号ＭＸＣの値は論理０に変り、命令サイクルＴ０について前述したように、命令取出し動作が行われる。マイクロコードＲＡＭ・シーケンシング回路２２６は、命令サイクルＴ、及びＴ、の間、命令期Ｔ。について述べたような態様で動作する。

ｆｔ５３Ｂ図に示した例ては、誤ったマイクロコート制御語がレジスタ３１２と３１６にロードされないようにするために、命令レジスタＴ、の前半部では、信号ＬＤとＬｌは禁止されている。またビデオ信号処理回路を休止状態に置くために、命令サイクルＴ、の後半部では、制御回路３０８によつて信号ＣＫ　ＡとＣＫ、は凍結されている。

これはＡＬＵ２４４．データＲＡ　Ｍ　２２８及びビクセル補間器２４６の間の同期動作を維持するために行われる。命令サイクルＴ、の後半部ではクロック信号ＣＫ　ＡとＣＫ。

は非可動化（ディスエーブル）されるので、Ａ　Ｌ　Ｕ　２４４、データＲＡ　Ｍ　２２Ｂ及びビクセル補間器２４６の内部状態はこの期間中は変化しない。

この発明のこの実施例においては、マイクロコートＲＡ　Ｍ　３１０に対するデータ読出し動作とデータ書込み動作は信号ＣＫの別々の周期に行われる。しかし、そうする代りに、マイクロコードＲＡＭ・シーケンシング回路２２５を、信号ＣＫの１つの周期中で２つの動作を行うように構成してもよい。

制御回路３０８は、休止論理２４０により供給される信号ＰＡＵＳＥにも応答し、クロック信号ＣＫＡとＣＫｌＢを凍結させる。さらに、制御回路３０８はマイクプロセッサ２２４により供給される信号ＨＡ　Ｌ　Ｔに応答し、信号Ｃにを禁止して、実効的に、ＶＲＡＭＩＮ御ユニッｌ−２３８を除くビデオ信号プロセッサ２１０全体の内部状態を凍結させる。

信号ＨＡＬＴを用いてマイクロプロセッサ２２４はビデオ信号プロセッサ２１０の制御機能を実効的に引受ける。

信号ＨＡＬＴは命令レジスタ３１６に供給されて、このレジスタをして、ゲート回路２２３を介してマイクロプロセッサ２２４により供給されるバスＭＣＷからデータを受入れしめる。マイクロプロセッサ２２４はレジスタ３１６をして、信号ＨＡＬＴを論理ｌから論理０に変化させることにより、供給されたマイクロコート制御語をロートさせしめる。上記変化後のクロック信号ＣＫの次の周期において、マイクロコートＲＡＭ・シーケンサ回路２２６はこのマイクロコート命令が実行されるようにする。このクロック周期が完了すると、マイクロプロセッサ２２４は再び信号ＨＡＬＴを論理ｌ値に変化させ、別のマイクロコード命令をレジスタ３１６に供給する。このような動作により、マイクロプロセッサ２２４は、マイクロコードＲＡＭ・シーケンサ回路２２６をしてバスＡ　ＢｕｓまたはＢＢＵＳに接続されたレジスタにデータを書込ませ、あるいは、前に述べたように、ブートストラッププログラムをロードするようにする。さらに、マイクロプロセッサ２２４がバスＡ　Ｂｕｓに接続されていることと、第５図を参照して後述するバスゲート５２０とにより、マイクロプロセッサ２２４はどのレジスタの内容でも、また、バスＡＢυＳあるいはＢ　Ｂｕｓの内容でも読出せる。

第３Ｃ図はマイクロコードＲＡＭ・シーケンシング回路２２６によって用いられるマイクロコート制御語、即ち、命令のフォーマットを示す、制ｇ４：！は１３のフィールドを含んでいる。各フィールドを、以下、そのフィールドが持ち得る値と、その値がビデオ信号プロセッサ２１０の各構成素子に対して持つ作用とによって説明する。制御される構成素子の構造は第４図乃至第１３図を参照して後述する。

マイクロコート制ｍ語のビット０〜７は、ＮＥＸＴＡＤＤＲＥＳＳを形成する。

これらのビットにより表わされる値は、マイクロコーＰＲＡＭ３１０における。

命令レジスタ３１６にロードされるべき次のマイクロコード制Ｏ１語のアドレスである。ある与えられたマイクロコード命令サイクル中、このフィールドによって表わされた値はマイクロコアドアドレスレジスタ３２２に記憶される。

条件コート選択フィールドＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬはマイクロコード制御語のビット８〜ｌＯを占める。これらの３ビツトは、後述するデータバス回路２４２中の条件レジスタに保持されている条件値の１つを選択する。

選択された条件値が信号ＣＤである。この信号は条件付き分岐動作を行うために用いられる。前に述べたように、条件付き分岐は命令レジスタ３１６に供給されるマイクロコード制御語のシーケンスの変更であり、これは選択された条件が満足される時（即ち、ＣＤが論理１の時）のみに生じる０表１は条件コード選択値とそれに対応する記述をリストしたものである。

Ｃ０ＮＤ　Ｃ０ＤＥ　ＳＥＬ　選択されたフィールドの値　条件の記述ＯＮＵＬＬ条件付き分岐なしＩ　ＡＬＵキャリーアウトフラグ２　ＡＬＵオーバフローフラグ３　ＡＬＵ出力値は負である４　ＡＬＵ出力値はＯである５　データバス２４２中のループカウンタの値は０である。

６　データバス２４２中のレジスタＲＯのＬＢ７　データバス２４２中のレジスタＲＯのＭＢマイクロコード制御語のビット１１〜２９は、バスＡＢＵＳとＢ　ＢＵＳを介して回路２１０の各構成素子間でデータ値がどのように転送されるかを制御する４つのフィールドを含んでいる。ビット１１〜１５はＡ　ＳＲＣフィールドである。このフィールドは、構成素子のうちのどの構成素子が、あるいは、ある構成素子中のどのレジスタが出力値をバスＡ　ＢＵＳに供給することにより信号源として働くかを示す、マイクロコード制ｇ４語のビット１６〜２０はＡ　ＤＳＴフィールドで、このフィールドは、構成素子のうちのどれが、あるいは、ある構成素子中のどのレジスタが、バスＡ　ＢＵＳ上にある値をその入力値として受入れることにより宛先として働くかを示す、同様にフィールドＢ　ＳＲＣ、ビット２１〜２４、及びフィールドＢ　ＤＳＴ、ビット２５〜２９は、それぞれ、回路２１０のどの構成素子がバスＢ　Ｂｕｓに値を供給し、どの素子がバスＢ　ＢＵＳから値を受取るかを決める。バスＡ　ＢＵＳとＢ　、ＢＵＳは、ビデオ信号プロセッサ２１０の種々の構成素子にデータと制御情報の両方を伝送することがてきる。バスＡ　ＢｕｓとＢ　Ｂｕｓに結合されるレジスタとこれらのバスによって伝送される制御情報については１回路２１０の適当する構成素子を参照して以下に述べる。

一般的に、バスＡ　ＢｕｓとＢ　Ｂｕｓに結合されたレジスタは、マイクロコード制御語のフィールドＡＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣまたはＢ　ＤＳＴの１つに結合される通常のデコーディング回路（図示せず）を含んでいる。このデコーディング回路は、レジスタへのアクセスを許容する制御値が検出されると、論理ｌ値を生じさせる。ＡＳＲＣフィールドに応答するデコーディング回路は、マイクロコート制ｖ４開のＬＩＴ　ＳＥＬフィールド、ビット３１、における論理ｌの値によりて禁止される。このビットが論理ｌの時は、Ａ　ＳＲＣフィールド中の値は有効なＡ　ＳＲＣ値ではなく、後述する８ビツトのリテラル値の一部である。フィールドＡＳＲＣとＢ　ＳＲＣとによって制御されるレジスタに対し、デコーディング回路の出力値がレジスタの出力可動化入力端子に結合される。この入力端子に論理ｌ値が供給されると、レジスタはその記憶されている値を該当するバスに供給するようにされ、論理０値が供給された場合は、そのレジスタはバスに対して高インピーダンスを呈する。フィールドＡ　ＤＳＴ及びＢ　ＤＳＴにより制御されるレジスタに対しては、デコーディング回路の出力値がレジスタのデーターロード入力端子に結合される。これらのレジスタは２デコーディング回路によって供給される信号が論理ｌ値を持っている間は、該当するバスによフて伝送されてきた値をロートするようにされる。

マイクロコート制御語のビット３０はフィールドＤＥＣＬＯＯＰ　ＣＴＲである。このフィールドが値ｌを持つている時は、データバス回路２４２中のループカウンタは、マイクロコート命令サイクル中、その個を減じるようにされる。

マイクロコード制ｍａのビット３１はフィールドＬＸＴ　ＳＥＬである。このフィールドに１の値があると。

マイクロコー１＜ＲＡ　Ｍ・シーケンシング回路２２６は、その時のマイクロコード制御語のビット８〜１５をリテラル値として扱うようにされる。この値の出所（ソース）値として、バスＡ　Ｂｕｓの８個のＬＳＢ位置に、マイクロコート制御語のビット３１により可動化されるゲート回路３１７を介して供給される。

デジタル値源３１５からの０値が、リテラル値が選択された時に、バスＡ　ＢＵＳ上の８個のＭＳＢ位置に供給される。

マイクロコート制御語のビット３１は、さらに、前述したようにバスＡ　Ｂｕｓを出所として用いるレジスタと、後述するようにデータバス回路の条件コート論理５１８にも供給される。

マイクロコード制御語のビット３２は、ＩＮＴ　ｇＰフィールドである。このビットが論理ｌ値を持っている時は、マイクロプロセッサ２２４が中断される。この制御機能は１例えば、あるマイクロコード命令シーケンスが完了したことをマイクロプロセッサ２２４に知らせるために使用できる。

マイクロコード制御語のビット３３は、Ｌ　Ａ　Ｔ　ＣＨＣ０ＮＤ　Ｃ０ＤＥフイールドで、このフィールドが１の値を持つ時は、データバス回路２４２は、Ａ　Ｌ　Ｕ　２４４により生成された種々の条件の値を条件コートレジスタにラッチする。この制御機能は、一般には、条件付き分岐動作に対する条件を選択する命令に先行する命令中に含まれている。

マイクロコード制御語のビット３４と３５は、Ｓ　ＨＩ　ＦＴ　Ｃ０ＮＴフイールドである。このフィールドは、データバス回路２４２のレジスタＲＯによって行われるビットシフト動作を制御する。表２は、５ＨＩＦＴ　Ｃ０ＮＴフイールＩくの種々の値に応答すてレジスタＲＯによって達成される機能を示す。

表　２値　機　簡Ｏシフトなしｌ　全てのビットをＬＳＢの方へ１ビツト位置シフトさせる。シフト動作前の値のＭＳＢはシフト動作で生じた値のＭＳＢ位置に複写される。

２　全てのビットをＭＳＢの方へ１ビツト位置シフトさせる。シフトされた値のＬＳＢは０である。

３　その時の命令サイクル中にレジスタＲＯに供給される値の上位と下位のバイトをいれかえるマイクロコート制御語のビット３８〜４６は、マイクロコード命令サイクル中のＡ　Ｌ　Ｕ　２４４の機能を決定する。ＡＬ　Ｕ　２４４の機能を理解するために、初めにその構造を説明することが理解を助ける。第４Ａ図に示すＡ　Ｌ　Ｕ　２４４は５つの部分、即ち、２つのオペランドλカレジスタ４１０と４１２、算術論理演算回路（ＡＬＣ）４１４．出力レジスタ４１６及びデマルチプレクサ（ＤＥＭＵＸ）４１８　。

からなる。レジスタ４１２はバスＢ　Ｂｕｓに接続されており、バスＭＣＷを通して与えられるマイクロコード制御語のビット３６中の値ｌによりて可動化されて、バスＢ　Ｂｕｓからの値をロードする。レジスタ４１ＧはバスＡ　Ｂｕｓに接続されておりマイクロコード制御語のビット３７中の１の値によりて可動化されて、バスＡ　ＢＵＳからの値をロードする。’ＡＬＣ４１４はレジスタ４１０と４１２に保持されている値について種々の算術論理演算を行う、任意の１つの命令サイクル中に実行される＠算は、バスＭＣＷを通してＡＬＵに供給されるマイクロコート制御語のピッ１−３８〜４６のフィールドＡＬＵ　０ＰＣＯＤＨに保持されている９ピッＩ−値によって制御される。この９ビツトのフィールドにおいて、ピッｌ−３８〜４４に保持されている値は、表３の通りに、ＡＬＵによって実行される機能を決定する０表３において、Ａ及びＢはそれぞれレジスタ４１０と４１２に保持されている値を表わし、ＣＩＮは、ＡＬＣ４１４のキャリーイン入力端子ＣＩＮに供給される値を表わす。

３１　ＡとＢの０Ｒ（Ａ　ＯＲＢ）３３　ＮＯＴ　Ａ３４　演算なし３６　ＮＯＴ　Ｂ４７　ＡとＢのＸ０Ｒ６５ＮＯＴ　Ａ十〇ｌＮ１１７　Ａ十〇ｌＮ６８　ＮＯＴ　Ｂ十ＣＸＮ７１　Ａ−Ｂ−ＮＯＴ　ＣｌＮ７６　Ｂ十ＣｌＮ７７　Ｂ−Ａ−ＮＯＴ　ＣｌＮ７９　Ａ＋Ｂ＋ＣｌＮ８５　ＡとＢのＡＮＤ　（Ａ　ＡＮＤ　Ｂ）この表において、ｒＮＯＴＪはｌの補数演算を表わし、ｒＸＯＲＪは排他的ＯＲ演算を表わす。

マイクロコート制御語のビット４５と４６は、バスＭＣＷを介してマルチプレクサ（ＭＵＸ）４２０に加えられて。

キャリーイン信号ＣＩＮを変化させ、また、ＡＤＤ動作（ＯＰ　ＣＯＤ　Ｅ　７９）を飽和を伴う２　重Ａ　Ｄ　Ｄ　（ｄｕａｌ−ＡＤＤ−ｗｉｔｈ−ｓａｔｕｒａＬｅ　）動作に変える。ビット４５と４６が両方共Ｏの時、あるいは、ビット４５がＯでビット４６はｌの時は、マルチプレクサ４２０は、デジタル値源４２２からの０の値を信号ＣＩＮとして供給する。ビット４５が１でビット４６が０の時は、マルチプレクサ４２０はデジタル値源４２４からの１の値を信号ＣＩＮとして供給する。ビット４５と４６の両方が１の値を持つ時は、マルチプレクサ４２０により供給されるＣＩＮ入力値は、データバス回路２４２の条件コートレジスタにより供給されるキャリーアウト条件値Ｃ０ＵＴである。

Ａ　Ｌ　Ｃ４１４に生成される信号ＣＡＲＲＹ、ＯＵＴは。

第４Ｂ図に示される１６ビツト加算器のＭＳＢ段により与えられるキャリーアウト信号である。信号５ＩＧＮは、Ａ　Ｌ　Ｃ４１４により生成される１６ビツトの出力ＭＳＢである。信号０ＶＥＲＦＬＯＷは、Ａ　Ｌ　Ｃ４１４に供給される２個の入力値の符号ビットとＡＬＣ４１４によフて生成される出力値の符号ビットとの論理的組合わせである。この信号は、２個の負の入力値によって正の出力値が生成される時或いは２個の正の入力値によフて負の出力値が生成される時に論理１を持っている。３個の符号ビットの他の組合わせすべてに対して、信号０ＶＥＲＦＬＯＷは論理０の値を持っている。

加算動作は、ビット４５がＯでビット４６が１である時に飽和を伴う２重加算動作になる。この飽和を伴う２重加算動作では、　１６ビツトのレジスタ４１０及び４１２の各々は２個の８ビツト値を収容しているものとして処理される。レジスタ４１０に保持される値の８個のＭＳＢとレジスタ４１２に保持される値の８個のＭＳＢとが加算され。

その加算結果が出力レジスタ４１６の８個のＭＳＢに記憶される。同様に、レジスタ４１０及び４１ｋに保持される値のそれぞれの８個のＬＳＢが互いに加、算され、その加算結果がレジスタ４１６の８個のＬＳＢに記憶される。これらの加算動作の何れによってもオーバフロー状態が生じることはなくＡＬＣ４１４中の回路によって加算料が飽和する。もし２重加算動作への入力値が８個のＬＳＢの和或いは８個のＭＳＢの和の何れかによって負のオーバフロー状態或いは正のオーバフロー状態が生じるようなものであれば、加算用に与えられる値はそれぞれ０或いは２５５に飽和しており、これらは８ビツトの符号のない２進僅によって表わされ得る最小値及び最大値である。

従来型の加算と飽和を伴う２重加算動作との間で切替を行うために、従来型でない加算器がＡ　Ｌ　Ｃ４１４に使用される。

第４Ｂ図には、ＡＬＣ４１４に使用されるのに適した加算器がブロック図で示されている。従来型の１６ビツトの算術論理演算回路であれば、２個の１６ビツトから成る２の補数とキャリーイン信号とを加算して１６ビツトから成る２の補数の出力値とキャリーアウト信号とを生成できる１６ビツト加算器が含まれている。第４Ｂ図に示される回路は、信号５ＰＬＩＴに応答してこの信号５ＰＬＩＴが０の時は従来型の１６ビツトの２の補数加算器として動作し、信号５ＰＬＩＴが１の時は上述の飽和を伴う２重加算モードで２個の独立した８ビツト加算器として動作する。

第４Ｂ図において入力ボートＡ及びＢに供給される２個の１６ビツト入力値は各々８個のＭＳＢの部分（以下８Ｍ５Ｂ部分と呼ぶ）と８個のＬＳＢの部分（以下８ＬＳＢ部分と呼ぶ）とに分割される。六入力値及びＢ入力値の８Ｍ５Ｂ部分はそれぞれ加算器４５０の異なる入力ボートに供給される。Ａ入力値及びＢ入力値の８ＬＳＢ部分はそれでれ加算器４５２の異なる入力ボートに供給される。この実施例に使用される加算器４５０及び４５２は従来型の８ビツトの２の補数加算器である。加算器４５２へのキャリーイン入力信号はＡ　Ｌ　Ｃ４１４へ供給される信号ＣＩＮである。加算器４５０へのキャリーイン入力信号はＡＮＤゲート４５４によって与えられる。この信号は、加算器４５２によって与えられるキャリーアウト信号ＣＯ０とインバータ４５６によって与えられる信号５ＰＬＩＴの論理反転分である信号５ＰＬＩＴとの論理ＡＮＤ　（論理積）である、加算器４５０によって与えられる８ビット出力値号のＭＳＢ位置の信号は、Ａ　Ｌ　Ｃ４１４によフて与えられる値の極性を示す条件信号５ＩＧＮである。加算器４５０のキャリーアウト信号ＣＯ，は、ＡＬＣ４１４によつて与えられる信号ＣＡＲＲＹ　ＯＵＴである。

加算器４５０によって与えられる８ビツト値は、ＡＬＣ４１４の入力ボートＡ及びＢに供給された値の８個のＭＳＢの２の補数和である。この出力値のＭＳＢは排他的ＯＲゲート４７２の一方の入力端子に供給され、このＯＲゲ＝）−４７２の他方の入力端子は信号５ＰＬＩＴを受取る。

排他的ＯＲゲート４７２によって与えられる出力信号は、加算器４５０によつて与えられる値の７個のＬＳＢと連結され、８ビツトの変形和が生成される。信号５ＰＬＩＴか０の時、この変形和は、２個の８ビツトの２の補数値の和を表わす８ビツトの２の補数値である。しかし、信号５ＰＬＩＴが１である時、この変形和は８ビツトの符号のない２進値と８ビツトのオフセット１２８の２進値との和を表わす８ビツトの符号のない２進値である。

ＡＬＣ加算器に供給される入力値の形の変更は加算器の回路の機能ではなくビデオ信号プロセッサ２１０をプログラムするために定められた約束である。この約束によって、信号５ＰＬＩＴが０の値を持つ時、ＡＬＣ加算器に供給される値は従来型の１６ビツトの２の補数値である。しかし信号５ＰＬＩＴが１の値を持つ時、加算器４５０及び４５２の各々に供給される値の一方は８ビツトの符号のない２進値であり、他方はオフセット１２８表記の８ピッ１−値である。これらの値は、バスＡ　ＢＵＳ或いはＢ　ＢＵＳに対する出所として動作し得る如何なる装置の如何なるレジスタによりても与えられる。

信号５ＰＬＩＴが１の時、８ビツトの符号のない２進入力値は０と２５５の間の値の範囲を占め、オフセット１２８はそれぞれに対して−１２８と＋１２７の間の値の範囲を占めることが出来る。従りて、変形和は−１２８と３８２を含めてその間の値を表わすことが出来る。しかし、このモードでの変形和は８ビツトの符号のない２進数であるため、Ｏと２５５の間の数だけが有効である０図４Ｂ図に示されるＡＬＣ加算器には、この有効な範囲外にある値を検知し、変形和の値を０より小さい値に対しては０に又２５５より大きい値に対しては２５５に飽和させる即ち限定する。

ＡＮＤゲート４７０が、変形和の値が２５５より大きいことを示す正のオーバフロー信号ｐｏｖｔを発生する。ＡＮＤゲート４７０への３つの入力信号は、信号５ＰＬＩＴと、加算器４５０からのキャリーアウト信号ＣＯ１と、加算器４５０によって与えられる８ビツト値のＭＳＢである。信号ｐｏｖ、は、信号５ＰＬＩＴが０の時、或いは信号５ＰＬＩＴが１で変形和の値が２５６より小さい時にＯとなる。信号ｐｏｖ、は８個（７）ＮＯＲゲート４７４ノ各々の一方の入力端子に供給される。ＮＯＲゲート４７４の各々の他方の入力端子は、それぞれ変形和の８ビツトの異なる１つを受取る。

Ｎ　ＯＲ’７’−）−４６８；６（ｆｉ号ｒゴと、信号ＣＯ。

と、加算器４５０によって与えられる８ビツト値のＭＳＢとに応答して負のオーバフロー信号ＮＯＶ、を発生する。この信号ＮＯＶ、は、変形和がＯより小さい値を持つことを示す。信号ＮＯＶ、は８個のＮＯＲゲート４７６の各々の一方の入力端子に供給される。ＮＯＲゲート４７６の各々の他方の入力端子は、それぞれ８個のＮＯＲゲート４７４によって与えられる信号のうちの異なる１つを受取る。ＮＯＲゲート４７６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出力信号の８個のＭＳＢである。

加算器４５２は、上述した値制限回路と同様の回路に結合されている。ＮＯＲゲート４７６に相当する８個のＮ。

Ｒゲート４６６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出力信号の８個のＬＳＢである。

マイクロコート制御語のビット４５及び４ＳがそれぞれＯ及び１の値を持つ時、信号５ＰＬＩＴは１でＡＬＣ加算器は飽和を伴う２重加算モードで動作するように制御される。マイクロコード制御語のビット４５及び４６の値の他の組合わせに対して、信号５ＰＬＩＴは０でＡＬＣ加算器は従来型の］６ビツｌ−の２の補数加算器として動作するように制御される。

次にＡ　Ｌ　Ｃ加算器のその２つのモートの各々における動作について説明する。信号５ＰＬＩＴが０である時５ＡＮＤゲート４５４は加算器４５２の出力端子ＣＯ０からのキャリーアウト信号を加算器４５０のキャリーイン入力端子ＣＴ、に供給するように制御され、加算器４５０及び４５２は１　（［１の１６ビツトの２の補数加算器として構成される。０の値の信号５ＰＬＩＴが排他的ＯＲゲート４６２及び４７２に供給されると、これらのゲートは加算器４５２及び４５０によって与えられる８ビツトの出力値のＭＳＢをそのまま通過させてそれぞれ各ＮＯＲゲー１−４６４及び４７４に供給する。０の値の信号５ＰＬＩＴがＡＮＤゲート４６Ｇ及び４７０に供給されると、これらのゲートはＯの値の正のオーバフロー信号ｐｏｖ、及びｐｏｖ、をそれデれ各ＮＯＲゲート４６４及び４７４に供給する。同様に、論理ｌの値の信号５ＰＬＩＴがＮＯＲゲート４５８及び４６８に供給されると、これらのゲートは０の値のオーバフロー信号Ｎ０ＶＯ及びＮ０ＶＩをそれぞれ各ＮＯＲゲート４６［ｉ及び４７６に供給する。０の値の信号ｐＯＶＯ及びＮＯＶ、がＮＯＲゲート４６４及び４６６ニ供給された結果、加算器４５２によりて与えられる出力値は２回反転され従）て加算器４５２の出力ボートにおける値はＡＬＣ加算器によって与えられる１６ビツト値の８個のＬＳＢとして与えられる。加算器４５０によって与えられＮＯＲゲート４７４及び４７６を介してＡＬＣ加算器の出力ボートに供給される８個のＭＳＢの値についても同様である。

信号５ＰＬＩＴが論理ｌの値を持つ時、インバータ４５１ｉによって与えられる信号５ＰＬＩＴは論理０のイ１を持ち、ＡＮＤゲート４５４による加算器４５２からのキャリーアウト信号の加算器４５０のキャリーイン入力端子ＣＩ、への供給か止められる。これによって、加算器４５０及び４５２は２個の別個の８ビツト加算器ととして構成される。論理ｌの信号５ＰＬＩＴか排他的ＯＲゲー１−４６２及び４７２に供給されると、これらのゲートは加算器４５２及び４５０によって与えられたそれぞれの８ビツト値のＭＳＢを論理的に反転する。このＭＳＢの反転は、加算器４５２及び４５０の各々によって与えられる８ビツトの符号のない２進値が８ビツトの符号のない２進値とオフセット１２８の２進値との和を適切に表わすように行われる。

信号５ＰＬＩＴが論理１の値を持つ時、ＡＮＤゲート４６０及び４７０はそれぞれ正のオーバフロー信号ＰＯ■。

及びｐｏｖ、を発生し、ＮＯＲ，ゲート４５８及び４６８はそれぞれ負のオーバフロー信号ＮＯＶ、及びＮＯＶ、を発生する。負のオーバフロー信号Ｎ０ＶＩが論理ｌの時、８個のＮＯＲゲート４７６の出力信号はすべて論理０となり、ＡＬＣ加算器によりて生成される値の最上位のパイ１−の値は０となる。信号ｐｏｖ、が論理ｌの時、８個のＮＯ・Ｒグー１−４７４の出力値はすべて論理０となる。これらの信号はＮＯＲゲート４７６によって反転される。従って、ＡＬＣ加算器の出力値の８個のＭＳＢはすべて論理１の値を持つ。これは２５５の符号のない２進僅に相当する。ＮＯＲゲート４６６及び４６４にそれぞれ供給される信号ＮＯＶ、及びｐｏｖ、についても同様である。

表３に示す動作の何れかを行うことによって得られた結果は出力レジスタ４１６に記憶される。このレジスタ４１６は、マイクロコード制御語のフィールドＡ　ＳＲＣ及びＢ　ＳＲＣの適切な値に応答するデマルチブレクシング回路４１８によってバスＡ　Ｂｕｓ及びＢ　Ｂｕｓの一方或いは両方に結合できる。

この実施例に使用されるＡＬＣは代表的な例である。

デジタル論理設計の当業者であれば、上述したものと等しい動作を行うことが可能な代りの回路を設計製作できる。

ＡＬＵの入力レジスタ４１０及び４１２は、マイクロコード制御語のバスの出所フィールド及び宛先フィールドＡＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣ及びＢ　ＤＳＴにかかわりなくそれぞれバスＡ　ＢＵＳ及びＢＢＵＳをアクセスする。従フて、１つの動作で、マイクロコートＲＡＭ・シーケンシング回路２２６はデータ値をバスＡＢＵＳ及びＢＢＵＳの各々の出所から宛先まで転送するように命令し、同時に、ＡＬＵが転送されるデータ値の一方或いは両方について動作するように命令できる。

Ａ　Ｌ　Ｕ　２４４への入力値の１つの出所とＡ　Ｌ　ＴＪ　２４４からの出力値の宛先とは、データバス回路２４２中のレジスタファイル５１０である。第５図はこの実施例に使用されるデータバス回路２４２をブロック図で示している０代表的な例であるこの実施例に使用されるレジスタファイル５１０には、ＲＯ５Ｒ１、Ｒ２及びＲ３の計４個の汎用レジスタが含まれている。これらのレジスタの各々は、バスＡ　Ｂｕｓ及びＢ　Ｂｕｓの両方に結合されている。

ハスＭＣＷを介して与えられるマイクロコード制御ＨのフィールドＡ　ＳＲＣ及びＢ　ＳＲＣの制御によってこれらのレジスタの何れも一方或いは両方のバスに値を供給てきる。しかし、レジスタは、フィールドＡ　ＤＳＴ及びＢ　ＤＳＴに応答してどの１つのマイクロコード命令サイクルにおいてもバスＡ　Ｂｕｓ及びＢ　ＢｔＪＳの一方のみの宛先となることが出来る。上述のようにレジスタＲＯには、マイクロコート制御語の５ＨＩＦＴ　Ｃ０ＮＴフイールドに応答してレジスタの内容をより上位の桁或いはより下位の桁のビット位置にシフトする或いはレジスタに供給される値の８個のＭＳＢ及び８個のしＳＢを交換する回路が含まれている。

レジスタＲＯのＭＳＢ及びＬＳＢは、それでれ条件コートレジスタ５１２の異なる入力端子に供給される。これらの値に加えて条件コートレジスタ５１２は、デジタル値源５１３からのＯの値と、ＡＬＵ２４４によって与えられる条件値５ＩＧＮ、ＺＥＲＯｌＯＶＦＬＯＷ及びＣＡＲＲＹ　ＯＵＴと、ループカウンタ５１４によって保持される値がＯであることを示す条件値とを受取る０条件コードレジスタ５１２はマイクロコード制０４語のＬＡＴＣＨＣ０ＮＤ　Ｃ０ＤＥフイールドに応答してマイクロコート命令サイクルの終りにＡ　Ｌ　Ｕ　２４４によって得られる条件値を記憶する。他の条件コードは、それらの発生と非同期的に条件コートレジスタ５１２中ヘラツチされる。

条件コード論理５１８が、マイクロコード制御語のＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドに応答して、上述のようにマイクロコードＲＡＭ・シーケンシング回路２２６において条件分岐動作を行うのに使用される条件信号ＣＤとして条件コートレジスタ５１２に保持される条件値のうちの１つを選択する。また条件コード論理５１８は、マイクロコード制御語のＬＩＴ　ＳＥＬフィールドに応答して、Ｃ０ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドがＡＳＲＣフィールドと共に使用されている時条件の選択を禁止してリテラル値をバスＡ　ＢＵＳに供給する。

ループカウンタ５１４は、マイクロコード制御語のフィールドＡ　ＳＲＣ及Ａ　ＤＳＴの制御によってバスＡＢＵＳ上てデータ値の出所或いは宛先の何れかとして動作できる１６ビツトのカウンタである。ループカウンタ５１４はマイクロコード制御語のビット３０が論理１の値を持つ時にクロック信号ＣＫ　ａに同期して減少する。このカウンタ５１４は、反復ループにおける命令がマイクロコートシーケンサ２２６によって遂行される回数をカウントするのに使用される。

動作の一般的なモートては、バスＡ　Ｂｕｓ及びＢＢＵＳは完全に独立している。しかし、ビデオ信号プロセッサ２１０は、これらの２つのバスが単一のバスとして結合される状態中に置かれることがある。このモードはＨＡＬＴモードである。プロセッサ２１Ｏはマイクロプロセッサ２２４によりてＨＡＬＴモードに置かれることがある。マイクロプロセッサ２２４によって与えられる信号ＨＡＬＴによって、双方向ゲート回路５２０が両バスを結合する。このモードの時、マイクロプロセッサ２２４はどのレジスタをもこの結合されたバス上で出所或いは宛先としてアクセスすることが出来る。この特徴ある構成によって、ビデオ信号プロセッサ２１０のテストは容易になり、マイクロプロセッサ２２４はプロセッサ２１０をこれが多数の所定状態の何れにおいても開始するように接続できる。この実施例では示していないが、バスゲート回路５２０はマイクロコード制御語の１つにビット例えばビット４７によフて制御するようにしてもよい、マイクロコード命令の制御によって、ゲート回路５２０はバスＡ　ＢＵＳとＢ　ＢＵＳとを結合し、両バスの一方の上にある出所によって与えられるデータを他方のバスに結合された宛先へ転送することも可能である。

４個の汎用レジスタＲＯ，Ｒ１，Ｒ２及びＲ３に加えてビデオ信号プロセッサ２１０は、データ値の一時記憶のためデータＲＡＭ回路２２８を使用する。第６図はこの実施例と共に使用されるデータＲＡＭ回路２２８の細部をブロック図で示している。データＲＡＭ回路２２８には、２５６ｘ１６ビツトのＲＡＭ６１０．４個のアドレスレジスタＤＲＯ１ＤＲ１，ＤＲ２及びＤＲ３を持つレジスタファイル６１２、増加／減少回路（Ｉ　ＮＣ／ＤＥＣ）６２２及び制御回路６１４が含まれている。制御回路６１４はマイクロコート制御語のフィールドＡ　ＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣ及びＢ　ＤＳＴに応答して、ＲＡＭ６１０への及びＲＡ　Ｍ　６１０からデータを転送し、またレジスタファイル６１２の種々のレジスタ中のアドレス値をロードし。

またこれらのアドレス値を増加或いは減少させることも可能である。

正規動作モードにおいて、マイクロコード制御語の関連フィールドがバスＭＣＷを介して制御回路６１４に供給される。ＲＡ　Ｍ　１ｉｌＯをアクセスするためのアドレスを表わす値は２例えばＡＬＵ回路２４４によって、マルチプレクサ（ＭυＸ）６１６の１つの入力ボートにバスＡ　ＢＵＳの８個のＬＳＢ位置として供給される。マルチプレクサ６１６のもう１つの入力ボートには、以下に述べるように増加／減少回路６２２によって発生される８ビツトアト１／ス値が供給される。マルチプレクサ６１５は、制御回路６１４によつて与えられる信号ＭＣＩによって制御されて入力ボートに供給される２個のアドレス値のうちの一方をレジスタＤＲＯ乃至ＤＲ３に供給する。レジスタＤＲＯ乃至ＤＲ３は、８ビット並列入力並列出力レジスタであり、それぞれ信号Ｌｏ　、　Ｌ　ｉ　、　Ｌｘ及びＬ３に応答して各入力ボートに供給される値をロードする。レジスタＤＲＯ乃至ＤＲ３によって与えられる出力値は、それぞれマルチプレクサ（ＭＬＴＸ）５１８の異なる入力ボートに供給される。マルチプレクサ５１８は、制御回路６１４によって与えられる制御信号ＭＣ２によつて制御されてレジスタＤＲＯ乃至ＤＲ３によって保持されるアドレス値のうちの１つを８ビツトアドレスレジスタ（ＡＤＤＲＲＥ　Ｇ　）　６２０の入力ボートに供給する。このアドレス値は、制御回路６１４によって与えられる制御信号ＬＡに応答するアドレスレジスタ６２０中ヘロートされる。アトｌ／スレジスタロ２０に保持されるア１−レス値はＲＡＭ６１０のアドレス入力ボートと増加／減少回路６２２０入カボートとに供給される。この増加／減少回路６２２は、制御回路６１４によりて与えられる信号１／Ｄによって制御されて入力ボートに供給されたアドレス値を増加或いは減少させてこの変形アドレス値を上述のようにマルチプレクサ６１６の第２の入力ボートに供給する。

マルチプレクサ５１８によって与えられるアドレス値は、３状態のゲート６１９を介してバスＡ　ＢＵＳに供給されることがある。このゲート６１９は、制御回路６１４によフて与えられる信号ＲＯに応答して、マルチプレクサ６１８とソース６２１とによりて与えられる１６ビツト値か或いは高インピーダンスの何れかをバスＡ　ＢＵＳに供給する。この実施例てはゲート６１９の使用により、レジスタＤＲＯ乃至ＤＲ３に保持される値を８ビツトデータ値としてバスＡ　ＢＵＳに供給することが出来る。バスＡＢυＳに供給される値の８個のＭＳＢは０に設定される。バスＭＣＷを介して与えられるマイクロコート制御語Ａ　ＳＲＣフィールドが、レジスタＤＲＯ乃至ＤＲ３の１つがバスＡ　Ｂｕｓを介して転送されるべきデータ値の出所であることを示す時、信号ＲＯがゲート６１９を制御して値をバスＡ　ＢＵＳに供給するようにする。

ＲＡ　Ｍ　６１０中へ記憶すべきデータ値は、２個の１６ビツトバスＡ　Ｂｕｓ及びＢ　ＢＵＳを介してデータＲＡＭ回路２２８に供給される。１６ビツトの３状態のゲート６２４が、制御回路６１４によって与えられる信号ＡＩＮに応答してハスＡ　ＢＵＳからのデータ値或いは高インピーダンスの何れかをＲＡ　Ｍ　６１０の！１０バスに供給する。同様のゲート６２６が、制御回路６１４によって与えられる信号ＢＩＮに応答してバスＢ　ＢＵＳからのデータ値或いは高インピーダンスを選択的にＲＡ　Ｍ　６１０のＩ１０バスに供給する。

ＲＡ　Ｍ　６１０のＩ１０バスに供給されたデータ値は、アドレスレジスタ６２０に保持されるアドレス値によりてアドレスされたデータセルに書込まれる。制御回路６１４は書込可動化信号ＷＥを発生し、ＲＡＭ６１０はこの信号ＷＥに応答して所定のメモリサイクル中にデータ値をアドレスされたセルに書込む。

データ値は、メモリサイクルの少なくとも一部中に信号ＷＥを論理０の状態に保持することによってＲＡＭ６１Ｇのアドレスされたセルから読取ることが出来る。ＲＡＭ６１０から読取られた値は、バスＡ　ＢＵＳ及びＢＢＬＩＳの一方或いは両方にそれぞれゲート６２８及び６３０を介して供給することが出来る。これらのゲート６２８及び６３０は、ゲー）−６２４及び６２６と同様であり、それぞれ制御回路６１４によって与えられる信号ＡＯＵＴ及びＢＯＵＴに応答して、ＲＡ　Ｍ　６１０によってそのＩ１０バスを介して与えられる出力値或いは高インビータンスをそれぞれバスＡ　ＢＵＳ及びＢ　ＢＵＳに供給する。

上述のようにデータＲＡＭ回路２２８か行う動作は゛マイクロコード制御語のフィールドＡ　ＳＲＣ，Ａ　Ｄ　ＳＴ、ＢＳＲＣ及びＢ　ＤＳＴの値によって決定される。下の表４には、これら４つのフィールドの種々の値に応して行われる動作が示されている。

２　”ＤＲ２”ＤＲ２３”ＤＲ３”ＤＲ３４”Ｄ　Ｒ２÷÷　”ＤＲ２◆＋Ｓ　”ＤＲ３十÷　”ＤＲ３＋令６　”ＤＲ２−”ＤＲ２− ７”ＤＲ３−−”ＤＲ３−− １６”Ｄ　ＲＯ”Ｄ　Ｒ０１７”ＤＲＩ　”ＤＲ１１８”ＤＲＯ＋４　”ＤＲＯ◆◆ １９　”ＤＲＩ　◆十　”ＤＲＩ　＋◆２０　”Ｄ　ＲＯ−”Ｄ　ＲＯ−− ２１”Ｄ　Ｒ１−−”Ｄ　Ｒ１−− ２８ＤＲＯＤＲＯ２９ＤＲＩ　ＤＲＩ ’１０　ＤＲ２ＤＲ２コＩ　ＤＲ３ＤＲ３Ｒ２Ｏ３能は、ビデオ信号プロセッサ２１０に対するマイクロコード制御語を発生するのに使用されるアセンブラ言語のように符号化される。レジスタの記号の前に付けられている＊印は、書込まれる値或いは読取られる値がレジスタに保持される値によってアドレスされるＲＡＭセルへ転送される値或いはそのＲＡＭセルから転送される値であることを示している。レジスタの記号の前に＊印がない場合は、書込まれる値或いは読取られる値はその記号のレジスタに保持される８ビツト値である。レジスタの記号の後に付けられた「＋＋」及び「−一」は、それぞれそのレジスタ中の値が、アドレスされたメモリセルがアクセスされた後に増加或いは減少させられることを示している。

符号化された動作がＡ　ＳＲＣ或いはＢ　ＳＲＣの欄にある場合、その動作は読取動作であり、その出力値はそれぞれバスＡ　ＢＵＳ或いはＢ　Ｂｕｓへとゲートされる。符号化された動作がＡ　ＤＳＴ或いはＢ　ＤＳＴの欄にある場合、その動作は書込動作であり、その入力値はそれぞれバスＡ　ＢＵＳ或いはＢ　Ｂｕｓによって与えられる。

第７Ａ図乃至第７Ｅ図は、マイクロコート制御語のフィールドＡ　ＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣ及びＢＤＳＴに対応して制御回路６１４が与える種々の信号を示すタイミング図である。第７Ａ図乃至第７Ｅ図のタイミング図には本願の他のタイミング図と比較するためにマイクロコードＲＡＭ・シーケンシング回路２２６によって与えられるクロック信号ＣＫＡが示されている。

第７Ａ図には、８ビツト値をバスＡ　ＢＵＳからレジスタＤＲＯに書込む要求（即ちＡ　Ｄ　Ｓ　Ｔ　＝　２８）に応答して制御回路６１４が与える種々の信号のタイミングが示されている。命令サイクル中の初期の所定時点で、レジスタＤＲＯに書込まれるべき値ＶＡＬがバスＡ　ＢＵＳに供給される。この命令サイクル中、制御回路６１４は信号ＭＣＩを論理ｌに保持し、この信号に応答してマルチプレクサ６１６はバスＡ　Ｂｕｓの８個のＬＳＢ位置によって運ばれる値をレジスタＤＲＯ乃至ＤＲ３の入力ボートに供給する。バスＡ　Ｂｕｓに供給された値が安定すると、制御回路６１４はパルス信号Ｌ０を発生し、この信号Ｌ０に応答してレジスタＤＲＯはその入力ボートに供給された値をロードする。レジスタＤＲ１，ＤＲ２及びＤＲ３をロートさせる指令も同様であり、パルス信号Ｌｒ、Ｌｚ及びＬ３のうちの１つが第７図Ａに示すパルス信号Ｌ０の代りに発生される。

第７Ｂ図には、レジスタＤＲＯに保持される値をバスＡ　ＢＬＩＳの８個のＬＳＢ位置に転送する（即ちＡＳＲＣ＝　２８）ために制御回路６１４が発生する信号のタイミングが示されている。命令サイクルが開始したすぐ後の所定時点で制御回路６１４は信号ＭＣ２が０の値を持つように変える。この信号ＭＣ２に応答してマルチプレクサ６１８は、レジスタＤＲＯに保持される値をゲート５１９の入力ボートに供給する。信号ＭＣ２を変えた後、制御回路６１４は信号ＲＯとして論理ｌをゲート６１９に供給する。この信号ＲＯに応答してゲート６１９は、レジスタＤＲＯに保持される値をバスＡ　ＢＵＳの８個のＬＳＢ位置に供給し、０の値をバスＡ　ＢＵＳの８個のＭＳＢ位置に供給する。レジスタＤＲＩ、ＤＲ２及びＤＲＢ中の値も同様の信号変更シーケンスを用いて読取ることが出来る。

唯一の違いとしては、信号ＭＣ２の値が第７Ｂ図に示す０の代りにそれぞれｌ、２及び３となる。

第７Ｃ図には、レジスタＤＲＯに保持されるアドレス値によってアドレスされるＲ　Ａ　Ｍ　６１０のメモリセルから値を読取る（即ちＡ　Ｓ　ＲＣ＝　１６）のに使用される信号のタイミングが示されている。この動作のため、制御回路６１４はまず、信号ＭＣ２を０の値を持つように変え。

この信号ＭＣ２に応答してマルチプレクサ６１８はレジスタＤＲＯに保持されるアドレス値をアドレスレジスタ６２０の入力ボートに供給する。この信号が安定すると、制御回路６１４はパルス信号ＬＡを発生し、これによってアドレス値がアドレスレジスタ６２０中ヘロードされる。

アドレス値がＲＡ　Ｍ　６１０のアドレスデコート論理を通過するとアドレスされた値はＲＡ　Ｍ　６１０のＩ１０バス上に得られる０次に制御回路６１４は、信号ＡＯＵＴの値を論理ｌに変えることによってこのアドレスされた値をバスＡ　ＢＵＳへとゲートする。レジスタＤＲＩによってアドレスされる値も、信号ＭＣ２の値が０の代りにｌとなること以外は同じ命令シーケンスを用いて読取ることが出来る。この実施例において、レジスタＤＲ２或いはＤＲ３によってアドレスされるＲ　Ａ　Ｍ　６１０中のデータは。

バスＢ　Ｂｕｓのみを介して読出すことも出来る。これらの信号を読取るための信号のシーケンスは、第７Ｃ図のＭＣ２の値をそれぞれ２或いは３に変え、ゲート用信号ＡＯＵＴの代りに信号ＢＯＵＴを使用することによって得ることが出来る。

第７Ｄ図には、データＲＡＭ回路２２８がバスＢ　ＢＵＳによって与えられる値をレジスタＤＲＺ中に保持されるアドレス値を持つＲＡ　Ｍ　６１０のセルへ書込む（即ち。

Ｂ　ＤＳＴ＝２）ように制御する信号が示されている。

この動作における第１段階として、制御回路６１４は信号ＭＣ２の値を２に変える。この信号ＭＣ２に応答してマルチプレクサ６１Ｂは、レジスタＤＲＺ中に保持されるアドレス値をアドレスレジスタ６２０の入力ボートに供給する。アドレス値が安定すると、制御回路６１４はパルス信号ＬＡを発生し、この信号ＬＡに応答してアドレスレジスタ６２０は入力ボートに供給された値をロードする。ＲＡ　Ｍ　６１０へ供給されたアドレス値が安定した後、制御回路６１４が信号ＢＩＮを論理ｌの値に変え、この信号ＢＩＮに応答してゲート６２６はバスＢ　ＢＵＳ上の値をＲＡＭ６１０のＩ１０バスへ供給する。安定期間後に制御回路６１４はパルス信号ＷＥを発生し、この信号ＷＥに応答してＲＡ　Ｍ　６１０はそのＩ１０バス上のデータをそのアドレス入力ボートに供給されたアドレス値を持つセルに書込む。レジスタＤＲＢ中のアドレス値を使用してデータ値をバスＢ　ＢＵＳからＲＡ　Ｍ　６１０に書込むのに使用される信号は、信号ＭＣ２が２ではなく３の値を持つこと以外は第７Ｄ図に示されるものと同じである。この実施例では、バスＡ　ＢＵＳ上のデータを使用するメモリ書込動作はレジスタＤＲＯ及びＤＲＩのみを使用してもよい、従って、これらの動作（Ａ　ＤＳＴ−２８或いは２９）に使用される信号を表わすとすると、第７Ｄ図は、３つの点即ち信号Ｂ　Ｂｕｓが信号Ａ　ＢＵＳになり、信号ＭＣ２の値がそれぞれ０或いはｌになり、信号ＢＩＮが信号ＡＩＮになりて変えられることになる。

第７Ｅ図は、第７Ｄ図と同様の動作を表わすが、アドレス値がデータ値の記憶後に増加させられる点で異なる。この動作は、フィールドＢ　ＤＳＴ中の値が４の時に発動される。信号Ｂ　ＢＵＳ、ＭＣ２、ＬＡ、ＢＩＮ及びＷＥは、第７Ｄ図に関して説明したものと同じである。更に、信号ＢＩＮの値を変えるとすぐに、制御回路６１４は信号１／Ｄを論理ｌの値を持つように変える。この信号Ｉ１０に応答して増加／減少回路６２２は、アドレス１／ジスタロ２０に保持される値を増加させてその結果得られた値をマルチプレクサ５１６の第２の入力ボートに供給する。この値が安定すると、制御回路６１４はパルス信号ＭＣＩを発生し、これによって増加したアドレス値は１／ジスタＤＲＯ乃至ＤＲ２に供給される。

信号ＭＣＩか論理ｌの状態にある間、制御回路１ｉ１４はパルス信号り。

を発生し、これによって増加したアドレス値はレジスタＤＲ２にロードされる。

命令サイクルの間ずっと信号１／Ｄの値を論理０に保持することによって、第７Ｅ図に示す信号を変えてアドレス値を増加させる代りに減少させることが出来る。　ｌ／レジスタＲＯ，ＤＲＩ及びＤＲ３を使用する書込動作用の信号は、第７Ｅ図に基づいて、信号Ｂ　ＢＵＳ、ＭＣ２及びＢＩＮを第７Ｄ図に関して上述したように変えることによって得ることが出来る。更に、読取・増加動作（Ａ　５ＲＣ＝１８及び１９とＢ　５ＲＣ＝４及び５）と読取減少動作（Ａ　５ＲＣ−２０及び２１とＢ　５ＲＣ−６及び７）に使用される信号は、第７Ｅ図から信号ＭＣＩ、１／Ｄ及びり、を適切に変えて第７Ｃ図に示される信号に付加えることにより得られる。

この実施例において、第７Ａ図乃至第７Ｅ図に示されるパルス信号は、クロック信号源２２５によってデータＲＡＭ回路２２８に与えられる２５　Ｍ）ｌｚの信号ＣＬＫのパルスを選択的にゲートすることによって及びゲートされたクロックパルスを縦続接続されたデー１−素子を介して遅延させることによって生成することが出来る。クロック信号ＣＬＫかその制御信号を生成するのに使用されても、データＲＡＭ回路２２８はクロック信号ＣＫ　Ａ及びＣＫＢに応答し、これらのクロック信号がＰＡＵＳＥ或いはＨＡＬＴの指令によりて凍結される時その動作を停止する。

デジタル信号処理回路設計の当業者であれば５第６図、第７Ａ図乃至第７Ｅ図及びこれに関連する説明から容易にデータＲＡＭ回路２？８に使用するに適した制御回路６１４を作ることが出来る。

第１Ｂ図に関して上述したように、映像セグメントは、前の映像からの対応するセグメントの変形として符号化できる。相対的エンコーディングと呼ばれるこの符号化の形には、２個のセグメント（例えば第１Ｂ図からのΔＸ及びΔＹ）における対応するビクセル位置相互間の水平及び垂直方向のオフセラ１−を表わすパラメータが含まれている。上述したように、これらのオフセットの値は隣接するビクセル相互間の距離の分数で表わすことが出来る。ビクセルオフセット値の分数部分が０でない映像を適切にデコードするために、ビデオ信号プロセッサ２１０には前のフィールドにおけるセグメントのビクセルから疑似ビクセルを発生する回路が含まれていることが望ましい。これらの疑似ピクセルは５分数で表わされるようにオフセットされたビクセルの値に近似した値を持つ、この実施例において、疑似ピクセルはビクセル補間器２４６によって生成される。

ビクセル補間器２４６は、垂直方向に補間されるビクセルに対応する中間値の対を計算及び記憶するように構成されている。これらの中間値の対は次に補間器２４６に帰還され、補間器２４６は、連続する中間値に基づいて動作して水平方向の補間な行い、水平及び垂直の両方向において補間されるビクセル値を生成する。即ち、ビクセル補間器２４６は、交互に垂直及び水平補間計算を行ワて出力疑似ビクセル値を生成する。

第８Ａ図には、ビクセル補間器２４６として使用するのに適した回路がブロック図で示されている。第８Ａ図て、１６ビツトハスＡ　Ｂｕｓかレジスタ（ＲＥＧ）８０２と８１２のそれぞれの入カポ−１〜に結合されており、それぞれ例えばデータＲＡ　Ｍ　２２８からのビクセルデータと例えばＡ　Ｌ　Ｕ　２４４からの制御値とをビクセル補間器２４６に供給する。レジスタ８０２及び８１２は、それぞれマイクロコード制ｎ語のＡ　ＤＳＴフィール１（が５及び６の値を持つ時、バスＡ　Ｂｕｓからの値をロードする。マイクロコ・−ド制御語は、制御バスＭＣＷを介してビクセル補間器２４６に供給される。１／ジスタ８１２は制御回路８１４に結合されており、この制御回路８１４は次に述べるようにビクセル補間器２４６の種々の構成部分に対する制御信号を発生する。

レジスタ８０２ヘロードされた１６ビツト値は、、ＡＤＳＴフィールドが５の値を持つ時５ピクセル補間器２４５によって入力ビデオ信号の水平線上の連続する位置を持つ２個の８ビツトビクセル値として解釈されろ。信号ＬＲ１及びＬ　Ｒｏに応答して、レジスタ８０２に保持される債はそれぞれ１６ビツトレジスタ（ＲＥＧ）８０４及び８０６に交互に転送される。ビクセル補間器２４６の正規動作において、レジスタ８０２に供給される１つ置きの値は、入力ビデオ信号の連続する線からの対応するサンプル対である０例えば、入力ビデオ信号のビクセルを三角形で表わした第９Ａ図において、レジスタ８０２に供給される最初の値にはビクセルＳ０゜及びＳｏｎを表わす値が含まれることになり、その次にレジスタ８０２に供給される値にはビデオ信号の次の線からの対応するビクセル値であるビクセルＳ、。及びＳｌｌを表わす値が含まれることになる。

第９Ａ図乃至第９Ｃ図に関して次に述べるように、ビクセル補間器２４６は、レジスタ８０４及び８０６に記憶されたビクセル対を水平方向に隣接するビクセル値から垂直方向に隣接するピクセル値に変換することが望ましい。

この目的のため、レジスタ８０４及び８０Ｇの８個のＭＳＢ位置はそれぞれレジスタ（ＲＥＧ）８０８の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合され、またレジスタ８０４及び８０６の８個のＬＳＢ位置はそれぞれレジスタ（ＲＥＧ）８１０の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合されている。レジスタ８０８及び８１０は、制御回路８１４によって与えられる信号ＸＦに応答してそれぞれの入力ボートに供給される値をロートする。上述の例で、レジスタ８０８及び８１０では、それでれ制御回路８１４がパルス信号ＸＦを発生した直後にビクセル値対Ｓ０゜とＳＩＯ及びビクセル値対Ｓ。１とＳｌｌが収容される。

レジスタ８０８及び８１０によって与えられる１６ビツト値は、それぞれマルチプレクサ（ＭＬＩＸ）８１１の異なる入力ボートに供給される。マルチプレクサ８１１は、制御回路８１４によって与えられる信号ＭＶに応答して入力ボートのうちの選択された１つに供給される１６ビツト値を通過させてマルチプレクサ（ＭＵＸ）８１［ｉ及び８１８に送る。マルチプレクサ８１１の出力値の８個のＭＳＢ位置は、マルチプレクサ８１６の１つの入力ボートに供給される。マルチプレクサ８１１の出力値の８個のＬＳＢ位置は、マルチプレクサ８１８の対応する入力ボートに供給される。

マルチプレクサ８１６及び８１８は、制御回路８１４によって与えられる信号ＭＬに応答して、マルチプレクサ８１１によって与えられる２個のピクセル値かそれぞれマルチプレクサ（ＭＵＸ）８６１及び８６３によって与えられる２個の８ビツトの垂直方向に補間されたビクセル値かの一方を通過させる。マルチプレクサ８１６及び８１８によって通過させられたビクセル値はそれぞれレジスタ（ＲＥＧ）８２０及び８２２に供給される。レジスタ８２０及び８２２は、マイクロコードＲＡＭ・シーケンシング回路２２６によりて与えられるクロック信号ＣＫＡに応答して、それぞれの入力ボートに供給された値をロードする０次に減算器８２４がレジスタ８２２に保持されるビクセル値をレジスタ８２０に保持されるピクセル値から引く、減算器８２４によって得られたビクセル差の値は乗算器回路８２５に供給される。

この実施例に使用される乗算器８２５は、プログラム可能なシフト及び加算型の乗算器である。第８Ｂ図には、乗算器８２５として使用するのに適した回路が示されている０乗算すべき値が２つのデータバスに供給される。このデータバスの各々には直列に結合された３個のシック（ＳＨＩ　ＦＴ）・マルチプレクサ（ＭＵＸ）対が含まれている。第１及び第２のデータバスの両方は９ビツト値を運ぶ、減算器８２４によって与えられる８ビツト値は、シフタ８２６及び８４０とマルチプレクサ８２８及び８４２との供給される９ビツト値の８個のＭＳＢ位置として供給される。この値のＬＳＢは０である。付加的な精度ビットが乗算器８２５で使用されて、シフト及び加算の乗算技術の為に生じる可能性のある切捨て誤差が軽減される。

第１のデータバスに含まれるシック８２６は、減算器８２４によって与えられるビクセル差の値を受取り、この値のビットシフトされたものをマルチプレクサ８２８の１つの入力ボートに供給する。マルチプレクサ８２８の他方の入力ボートは、減算器８２４の出力ボートに直接結合されている。シフタ８２６．及び乗算器８２５の他のシックの各々は、９ビツト入力値の８個のＭＳＢ位置を９ビツト出力値の８個のＬＳＢ位置として供給する。論理０の値がその出力値のＭＳＢ位置に挿入される。デジタル信号処理回路設計の当業者であればこの種のシフトが２で割る割算に等しいものであることが判るであろう、マルチプレクサ８２８は制御回路８１４によって与えられる信号ＭＡ、に応答して出力ボートにシフトされた値或いはシフトされていな値を与える。マルチプレクサ８２８の出力ボートは、シフタ８３０の入力ボートとマルチプレクサ８３２の一方の入力ボートとに結合されている。シフタ８３０及びマルチプレクサ８３２は、シフタ８２６及びマルチプレクサ８２８と同様に構成されている。マルチプレクサ８コ２は、制御信号ＭＡｔに応答してマルチプレクサ８２８の出力値或いはこの出力値のビットシフト分の何れかを選択的に供給する。マルチプレクサ８３２は、出力値をこれに結合されたシフタ８３４とマルチプレクサ８３６とに供給する。これらのシフタ８３４及びマルチプレクサ８３６は、シック８３０及びマルチプレクサ８３２と同様に構成されている。マルチプレクサ８３６は、制御回路８１４によって与えられる信号ＭＡ、によって制御される。

第２のデータバスには、３個のシック・マルチプレクサ対８４０と８４２　、８４４と８４６及び８４８と８５０が含まれており、多対は第１のデータバスのシック・マルチプレクサ対と同様に構成されている。マルチプレクサ８４２．８４６及び８５０はそれぞれ信号ＭＢ、、ＭＢ＊及びＭＢｓによって制御される。

マルチプレクサ８５０により与えられる出力値は選択的２の補数回路（ＳＥＬ　２’　Ｓ　ＣＯＭＰ）８５２に供給される。この回路８５２は、制御回路８１４によって与えられる信号ＣＰに応答して入力値或いはその入カイ１の２の補数の何れかをレジスタ（ＲＥＧ）８５４の入力ボートに供給する。第１のデータバスのマルチプレクサ８３６によって与えられる出力値は、レジスタ（ＲＥＧ）８３８の入力ボートに直接供給される。レジスタ８３８及び８５４の両方は、マイクロコー１”ＲＡＭ・シーケンシング回路２２６によって与えられるクロック信号ＣＫ、に応答してそれぞれの入力ポートに供給された値をロードする。レジスタ８３８及び８５４によって与えられる出力値はそれぞれ加算器８５６の異なる入力ポートに供給される。この加算器８５６によって与えられる値が乗算器８２５の出力値となる。

乗算器８２５は、信号ＭＡ＋　、ＭＡｓ　、ＭＡｓ　、ＭＢＩ、ＭＢ、及びＭＢ、の値が制御されることによって、８分の１から１までの８分の１ごとの値を持つ縮小率（ｓｃａｌｅｆａｃｔｏｒ）で減算器８２４によって与えられる値を乗算する。表５は縮小した出力値を得るのに必要な種々の制御信号の値の一覧表である。表５において、ＭＡ倍信号いはＭＢ信号の１つが０の制御値を持つ時、対応するマルチプレクサはそれに応答してシフトされていない値を通過させ、ｌの制御値を持つ時、対応するマルチプレクサはそれに応答してシフトされた値を通過させる。信号ＣＰの値が１の時、選択的２の補数回路８５２はこれに応答して入力ポートに供給された値の補数をとる。

Ｍ　ＡよＭＡｔ　ＭＡ３　ＭＢＩ　ＭＢＩ　ＭＢＳ　ＣＰ　縮小率信号Ｍ　Ａ　ｌ、　Ｍ　Ａｔ　、　Ｍ　Ａ　ｓ　、　Ｍ　Ｂ　、、　Ｍ　Ｂ　＊　、　Ｍ　Ｂ　３及びＣＰの値は、制御回路８１４がレジスタ８１２によって与えられる制御値に応答して発生する。

加算器８５６によって与えられる縮小されたビクセル差値は、レジスタ（ＲＥＧ）８５７によりて与えられるビクセル値に加えられる。１／ジスタ８５７に保持されるビクセル値は、マイクロコードＲＡＭ・シーケンシング回路２２６によって与えられるクロック信号ＣＫ、に同期してレジスタ８２２からロードされる。

減算塁Ｂ２４．乗算塁８２５、加算器８５６及び加算器８５８によって行われる作用は次の等式（２）によって表わすことが出来る。

Ｒ＝ＳＦ　Ｘ　（Ａ−Ｂ）＋Ｂ　（２）ここで、Ａ及びＢはそれぞれレジスタ８２０及び８２２に保持されるビクセル値、ＳＦは、例えばＡ　Ｌ　Ｕ　２４４にようて制御値におけるフィール１くとして与えられ且つレジスタ８１２に保持される縮小率の値、この縮小率ＳＦはＭＡ、ＭＢ及びＣＰの信号を介して乗算器８２５に供給される。Ｒは加算器８５８によって与えられる値である。式（２）を代数的に操作すると、従来型の線形補間動作を表わす式（３）が得られる。

Ｒ＝ＳＦＸＡ＋　（１−ＳＦ）スＢ（３）従って、減算器８２４１乗算器８２５、加算器８５６及び加算器８５８の組合せは線形補間器となる。

加算器８５８によって与えられる値は、レジスタ（ＲＥＧ）８６０及び８６２のそれぞれの入力ポートと、マルチプレクサ８６１及び８６３のそれぞれの第１の入力ポートに供給される。マルチプレクサ８６１及び８６３の第２の入力ポートは、それぞれレジスタ８６０及び８６２の出力ボートに結合されている。レジスタ８δ０及び８６２は、入力ポートに供給された値をそれぞれクロック信号φ２及びφｌが真方向に移行すると同時にロートする。マルチプレクサ８６１及び８６３は、それぞれクロック信号φ２及びφ１が論理１の値を持つ時２加算器８５８によって与えられる値を通過させてマルチプレクサ８１６及び８１８に供給し、クロック信号φ２及びφｌが論理１の値を持たない時、レジスタ８６０及び８６２に保持される値を通過させる。レジスタＨＤ及び８６２とマルチプレクサ８６１及び８６３のこの構成によって、加算器８５８によって与えられる値をレジスタ８６０及び８２Ｇの両方に或いはレジスタ８６２及び８２２の両方に同時にロートできる。これが可能であることの重要性を後で第９Ｃ図を参照しつつ説明する。

加算器８５８によって与えられるビクセル値は更に１６ビツトレジスタ（ＲＥＧ）８６４の８個のＭＳＢ位置と８個のＬＳＢ位置の両方に供給される。レジスタ８６４の８個のＭＳＢ位置は制御回路８１４によって与えられる信号ＬＯ８に同期してロードされ、レジスタ８６４の８個のＬＳＢ位置は制御回路８１４によって与えられる信号ＬＯ，に同期してロートされる。レジスタ８６４に保持されるビクセル値は、制御回路８１４によって与えられる信号ＸＯに応答してレジスタ（ＲＥＧ）８６６に転送される０次にこれらのビクセル値は、バスＭＣＷを介してレジスタ８６６に供給されるマイクロコード制御語Ａ　ＳＲＣフィールドによって制御されてレジスタ８６６からバスＡ　ＢＵＳに供給される。

正規動作モードにおいて、ビデオ信号プロセッサ２１０の構成部分としてビクセル補間器２４６は、電流映像に対するビクセル値を発生する１つの段階として前の映像のビクセル値から補間された疑似ピクセル値を発生する。

第９Ａ図乃至第９Ｃ図はピクセル補間器２４６の動作を示している。

第９Ａ図において、三角形点Ｓ０゜乃至Ｓ。Ｔ及びＳＩＯ乃至Ｓ＋７は、入力ＦＮＦＯ２３２及びデータバス２４２を介してＶＲＡＭ２１Ｓ中のビット・マツプから与えられる前の映像の２木の連続する線からの対応するビクセル値を表している。円形点Ｉ０゜乃至１０７は、補間された疑似ピクセル値を表わしている。

第９Ａ図に示されるように、補間された疑似ピクセル値は、前の映像のピクセルに対して水平方向にピクセル相互間隔の４分の１また垂直方向にピクセル相互間隔の８分の５だけオフセットされている。

第９Ｂ図は、ビクセル補間器２４６がどのようにバスＡＢＵＳに供給されたデータ値によって制御されて疑似ピクセル値Ｉ０゜乃至１０３を発生するかを示している。第９Ｂ図で、期間Ｔｏ乃至Ｔ、６はビデオ信号プロセッサ２１０の１７の連続する命令サイクルを表わしている。命令サイクルＴ０中、マイクロコート制御語のフィールドＡ　ＤＳＴは４の値を持ち、これによってピクセル補間器２４６は例えばバスＡ　Ｂｕｓを介してＡ　Ｌ　Ｕ　２４４から供給される１６ビツト制御値をロードする。ビクセル補間器２４１ｉは、この１６ビツト制御値の８個のＭＳＢ位置に制御されて同相モードで動作する。このモードにおいて、入力ピクセル値及び対応する出力ピクセル値は共にＶＲＡ　Ｍ　２１１ｉ中の偶数のアドレスを持つ、ビクセル補間器２４６はもう一方のモードである離相モードで動作することが出来る。この敲相モートにおいて、入力ビクセルアドレス値は奇数個であり、出力ビクセルアドレスは偶数個ある０期間Ｔ。においてビクセル補間器２４６に供給される制御値は、更にビット０〜３及び４〜７にそれぞれ値５及び２を持つ、値２は水平方向のオフセット或いは縮小率２／８即ち１／４に相当し、値５は垂直方向の５／８のオフセットに相当する。この実施例では、値５及び２は、第１Ｂ図に示されるもののような相対的コートレコードの値ΔＸ及び ΔＹの分数部分から得られる。

命令サイクルＴ、及びＴ、中、マイクロコート制御語Ａ　ＤＳＴフィールドが５の値を持ち、それぞれビクセル値対Ｓ　ＯＯ＊　Ｓ　Ｏｌ及びＳ　ｌｏ＋　３１１がビクセル補間器２４６のレジスタ８０２へ供給される。命令サイクルＴ３の間、ビクセル補間器２４６に関してバスＡ　ＢＵＳ上には作業がない、命令サイクルＴ４中、補間されたピクセル値の無効対（Ｘ、Ｘ）がビクセル補間器２４６の出力ボートに得られる。これらの値は、ビデオ信号プロセッサ２１０によって無視される。

命令サイクルＴ、及びＴ６中、それぞれピクセル対５０１１、ＳＯ３及びＳ＋Ｚ、Ｓ１３がビクセル補間器２４６のレジスタ８０２へ供給される。命令サイクルエフ中、ビクセル補間器２４６に対してバスＡ　ＢＵＳ上には作業がない。

命令サイクルＴ６中、補間されたビクセル値の第２の無効対がビクセル補間器２４６の出力ボートに得られる。これらの値は無視される。命令サイクルＴ、及びＴ、。中、それぞれビクセル値対ＳＯ４＋　ｓｏｗ及びＳ１４、ＳＸＳがビクセル補間器２４６のレジスタ８０２に供給される。命令サイクルＴｌｌ中、ビクセル補間器２４６に関するバスＡ　ＢＵＳ上の作業はない、命令サイクルＴ１ｍ中、マイクロコード制御語のＡ　ＳＲＣフィールドは５の値を持ち、これによってビクセル補間器２４６は、補間されたビクセル値■。。及び１０１を表わす１６ビツト値をバスＡ　ＢＵＳに供給する。

命令サイクルＴＩ３乃至Ｔ１６は命令サイクルＴ、乃至ＴＩ２と同様で、ビクセル補間器２４６に供給されるビクセル値及びビクセル補間器２４６によって与えられるビクセル値が異なるだけである。一般に、マイクロコートシーケンサ２２６は、所望の補間された疑似ピクセル値すべてを生成するのに必要な多数の期間と異なる入出力ピクセル値とを使用して命令サイクルＴ、乃至ＴｌＲ中の動作をイン構成された装置である。パイプライン遅延は、１１命令サイクル即ちＴ、において最初の入力値が供給されてからＴＩ２において最初の有効出力値を与えるまでの間の遅延である。

第９Ｃ図は信号タイミング図であり、第９Ｂ図に示した例の制御回路８１４によフて生成される種々の信号のタイミングを示している。信号ＣＫＡ及びＣＫ、は、１つの命令サイクル期間中に実質的に等しい期間を持つ離相クロック信号である。クロック信号ＣＫＡ及びＣＫ１１ｌは、マイクロコートＲＡＭ・シーケンシング回路２２６によつてビクセル補間器２４６に供給される。

第８図に示されるピクセル補間器回路２４６に使用されるレジスタすべては、立下がり端でトリガされる型式である。即ち、これらのレジスタすべては、その入力ボートに供給された値をそのクロック信号或いはロード信号が負方向に移行すると同時にロートするように制御される。第８図におけるレジスタは、クロック信号ＣＫＡ或いはクロック信号ＣＫ　ａの何れかに同期する。

第９Ｂ図および第９Ｃ図を参照する。ビクセル補間器に対する制御値は信号ＣＫＡの負方向変化と一致した命令サイクルＴ０の期間中レジスタ８１２にロードされる。

この値は命令サイクルＴ。の終りまでに制御回路８１４中て安定化し、各信号ＭＡＬ、ＭＡ２、ＭＡ３、ＭＢＩ、ＭＢ２、ＭＢ３．およびｃｐに対する値ｌ、０，０゜１．１．ｌ、および０を供給するように回路８１４の動作を設定する。これらの値は５／８の縮小率に相当し、この縮小率はこの実施例では垂直に配列された対をなすピクセル値相互間を補間するために使用される。

ビクセル値の第１の対Ｓ。０とＳ。１は信号ＣＫＡの負方向変化と一致する命令サイクルＴＩの期間中にレジスタ８０２にロードされる。これらのビクセル値は信号ＬＲ。

の負方向端と一致する命令サイクルＴＩの終了端でレジスタ８０！ｉに転送される。

ビクセル値の第２のＳＩＯとＳｌｌは命令サイクルＴ２の期間中に生ずるクロック信号Ｃに＾の負方向変化と一致してレジスタ８０２にロードされる。これらのビクセル値は命令サイクルＴ２の終了時に生ずる信号ＬＲ，の負方向変化しと一致してレジスタ８０４に転送される。

命令サイクルＴ、の期間中にレジスタ８０４および８０６の８個のＭＳＢ位置に保持されたビクセル値はレジスタ８０８の各８個のＭＳＢと８個のＬＳＢ位置に転送され。

レジスタ８０４および８０６の８個のＬＳＢ位置に保持されたビクセル値はレジスタ８１０の各８個のＭＳＢと８個のＬＳＢ位置に転送される。この転送は信号ＸＦの負方向変化と一致して行なわれる。この転送によって５各レジスタ８０４および８０６中の水平方向に配列されたビクセル値Ｓ０゜、Ｓｏ＋およびＳｌ。

、Ｓ、工をそれぞれレジスタ８０８．８１０中で垂直方向に配列されたビクセル値Ｓ　Ｏ１＋　Ｓ　ＩＩおよびＳ　ＯＯ＋　Ｓ　１０に変換する効果が得られる。

サイクルＴ４の期間中、制御回路８１４は信号ＭＡＩ乃至ＭＡ３．ＭＢ　１．　乃至ＭＢ３、およびｃｐを、５／８の縮小率と一致した値をもつように変更する。制御回路８１４は、さらに信号ＭＶとして論理ｌの値を発生し、信号ＭＬとして論理０の値を発生して、信号ＭＶによって制御されるマルチブ１／クサ８１１．信号ＭＬによりて制御されるマルチプレクサ８１６および８１８を、レジスタ８１０に保持された２個のビクセル値をレジスタ８２０　、８２２の各入力ボートに結合するようにする。信号ｃＫＡの負方向端に一致して、命令サイクルＴ、の期間中、ビクセル値Ｓ０゜はレジスタ８２２にロードされ、ビクセル値ｓ１゜は１／ジスタ８２０にロードされる。命令サイクルＴ４の残りの期間中は、レジスタ８２０および８２２に保持された値は、前述のように減算器８２４およびマルチプライヤ８２５の第１および第２のデータバスを経由して伝播する。マルチプレクサ８３６および選択的２の補数器８５２によって供給される４小（スケール）されたビクセル差値は、命令サイクルＴ４の終了時に生ずる信号ＣＫＢの負方向端と一致して各ｌ／レジスタ３８　、８５４にロー１−される。これと同時に１／ジスタ８２２からのピクセル（ｌｆｊ　Ｓ。０はレジスタ８５７にロードされる。

命令サイクルＴ、において、１／ジスタ８３８および８５４に保持されたピクセル差分値は加算器８５６によって加算される。得られた和は加算器８５８においてレジスタ８５７から供給されるビクセル値Ｓ０゜と加算される。ビクセル値Ｓ、。の５／８倍とビクセル値Ｓ。。の３／８倍との和を表わす加算器８５８によって与えられた和は信号φ１の負方向端と同期して１／ジスタ８６２に記憶される。

また、命令サイクルＴ、の期間中、バスＡ　Ｂｕｓを経て供給されるビクセル値Ｓ。２とＳＯ３はレジスタ８０２にロードされ、次いで信号ＬＲ，の負方向変化と同期してレジスタ８０６に転送される。命令サイクルＴ６の期間中、ビクセル値Ｓ、およびＳｌ３はハスＡ　ＢＵＳに供給され、レジスタ８０２にロードされ、次いで信号ＬＲ，の負方向変化と同期してレジスタ８０４に転送される。

命令サイクルＴ、の中間において、レジスタ８０８に保持されたビクセル値ＳｏｌおよびＳ、ｌはマルチプレクサ８１１　、８１６および８１８を経て各レジスタ８２２　、８２９に供給されて、信号ＣＫＡの負方向端に応答してこれらの各レジスタにロードされる。これらのビクセル値は命令サイクルＴ６の残りの期間中と命令サイクルＴ？の第１の半部の期間中に減算器８２４．マルチプライヤ８２５．レジスタ８５７および加算器８５８を通って伝播される。

命令サイクルＴ、の第１の半部の期間中、各レジスタ８０６　、８０４に保持された水平に配列されたビクセル値Ｓｏ２、ＳＯ３およびＳｎｘ、ｓｉ３は垂直に配列されたビクセル値Ｓ。＊、Ｓ、およびＳ。３．ｓ、に変換されて、命令サイクルＴ７の中間点て生ずる信号ＸＦの負方向変化と同期して各レジスタ８１０　、８０８に記憶される。

命令サイクルＴ７の期間中に加算器８５８によって供給された垂直に補間されたビクセル値（Ｓ０８、Ｓ　目）はレジスタ８６０にロードされ、さらにマルチプレクサ８６１および８１６を経由して、命令サイクルＴ７の中間点で生ずる信号ＣＫＡの負方向端に同期してレジスタ８２０にロードされる。信号ＭＬは、マルチプレクサ８６１から供給された値をレジスタ８ｚＯに通過させるようにマルチプレクサ８１６を動作させ、またマルチプレクサ８６３によって供給された垂直に補間されたビクセル値（Ｓ　ｏｏ、　Ｓ　＋ｏ）をレジスタ８２２に供給するようにマルチプレクサ８１８を動作させる。このビクセル値は命令サイクルＴ、の中間点で生ずるクロック信号ＣＫ＾の負方向変化と同期してレジスタ８２２にロー１くされ、信号ＭＡＩ乃至ＭＡ３．ＭＢ１乃至ＭＢ３および信号ＣＰは、１．０．０．１，１．０およびｌの６値をもつように変化させられる。これらの値は縮小率１／４に相当する。命令サイクルＴ７の第２の半部の期間中および命令サイクルＴ、の第１の半部の期間中、減算器８２４、マルチプライヤ８２５および加算器８５８は、この垂直補間されたビクセル値の対からビクセル値を水平補間してビクセル値Ｉ０゜を生成する。この値Ｉ０゜は、命令サイクルＴ６の中間点て発生するＬＯ。

の負方向端と一致してレジスタ８６４の８個のＬＳＢ位置に記憶される。

また、命令サイクルＴ８の期間中にレジスタ８１０に保持されたビクセル値Ｓ０３、Ｓ１＋１の対はマルチプレクサ８１１　、８１６および８１８を経て各レジスタ８２２　、８２０に転送される。これらのビクセル値は命令サイクルＴ８の中間点て生ずる信号Ｃに、の負方向変化と同期して１／ジスタ８２２および８２０に転送される。命令サイクルＴａの残りの期間および命令サイクルＴ、の第１の半部の期間中に、減算器８２４、マルチプライヤ８２５および加算器８５８は対をなすビクセル値Ｓ。２．ＳＩ２から垂直補間されたビクセル値を計算する。

この補間されたビクセル値は、命令サイクルＴ、の中間点で生ずる信号φ、およびＣＫＡ各員方向変化と同期してレジスタ８６２および８２２にロードされる。

命令サイクルＴ、の残りの期間および命令サイクルＴＩＯの第１の半部の期間中に、水平補間されたビクセル（ａｌａｌは、マルチプレクサ８６１および８６３によって供給された垂直補間されたビクセル値から発生される。信号ＭＡＬ乃至ＭＡ３．ＭＢＩ、乃至ＭＢ３．およびＣＰは、命令サイクルＴ、の期間中に各々０・、０．０．１，１．０およびｌの値をもつようにセラ１−される。これらの値は縮小率３／４に相当する。ビクセル値Ｍｏｌは、命令サイクルＴＩＯの中間点で生ずる信号Ｌ　Ｏ＋の負方向変化と同期してレジスタ８６４の８個のＭＳＢ位置に記憶される。ビクセル対■。。、ス。１は、信号ｘＯの負方向変化と同期して命令サイクルＴＩＧの終了時にレジスタ８６４からレジスタ８６６に転送される。

また、命令サイクルＴＩＯの中間点において、レジスタ８０８に保持されたビクセル値ＳＯ３およびＳＩ３は、信号ＣＫＡの負方向端と同期して各レジスタ８２２および８２０にロードされる。命令サイクルＴ１゜の残りの期間および命令サイクルＴｌｌの第１の半部の期間中、垂直補間されたビクセル値がビクセル値Ｓ。３およびＳ１３から生成される。このビクセル値は、命令サイクルＴｌｌの中間点で発生する各信号φ２およびＣＫＡの負方向変化と同期してレジスタ８６０および８２０に記憶される。

命令サイクルＴ、およびＴＩＯの期間中、各ビクセルＳ　０４＊　Ｓ　Ｏ８、およびＳＩ４、ＳＩＳは各レジスタ８０６　、８０４にロードされる。命令サイクルＴｌｌの中間点で、これらのビクセル値は垂直配列されたビクセル対Ｓ　０４＊　３１４＋およびＳ。５．Ｓ、に配列され、これらは各レジスタ８１０．８０８に記憶される。

命令サイクルＴｌｌの第２の半部と命令サイクル７１２の第１の半部の期間中に、減算器８２４、マルチプライヤ８２５および加算器８５８はビクセル値Ｉ。２を計算し、該ビクセル値Ｉ。２は命令サイクルＴＩ２の中間点で生ずる信号ＬＯ０の負方向変化と同期してレジスタ８６４の８個の位置に記憶される。また、命令サイクルＴ１之の中間点において、ビクセル対Ｉ０゜、ＭＯ＋はレジスタ８６６からバスＡ　Ｂｕｓに供給される。

命令サイクルＴ＋ｔおよびＴＩ３の期間中、垂直補間されたビクセル値はピクセル対ＳＯ４、ＳＩ４に対して生成される。この補間されたビクセル値は、命令サイクルＴ１３の中間点で生ずる信号φ黛およびＣＫＡの各負方向変化と同期してレジスタ８６０および８２０にロードされる。命令サイクルＴＩ３およびＴ１４の期間中に、ビクセル値Ｉ０３は３／４の縮小率を使用して発生される。このビクセル値は命令サイクルＴ１４の中間点においてレジスタ８６４の８個のＭＳＢ位置に記憶される。命令サイクルＴ１４の終了時に、ピクセル対ｌ。２、工。、はレジスタ８６４からレジスタ８６６に転送される。このビクセル対は命令サイクルＴ’ｓの期間中にバスＡ　ＢＵＳに供給される。

ビクセル補間器２４６を駆動する信号は４つの命令サイクル毎にくり返す０例えば、命令サイクルＴ１３乃至Ｔ＋ｓに対する信号は命令サイクルＴ、乃至Ｔ、１に対する命令と同じである。この信号くり返しのシーケンスは所望の数の疑似ビクセル値を生成するのに必要な回数をくり返される。

水平補間されるべき１対のビクセル値の第１の垂直補間されたビクセル値はレジスタ８２０．８２２を交互に占有する。その結果、加算器８５８において縮小された垂直補間差値に加算される垂直補間された値は、連続する水平補間値を発生するために合成される垂直補間された僅の連続する対の第１および第２の垂直補間値間で交番する。水平補間の計算のためにこの交番を適合させるために、制御回路８１４は信号ＭＡＩ乃至ＭＡ３、ＭＢＩ乃至ＭＢ３、およびＣＰに対して縮小率ＳＦ□および（１−ＳＦＨ）に対応する値を交互に供給する。ここで、ＳＦ、は水平補間縮小率である。この例では、１対の第１のビクセル値がレジスタ８２２にあるときは、１／４の水平補間率は正しい疑似ビクセル出力値を生成する。しかしながら、１対の第１のビクセル値がレジスタ８２０にあるときは、水平補間率は３／４に変化させられて正しい疑似ビクセル出力値を発生する。

上述の説明では、命令サイクルＴ０の期間中にビクセル補間器２４６に供給される制御値は補間器を同相モードで動作するように設定する。第９Ｄ図および９Ｅ図は離相モードのビクセル補間器の動作を説明するものである。上述のように、離相モートは、入力ビクセル対のアドレスがＶＲＡＭ２１Ｂ中の１６ビツト値のアドレスと一致しないときにビクセル補間器２４６に対して選ばれる。この状態は、対をなす入力ビクセル値がＶＲＡＭ語の境界を横切って分割されるときに生ずる。第９Ｅ図はこの状態を示している。

ビクセル補間器２４６の同相モードと離相モードにおける動作の基本的な相違が第９Ｅ図と第９Ｆ図に示されている。第９Ｅ図に示すように、ビクセル値Ｉ０゜およびＩｏｌは、その同相モードに示すように命令サイクルＴＩ−の期間中よりもむしろ命令サイクルＴ１６の期間中に出力レジスタ８６６において得られる。

この動作の変更は、第９Ｆ図に示すように、信号ＬＯ０とＬ　Ｏｔとを切換え、信号ＸＯを信号ＣＫ　Ａの２周期だけ遅延させることによって達成される。

ビクセル補間器２４６はビデオ映像に対する空間的補間ビクセル個用装置として説明されているが、このビクセル補間器２４６はさらに一般的には、水平方向、垂直方向のいずれかにおけるビクセル値を平均するためにも使用することができる。この機能は各種の濾波演算方式において有用である０例えば、第９Ａ図のビクセル値がＳｏａ、Ｓｏｌ、ｓｏｏ、Ｓ　０１　；　Ｓ　０！１．５ｏｉｌ、Ｓｏｔ、ｓｏａ等のシーケンスてビクセル補間器２４６に供給されると、補間器によりて与えられる出力値は、水平方向にのみ補間あるいは平均されるビクセルを表わす。

上述の説明および第８Ａ図、第８Ｂ図、第９Ａ図乃至第９Ｆ図を見れば、デジタルビデオ信号処理回路設計の技術分野の技術者にとっては、ビクセル補間器２４６として使用するのに適した回路を設計し、製造することは容易である。

Ｖ　ＲＡ　Ｍ　２１６に保持されたビクセル値およびデータは、統計的デコーダ２３０．入力ＦＩＦＯ２３２および２３４、出力ＦＩＦＯ２３６を経てビデオ信号処理器２１０によってアクセスされる。これらの装置を使用してＶ　ＲＡ　Ｍ　２１６に関して実行されるすべてのデータの読出しおよびデー夕書込み動作はＶＲＡＭ制御ユニット２３８によって調整される。統計的デコーダおよび各ＦＩＦＯは関連するＶＲＡＭアドレスおよび制御値をもっている。マイクロコート・シーケンサ２２６はＦＩＦＯのパラメータを初期化し、その後各ＦＩＦＯは自動的に動作を開始する。ビデオ信号プロセッサ２１０から見ると、３個の入力命令と１個の出力命令とが存在する。これらの３個の入力命令は統計的デコーダ２３０．入力ＦＩＦＯ２３２あるいは入力ＦＩＦＯ２３４からビクセル値を受取ることであり、出力命令は出力ＦＩＦＯ２３６にビクセル値を送ることである。

これらの装置はそれぞれＶＲＡＭ２１６へ、あるいはＶＲＡ　Ｍ　２１Ｂから３２ビツト語用のメモリアクセス要求を発生し、また、８あるいは１６ビツトビクセル値とＶＲＡＭ２１６に記憶された３２ビツト語との間の変換、あるいは統計的にコード化されたデータをビクセル値に変換するために必要なバッキング（Ｐａｃｋｉｎｇ）あるいはアンバッキング（Ｕｎｐａｃｋｉｎｇ）を行なう。

統計的デコーダ２３０はＶ　ＲＡ　Ｍ　２１６に保持された可変長コート化データを１６ビツト２進値に変換し、該１６ビツト２進値はマイクロコード制御語のＢ　ＳＲＣフィールド中の１４の値に応答してバスＢ　Ｂｕｓに供給される。

第１０Ａ図は統計的デコーダ２３０として使用するのに適した回路のブロック図を示す。

第Ｘ３Ａ図を参照して以下に説明するように、統計的デコーダ２３０に対するＶＲＡＭ２１６をアクセスするために使用されるアドレス値は、例えば、データＲＡ　Ｍ　２２Ｂから２段階でＶＲＡＭ制御ユニット２３８にロードされる。

第１段階で、２２ビツトのアドレス値の８個のＭＳＢ位置を表わす値は、マイクロコード制御ＭＢ　ＤＳＴフィールドが３１の値をもっている間にハスＢ　ＢＵＳに供給される０次に、アトｌ／ス値の１４個のＬＳＢ位置は、Ｂ　ＤＳＴフィールドが３０の値をもつている間にバスＢ　ＢＵＳに供給された値の１４個のＭＳＢ位置からロートされる。マイクロコード制御語のＢ　ＤＳＴフィール１く中の３０の値は、統計的デコーダ２３０をリセットし、統計的デコーディング動作を初期化するように制御回路１０１８を動作させる。

命令の代表的なシーケンスは次のように進行する。２つの連続する命令サイクルの期間中、アドレス値の８個のＭＳＢおよび１４（［７）　Ｌ　Ｓ　Ｂ　にｌレソれＶ　ＲＡ　Ｍ　ｆｇＪ御ｊ−ニット２３８中の１対の１／ジスタにロードされる。アドレス値の１４個のＬＳＢがロー１−される同じ命令サイクル中に、統計的デコーダ２３０はリセットされ、動作を開始する。

リセット動作は、フリップ・７０ツプエ０１７に対する信号ＲＶとして論理１の値を供給する制御回路１０１８によって行なわれ、出力レジスタ１０１６に保持された８ピツ１〜値を無効なものとしてマークする。同時に、制御回路１０１８はパルス信号ＲＤＲを発生して、これをフリップ・フロップ１０２２のセット入力端子Ｓに供給する。この動作によってフリップ・７０ツブ１０２２の出力信号ＳＤＲを論理ｌの値に変化させる。信号ＳＤＲはバスＲ／Ｓを経てＶＲＡ　Ｍ　ｆｌＪ　’ａ　：’−＝　ブト２３８ニ供給され”ｉｃ”、ＶＲＡＭ２１６中のアドレスされた位置における読出し動作を要求する。フリップ・フロップ１０２２の出力信号ＳＤＲは制御回路１０１８にも供給されて、データがＶ　ＲＡ　Ｍ　２１６から要求されていることを指示する。

ＶＲＡＭ制御ユニット２３８が要求された読出し動作を処理し、ＶＲＡＭ２１６が要求された３２ビツト値をバスＤＢＵＳに供給すると、ＶＲＡＭ制御ユニット２３８はバスＲ／Ｓを経て供給されるパルス状スＩ−ロボ信号ＳＤＳを発生する。この信号はレジスタ１０１０を、バスＤ　ＢＵＳからの３２ビツト値をロードするように動作させる。信号ＳＤＳはまたフリップ・フロップ１０２２のリセット入力端子Ｒにも供給されて、３２ビツトデータ値がレジスタ１０１０にロードされたとき、＠号ＳＤＲ，の状態を論理０に変化させる。ＳＤＳが論理０になって信号ＣＫの１周期の１／２の期間後、制御回路１０１８は信号ＳＲＬを発生し、レジスタｌ口１０からの３２ビツト値をシフトレジスタ１０１２に供給し、カウンタ１０２０に保持された値を０にリセットする。

統計的デコーダ２コ０は、常にＶ　ＲＡ　Ｍ　２１６から読出された３２ビツト値のＬＳＢと共にそのデコーディング動作を開始する。以下に述べるように、入力ＦＩＦＯ２３２および２３４と、出力ＰＩＦ０２３６は、ＶＲＡＭから読出され、あるいはＶＲＡＭに書込まれる４ハイｌ−（Ｉｎから転送されるべき最初のバイ１−とじてバイ１〜位置の値を特定する。これらの装置に対するバイト位置の値は、２４ビツトのアドレス値の２個のＬＳＢ位置としてコート化される。この発明の実施例では、統計的デコーダ２３０はこのバイト位置の値を無視する。

その結果、統計的デコーダ２３０に供給されるデータは、ＶＲＡＭ２１Ｂ中の３２ビツト語のＬＳＢ位置と共に開始すると仮定される。

制御回路１０１８がレジスタ１０１０からの３２ビツトデータ値を転送するためのパルス信号ＳＲＬを発生するときは。

該制御回路１０１８は記憶されたアドレス値を増加させるようにＶＲＡＭ制御ユニット２３８を動作させるパルス信号ＲＤＲを発生して、ＶＲＡＭ２１！ｉからの次の連続する′３２ビットデータ値をレジスタ１０１０に供給する。パルス信号ＳＲＬおよびＲＤＲが発生して信号ＣＫの１周期のｌ／２の期間後に１回路１０１８は信号ＥＮとして論理ｌの値を統計的デコーディング回路１０１４に供給し、回路１０１４にシフトＩ／ジスタ１０１２中に保持された値のデコーディングを開始させる。

この発明の実施例で使用される統計的デコーディング回路１０１４は、例えば、ここに参考として示す米国特許第４．３９５，９０６号１発明の名称「デジタル・ハフマン・エンコーディングの方法と装置（Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒａｔ、ｕｓ　ｆｏｒＤｉｇｉｔａｌ　Ｈｕｆｆｍａｎ　Ｅｎｃｏｄｉｎｇ）　Ｊの明細書に記載されている形式のものでよい。回路１０１４は可動化（イネイブル）されると、システム・クロック信号ＣＫを信号ＳＲＣにとしてシフトレジスタ１０１２およびカウンタ１０２０にゲートする。シフトレジスタ１０１２は、信号ＳＲＣにの各サイクル毎に、ＬＳＢ位置から開始し、ＭＳＢ位置に向けて続く上記シフトレジスタ１０１２が保持する値の１ビツトを供給する。各ビットがシフトレジスタ１ｏ１２によって供給されると、カウンタ１０２０中の値はｌだけ増加される。

統計的デコーディング回路１０１４が充分な数のビットを処理して１６ビツトの出力値を発生すると、換言すれば。

統計的デコーディング回路１０１４が１個の可変長コート化された値をデコードすると、該統計的デコーディング回路１０１４はデコードされた１６ビツト値を出力レジスタ１０１６の入力ボートに供給し、さらに論理ｌの値を信号ＲＤＹとして制御回路１０１８に供給する。これによつて制御回路１０１８はパルス信号ＯＲＬを発生して、回路１０１４によって供給された値を出力レジスタ１０１６にロードし、フリップ・フロップ１０１７をセットして、レジスタ１０１６によって保持されたデータを有効なものとする。

出力レジスタ１０１６に保持された値が、値１４または１５をもったＢ　ＳＲＣフィールドを有するマイクロコード制御語を使用してバスＢ　Ｂｕｓに対する信号源としてアクセスされると、このデコーディング動作は完了する。

制御回路１（１１８がＢ　ＳＲＣフィールド中でこの値を検出した後１次のクロック期間で、制御回路１０１８はパルス信号ＲＶを発生し、レジスタ１０１６に保持されたデータな無効なものとしてマークする。’ＢＳＲＣに対する１４の値はより多くのデータ値を持つことを示し、１５の値はアクセスされたデータ値がシーケンスの最後であることを指示する。

上述の説明では、レジスタ１０１６中のデータは、それが有効になるまでアクセスされないと仮定している。無効データ（４＃えばＢ　５ＲＣ−１４，０ＲＶ＝Ｏ）をアクセスするための試みがな゛されると、制御回路１０１８はパルス信号ＰＲを発生する。このパルス信号ＰＲはフリップ・フロップ１０２３のセット入力端子Ｓに供給される。パルス信号ＰＲか発生されると、フリップ・フロップ１０２３の出力信号５ＤＰＡは論理ｌの値に変化する。この信号は休止（ポーズ）論理２４０に供給されて、マイクロコードＲＡＭおよびシーケンサ２２６によフてビデオ信号プロセッサを休止状態にする。この信号５ＤＰＡはさらにアンド・ゲート１０２５の一方の入力端子に供給され、その他方の入力端子は信号ＳＤＲを受信するように結合されている。もしＳＤＲ，５ＤＰＡの双方が論理ｌの値をもっていると、アンド・ゲート１０２５の出力信号ＳＤＰは論理１になる。この信号は休止論理２４０を経てＶＲＡＭ制御ユニット２３８に供給されて要求された読出し動作の優先度を増加させる。信号ＳＰＤは統計的デコーダ２３０からの緊急読出し動作要求信号である。制御回路１０１８が信号ＯＲＬを休止してレジスタ１０１６に保持された値を有効なものとしてマークすると、信号５ＤＰＡは論理０になりて休止状態を解く。

上述の例は統計的デコーダ２３０の内部動作を、１個のＩＳビット出力値を生成する場合について説明した。一般には、デコーダ２３０は一連のこのような値を生成する。

このシーケンスのＭｌの値を生成するために、第１Ｏ図に示す回路は上述のように動作する。一旦その値が出力レジスタ１０１６に転送されると、制御回路１０１８は論理ｌの値を信号ＥＮとして供給して、統計的デコーディング回路１０１４を付勢す、次のデコートされた値を発生させる。第１のデコートされた値が出力レジスタ１０１６からアクセスされると、信号ＯＲＶは論理値Ｏをもつように変化させられ、制御回路１０１８はパルス信号ＯＲＬを発生して第２の値をロートする。第１の値がアクセスされたとき第２の値がデコートされていないと、信号ＲＤＹが統計的デコーディング回路によりて論理１の値に変化されるまで制御回路１０１８はパルス信号ＯＲＬを発生しない、この動作シーケンスは、マイクロ制御語のＢ　ＳＲＣフィールド中の１５の値を使用して出力レジスタ１０１６中の値がアクセスされるまでくり返される。出力レジスタ１０１６中の値が、そのＢ　ＳＲＣフィールド中の１５の値をもったマイクロコード制御語に応答してアクセスされると、制御回路１０１６は信号ＥＮの値を論理Ｏに変化させることによりて統計的デコーディング回路２３０の動作を終了させる。

デコーダ２３０で使用されるＶＲＡＭのアドレス値の１４個のＬＳＢ位置に対する新しい値が設定されるまでデータは統計的デコーダ２３０を用いてアクセスされることはない。

上述のデコーディング動作のいずれにおいても、必要に応じて３２ビツトのデータ値がＶ　ＲＡ　Ｍ　２１［ｉからレジスタ１０１０に供給される。カウンタ１０２０かそのときの３２ビツト値のＭＳＢか回路１０１４に供給されたことを示す３１の値をもつように増加されると、制御回路１０１８はパルス信号ＳＲＬを発生してレジスタ１０１Ｏからの次の３２ビツト値をシフトレジスタ１０１２に転送して、カウンタ１０２０の値をリセットする。同時に制御回路１０１８はパルス信号ＲＤＲを発生して、ＶＲＡＭ２１６から次の連続する３２ビツト値を要求する。

カウンタ１０２０中の値が３１に等しいとき、信号ＳＤＲの値が論理ｌであると、レジスタ１０１０を満たすための読出し動作は未だ完了していないので、制御回路１０１８はレジスタ１０１０からの値をレジスタ１０１２に転送することはできない、この例では制御回路１０１８は信号ＥＮを論理０の値をもつように変化させ、デコーディング回路１０１４を非可動化する。要求された読出し動作が完了すると、制御回路１０１８はパルス信号ＳＲＬを発生してレジスタ１０１０からの新しい３２ビツト値をレジスタ１０１２に転送し、信号ＥＮの値を論理ｌに変化させ、パルス信号ＲＤＲを発生する。これらの信号は統計的デコーダ２３０を付勢して正規の動作を再開させ、Ｖ　ＲＡ　Ｍ　２１６から新しい３２ビツトの値を要求する。

第１０Ｂ図は２個のデータ値かデコー１−されるときの制御回路１０１８によって生成される信号の相対的タイミングを示すタイミング図である。

第１０Ａ図および第１０Ｂ図、さらに上述の説明から明らかなように、デジタル処理回路の設計技術者にとっては統計的デコーダ２３０として使用するのに適した回路を設計し、製作することは容易なことである。

入力ＦＩＦＯ２３２および２３４は、ビデオ信号プロセッサ２１０がそのピクセル処理素子を用いて処理するために、ＶＲＡＭ２１ｆｉ用のランダムな８ビツトまたは１６ビツト値を読出すようにし５あるいは一連の８ビツトまたは１６ビツト値を読出すようにする。ランダムモート、シーケンシャルモードのいずれの場合も、マイクロコードＲＡＭおよびシーケンサ回路２２６によって実行されるマイクロコート制御語命令はＶ　ＲＡ　Ｍ　ｆ！ｌＪ御ユニツユニット２３８アドレス値を供給する０選択された入力ＦＩＦＯはＶＲＡＭ制御ユニット２３８を経てＶ　ＲＡ　Ｍ　２１６をアクセスし、マイクロコーＩｔ　ＲＡ　Ｍおよびシーケンサ２２６による別の干渉なしに要求されたｌあるいは複数の値をバスＢ　Ｂｕｓに供給する。

例えばデータＲＡ　Ｍ　２２Ｂによって供給されたＦＩＦＯ２３２、２３４に対する開始アドレス値は、統計的デコーダ２３０に対するアドレス値が特定される態様と同じ態様でＶ　ＲＡ　Ｍ　＃Ｉ御ユニット２３８において発生される。アドレス値の８個のＭＳＢ位置は、２３および２７の各個をもったマイクロコード制御語のＢ　ＤＳＴフィールドに応答して、ハスＢ　ＢＵＳを経由して各人力ＦＩＦＯ２３２および２３４に転送される。入力ＦＩＦＯ２３２および２３４用のアドレス値の１４個のＬＳＢ位置は、マイクロコード制御語のＢ　ＤＳＴがそれぞれ２２および２６の値をもったとき、ハスＢＢＵＳに供給される値の１４個のＭＳＢ位置から転送される。ＢＤＳＴフィールドが２２および２６の値をもつとき、バスＢ　Ｂｕｓに供給される値の２個のＬＳＢ位置は各人力ＦＩＦＯ２３２および２３４内に記憶される。これらの２個のビットによって表わされる値は、ハスＢ　ＢＵＳに供給されるべき第１のバイトとしてＶＲＡ　Ｍ　２１６によフて与えられる４個のバイト値の特定のバイトをポイントする。

第１１Ａ図は入力ＦＩＦＯ２３２あるいは２３４のいずれかとして使用するのに適した回路を示すブロック図である。以下ではＦＩＦＯ２３２用の回路について説明する。

入力ＦＩＦＯ２３４に関する説明をも含ませるために％ＦＩＦＯ２３２の説明と異なる部分については、その変更部分を括弧書きした。第１１Ａ図に示す回路は、入力ＦＩＦＯがランダムモーＩ−で動作するようにセットされた正規動作シーケンスに関して説明されている。この説明の後にＦＩＦＯがシーケンシャルモードて動作するようにセットされたときに動作シーケンスの変更について説明されている。

シーケンスの第１のステップで、そのＢ　ＤＳＴフィールドにおける２１（ＦＩＦＯ２３４に対しては２９）の値をもりたマイクロコーＩく制御語を使用してＢ　ＢＵＳに制御値を供給する。このＢ　ＤＳＴ値に応答して１例えばＡ　Ｌ　Ｕ　２４４によつて供給される制御値はレジスタ１１１２にロードされる。この例で使用される制御値は入力ＦＩＦ０２３２をそのシーケンシャルモードとは対照的にそのランダムモードで動作させるようにし、バスＢ　Ｂｕｓに１６ビツト値ではなく８ビツト値を供給する。

シーケンスの次のステップで、前述のようにＶ　ＲＡＭ制御ユニット２３８中でＦＩＦＯ２３２内のア１（レス値を設定する。ＦＩＦ０２３２内のレジスタ１１１０は２２（２６）の値をもったマイクロコード制御語のＢ　ＤＳＴフィールドに応答してバイト位置の値、すなわちバスＢ　Ｂｕｓを経由して供給される１６ビツＩ〜アドレス値の２個のＬＳＢをロードする。制御回路１１１６はまたこのＢ　ＤＳＴフィールドの値によって、入力ＦＩＦＯ２３２を初期状態にリセットし、ＶＲＡＭ読出し動作を開始させるように設定される。

このリセット動作では、制御回路１１１６はパルス信号ＣＯを発生してフリップ・プロップ１１３４をリセットする。

信号ＣＫの１周期の１７２の期間の後、制御回路１１１６はパルス信号ＰＣを発生して５レジスタ１１１０からのバイト位置の値をカウンタ１１２８とフリップ・フロップ１１３２にロードする。この動作信号ＣＫの１周期１／２の期間後、制御回路１１１６はフリップ・フロップ１１３３のセット入力端子Ｓに供給されるパルス信号ＩＲを発生する。フリップ・フロップ１１３３によって発生された信号Ｉ　ＦＯＲは制Ｏ１ｌバスＲ／Ｓを経てＶ　ＲＡ　Ｍ　ｆｔｊ制御ユニッｌ〜２３８に供給され、該ＶＲＡＭ制御ユニット２３８をＶ　ＲＡ　Ｍ　２１６中７７）７ドレスされたメモリ位置に対する読出１ノ動作を開始させるようにする。信号Ｉ　ＦＯＲはまた制御回路１１１６に供給されて、読出し動作が進行中であることを指示する。

Ｖ　ＲＡ　Ｍ　ｆｔｊＪ御ユニツユニット２３８し動作を処理し５またＶ　ＲＡ　Ｍ　２１６が要求されたデータをバスＤ　ＢＵＳに供給すると、ＶＲＡＭ制御ユニット２３８はバスＲ／Ｓを経て供給されるパルス状ストローブ信号Ｉ　ＦＳＯを発生し、バスＤ　Ｂｕｓからの３２ビツト値をロードするようにレジスタ１１１８を動作させるようにする。信号Ｘ　ＦＯＳはさらにフリップ・フロップ１１３３のリセット入力端子Ｒに供給されて、フリップ・フロップ１１３３の内部状態をリセットし、メモリの読出し動作が完了したことを示す信号Ｉ　ＦＯＲを論理値Ｏにリセットする。

信号Ｉ　ＦＯＲが論理０になワた後、信号ＣＫの第１の周期の期間中、制御回路１１１５はパルス信号ＬＲｆ！：発生して、レジスタ１１１８に保持された３２ピッ１−の値をレジスタ１１２０に転送する。レジスタ１１２０のビットは、それぞれピッ１−０〜７．８〜１５．１６〜２３．２４〜３１を包含する４乍の８ビットセグメントＢＯ，Ｂ１、Ｂ２、Ｂ３に分割される。８ビツトの値ＢＯ１Ｂｌ、Ｂ２、Ｂ３はマルチブ１／クサ１１２４の６異なる入力ボートに供給される。マルチブレクサ１１２４はカウンタ１１２８によって、またはマルチプレクサ１１３０によって供給される値によって制御されて、その入力に供給される４つの値の１つを出力レジスタ１１１４の８個のＬＳＢ位置に供給する。

この例では、レジスタ１１１２中の制御値は、８ビツト値は出力レジスタ１１１４によって与えられるものであることを示す、その結果、制御回路１１１６は信号ＭＸＣとして論理値１をマルチプレクサ１１２６に供給する。信号ＭＸＣのこの値は、マルチプレクサ１１２６がカウンタ１１２８に保持された値をマルチプレクサ１１２４の制御入力ボートに供給する。第１のバイト位置の値であるこの値は、マルチプレクサ１１２４がアドレスされたバイト出力レジスタ１１１４の８個のＬＳＢ位置に供給するように動作させる。パルス信号ＬＲの発生後信号ＣＫの次の連続する周期の間に、制御回路１１１６はパルス信号ＬＬをおよびＲＨを発生し、マルチプレクサ１１２４によって供給された値をレジスタ１１１４の８個のＬＳＢ位置にロードし、レジスタ１１１４の８個のＭＳＢ位置をリセットし、フリップ・フロップ１１３４をセットする。フリップ・フロップ１１３４はセットされるので、その出力信号Ｏｖは、出力レジスタ１１１４の値が無効であることを示す論理ｌである。

この例に対する動作のシーケンスは、マイクロコードＲＡＭおよびシーケンサ回路２２６がＢ　ＳＲＣフィールドがＸ２の値（入力ＦＩＦＯ２３４に対しては１３の値）をもつマイクロコート制御語を実行するとき完了する。レジスタ１１１４に供給されたこの値はレジスタがその記憶された値をハスＢ　ＢＵＳに供給するようにする。制御回路１１１［ｉはまたＢ　ＳＲＣフィールドの１２（１３）の値に応答してパルス信号ＣＯを発生し、またそれによってフリップ・フロップ１１３４をリセットして、出力レジスタ１１１４中の値を無効なものとしてマークする。

制御レジスタ１１１２中の値が、ＩＳビット値がバスＢＢＵＳに供給されるべきであることを指示すると、制御回路１１１６は論理０の値を信号ＭＸＣとしてマルチプレクサ１１２６の制御入力端子に供給する。この制御値は、マルチプレクサ１１２６がマルチプレクサ１１３０によって供給される値をマルチプレクサ１１２４の制御入力ボートに供給するように条件付ける。

マルチプレクサ１１３０はフリップ・フロップ１１３２の出力端子に結合されている。上述のように、フリップ・フロップ１１３２はレジスタ１１１Ｇに記憶されたバイト位置の位のＭＳＢにプリセットされる。この１ビツトの値はマルチプライヤ１１コ０によりて上位桁に向けて１ビツト位置シフトされる（つまり２倍にされる）、従って、マルチプレクサ１１２４によって与えられる値は２かＯのいずれかである。かくして、マルチプレクサはバイトＢＯあるいはＢ２のいずれかを出力レジスタ１１１４の８個のＬＳＢ位置に供給する。

フリップ・７０ツブ１１３２の出力端子はさらにマルチプレクサ１１２２の制御入力端子に結合されている。マルチプレクサ１１２２はレジスタ１１２０のＢ３およびＢｌセクションに結合されている。フリップ・７０ツブ１１３２によって与えられる値が論理０あるいは論理ｌであると、マルチプレクサ１１２２はレジスタ１１２０の各ＢｌまたはＢ３セクションに保持された値はレジスタ１１１４の８個のＭＳＢ位置に供給する。１６ビツトモートでは、制御回路１１１６は同時にパルス信号ＬＬおよびＬＭを発生して１選択された８個のＭＳＢおよび８個のＬＳＢの双方をレジスタ１１１４にロードする。この値がＢ　ＳＲＣフィールド中の１２（１３）の値をもったマイクロコード制御語によってアクセスされると、Ｖ　ＲＡ　Ｍ　２１６によって与えられる３２ビツトの値の１６個のＭＳＢあるいは１６個のＬＳＢが読出されるようになる。レジスタ１１１０中に保持されたバイト位置の値が１または３であると、それはそれぞれＯあるいは２と解釈され、バイトＢ１またはＢ２を含む１６ビツトの値はこの発明の実施例で使用される入力ＦＩＦＯ２３２および２３４によって供給されない。

上述の例では、入力ＦＩＦＯに供給される制御値は、該入力ＦＩＦＯをランダムモードで動作させるように設定する。このモードでは、ＦＩＦＯはアドレスされた値のみをバスＢ　ＢＵＳに供給する。そのシーケンシャルモードでは、入力ＦＩＦＯ２３２および２３４は、ＶＲＡＭ２１６中の特定されたアドレスを有する値から開始し、順次に連続してより大きな値に向って変化する連続する値を供給する。シーケンシャルモードにおけるＰＩＦＯ２３２および２３４の動作については、そのランダムモードにおける動作との違いについて説明する。

ランダムモードとシーケンシャルモードの第１の相違点は、シーケンシャルモードでは、制御回路１１１６がパルス信号ＬＲを発生して新しい３２ビツトの値をレジスタ１１２０ニロードすると、該制御回路１１１６はＶＲＡＭ２１．Ｉｉから次の新しい３２ビツトの値を要求するためにパルス信号ＩＲを発生する。

ランダムモートでは、カウンタ１１２８とフリップ・フロップ１１３２は、レジスタ１１１Ｏに記憶されたバイト位置の値を保持するためのレジスタとしてのみ使用される。シーケンシャルモートては、カウンタ１１２８およびフリップ・フロップ１１３２は、レジスタ１１２０からの連続する８ビツトあるいは１６ビツトの値をそれぞれ出力レジスタ１１１４に順次供給するために使用される。カウンタ１１２８はプリセット値入力ボートおよびプリセット入力端子をもった通常の２ビツト２進カウンタである。プリセット入力端子に供給されるパルス信号が発生すると、カウンタ１１２８は、そのブリセラ１〜値入力端子に供給される値をその内部値としてロートするように設定される。フリップ・フロップ１１３２は通常のトリガ形式あるいはＴクリップ・フロップである。このフリップ・フロップはプリセット値を有し、入力端子に供給される信号によって上述のように動作するように設定されるプリセット入力端子をもっている。制御回路１１１６によって発生されるクロック信号ＣＣにはカウンタ１１２８およびフリップ・フロップ１１３２の双方のクロック信号入力端子に供給される。クロック信号ＣＣにの連続するパルスに応答して、カウンタ１１２８はその値ＣＶを（１１０，１，２，３を経て循環させる。フリップ・フロップ１１３２は信号ＣＣＫの連続するパルスに応答して、その内部の状態を０と１との間で変化させる。この発明の実施例では、入力ＦＩＦＯがそのシーケンシャルモードにあるとき、信号ＣＣＫは信号ＬＬと同じであり、ＦＩＦＯがそのランダムモートにあるときは、信号ＣＣＫは一定の論理０値を持つ、その結果、値が出力レジスタ１１１４にロードされるや否や、カウンタ１１２８あるいはフリップ・フロップ１１３２は、マルチプレクサ１１２２および１１２４を、次のシーケンシャル値をレジスタ１１１４の入力ボートに供給するように設定する。新しい値が出力レジスタ１１１４にロードされる毎に該レジスタ１１１４の入力ボートに供給される値は変化するので、レジスタ１１１４中の値がバスＢ　ＢＵＳに供給されるや否や上記の供給された値は出力レジスタにロードされる。

カウンタ１１２８の出力値ＣＶは制御回路１１１６に供給される。この制御回路１１１６はこの信号をモニターして、レジスタ１１１８からの３２ビツト値を何時レジスタ１１２０に転送すべきかを決定する。レジスタ１１１２中に保持された制御値が、入力ＦＩＦＯ２３２がその８ビツトモードで動作していることを指示ｒると、制御回路１１１６はパルス信号ＬＲを発生して、信号ＣＶの値が３から０に変化すること（すなわち信号ＣＶのＭＳＢが１からＯに変化するとき）と一致１ノてレジスタ１１１８からの３２ビツト値をレジスタ１１２０に転送する。入力ＦＩＦＯか１６ビツト・モートて動作しているとき、信号Ｃｖの値が１から２、あるいは３からＯに変化すると（すなわち信号ＣＫのＬＳＢが１から０に変化すると）、制御回路１１１６はパルス信号ＬＲを発生する。

上述の例では、ＶＲＡＭ制御ユニット２３８およびＶＲＡ　Ｍ　２１５は定常ストリーム中で入力ＦＩＦＯ２３２および２３４に３２ビツトデータ値を供給するものと仮定している。信号Ｃｖの値か３からＯに変わるとき５このストリームか遮断されるべきであり、また、例えば信号ＩＦＯ凡が読出し動作が進行中であることを示す論理値ｌの値をもっていると仮定すると、制御回路１１１６はパルス信号ＬＲを発生しない。この例では、信号Ｉ　ＦＯＲが、要求されたＶＲＡＭの読出し動作が行なわれ、突ってレジスタ１１１８が有効なデータを含んでいることを示す論理Ｏの値に変化するまで回路１１１６はその初期状態を凍結する。

信号Ｉ　ＦＯＲが０になると、制御回路１１１６はその動作を再開する。

制御回路１１１６の内部状態が凍結されている間、レジスタ１１１４の内容をバスＢ　ＢＵＳに読出す要求を受信すると（すなわち、Ｂ　５ＲＣ＝１２）、制御回路１１１６はフリップ・フロップ１１３５のセラ１〜入力端子Ｓに供給されるパルス信号ＩＰを発生する。この動作によりフリップ・フロップ１１３５によって供給される信号Ｉ　ＦＯＰＡの状態を論理ｌに変化させる。信号Ｉ　ＦＯＰＡは休止論理回路２４０に供給され、該休止論理回路２４０はマイクロコードＲＡＭおよびシーケンサ回路２１０を休止状態にするように設定する。第３Ａ図を参照して前に説明したように２クロック信号ＣＫＡおよびＣＫＢは休止状態で無効状態にされて、データバス回路２４２　、　Ａ　Ｌ　Ｕ２４４　、データＲＡ　Ｍ　２２８およびビクセル補間器２４６の内部状態を有効に凍、Ｍする。（”号Ｉ　ＦＯＰＡによび信号Ｉ　ＦＯＲはＡＮＤゲート１１３６の入力端子に供給される。これらの信号の両方が、読出し動作が要求され、プロセッサ２１０が入力ＦＩＦＯ２３２からの値を持つ休止状態にあることを示す論理ｌの値をもっていると、ＡＮＤゲート１１３５の出力信号Ｉ　ＦＯＰは論理ｌに変化する。信号Ｉ　ＦＯＰは休止論理２４０を経てＶＲＡＭ制御ユニット２３８に供給される。信号Ｉ　ＦＯＰに対する論理ｌの値は、緊急要求すなわち優先度が高くなったものとしてＦＩＦＯ２３２に対する読出し要求動作を処理するようにＶＲＡＭ制御ユニット２３８を設定する。読出し・動作が完了すると、＠号Ｉ　ＦＯＳはフッリブフロップ１１３３をリセットし、信号Ｉ　ＦＯＲおよびＩ　ＦＯＰを論理０の値に変化させる。レジスタ１１１８からの要求値が出力レジスタ１１１４に伝播されると、制御回路１１１６はフリップ・フロップ１１３４をセットし、その出力Ｏｖはフリップ・フロップ１１３５をリセットしてプロセッサ回路２１０をその休止状態から解放する。

第１１Ｂ図は入力ＦＩＦＯ２３２の２個の連続する８ビツトデータ要求に対して制御回路１１１６によって発生された信号の相対的タイミングを示すタイミング図である。

出力ＦＩＦＯ２３５は入力ＦＩＦＯ２３２および２３４によって実行された機能と本質的に反対の機能を実行し、該出力ＰＩＦ０２３６は、ビデオ信号プロセッサ２１０のビクセル処理素子から一度に１バイトあるいは２バイトのデータを受入れ、このデータを３２ビツトのブロックに形成して、このブロックをＶ　ＲＡ　Ｍ　２１６に転送する。出力ＦＩＦ０２３６は、１個の８ビツトまたは１６ビツトのデータの値が与えられたアドレス値を使用してＶ　ＲＡ　Ｍ　２１６に書込まれるランダムモードと、一連の８ビツトまたは１６ビツトのデータの値が連続的に増加するアドレス値を使用して書込まれるシーケンシャルモードの２つの動作モードもっている。

ランダム転送のために使用されるア１くレス値あるいはシーケンシャル転送のために使用される開始アドレス値は、統計的デコーダ２３０と入力ＦＩＦＯ２３２および２３４とについて前に説明した態様と同じ態様でＶ　ＲＡ　Ｍ　ｉｖ制御ユニット２３８中で設定される。８個のＭＳＢ用に使用されるＢ　ＤＳＴフィールドの値、２２ビツト・アト１／ス値の１４個のＬＳＢはそれぞれ１５．１４である。ＢＤＳＴが１４のとき、バスＢ　Ｂｕｓに供給される１６ビツトの値の２個のＬＳＢの位置の値は出力ＰＩＦＯ２３Ｓ内部のレジスタに記憶される。この値は、ＶＲＡＭ２１Ｓに供給された３２ビツト（４バイト）の最下位バイト、あるいは書込まれるべき唯一のバイトとなる特定のバイト位置をポイントする。出力ＦＩＦＯ２３６およびＶＲＡＭ制御ユニット２３８は、Ｖ　ＲＡ　Ｍ　２１５に書込まれない３２ビツト値中の他のバイト位置に対応するＶ　ＲＡ　Ｍ　２１６中のデータの劣化を防止する回路を含んでいる。

第１２Ａ図は出力ＰＩＦ０２３Ｂとして使用するのに適した回路を示すブロック図である。この回路は、予め定められたアドレス値を使用して１＠の８ビツト値がＶＲＡＭ　２１６書込まれるべきランダムモードにおける正規の動作シーケンスについて示されている。この説明の後に、ＦＩＦＯがランダムモートの代りにシーケンシャルモートで動作し、８ビツト値の代りに１６ビツトのデータ値が使用されるときの出力ＦＩＦＯの動作の相違点について説明されている。

ＶＲＡＭ２１６のランダム位置に１バイトのデータを書込む動作シーケンスの第１ステツプは、出力ＦＩＦＯをランダムモートで動作させ、８ビツトの入力値を持つように設定する出力ＰＩＦＯ２３６に制御値を供給することである。この発明の実施例ではＢ　ＤＳＴフィールドの１３の値をもワたマイクロコート制御語に応答して、例えばＡ　Ｌ　Ｕ　２４４によって２ビツト制御語がバスＢ　ＢＵＳに供給される。マイクロコード制御語Ｂ　ＤＳＴフィールドはバスＭＣＷを経て制御レジスタ１２１２に供給される。レジスタ１２１２は１３の値をもったマイクロコード制御語のＢ　ＤＳＴフィールドに応答して、出力ＰＩＦ０２３６用の値としてハスＢ　Ｂｕｓの２個のＬＳＢ位置によって伝達される値をロードする。

出力ＰＩＦＯ２３６の内部の制御回路１２１６はまたＢＤＳＴフィールド中の１３の値に応答して、レジスタ１２２０中に保持されたデータをＶ　ＲＡ　Ｍ　２１６に転送する書込み動作を開始させる。このデータは先のデータ出力動作からのデータの最後の部分的ブロックである。

クリップ・７０ツブ１２コ２によフて与えられる信号ＯＦＲが、ＦＩＦＯ２３６用のメモリ書込み動作が進行していないことを示す論理Ｏの値をもっていると、制御回路１２１６はパルス信号ＬＯＲを発生し、レジスタ１２２０中の値を出力レジスタ１２１８に転送し、またラッチ１２２８に保持された４ビツトバイトマスクを４ビツトレジスタ】２３０に転送する。制御回路がパルス信号ＬＯＲを発生して信号ＣＫの１周期の１／２の期間の後、制御回路１２１６はフリップ・フロップ１２３２の入力端子Ｓをセットするために供給されるパルス信号ＷＲを発生する。この動作は、フリップ・７０ツブ１２３２によりて与えられた信号ＯＦＲの状態を論理１の値に変化させる。

信号ＯＦＲはバスＲ／Ｓを経てＶ　ＲＡ　Ｍ　Ｒ１御ユニット２３８に供給される。信号ＯＦＲからの論理１の値は、ＦＩＦ０２３６に対すルＶ　ＲＡ　Ｍ　ｆｔｊｌ　ｍ　ユニットニ保持されたアドレス値を使用して、またレジスタ１２１８中に保持された３２ビツトのデータ値を使用して、ＶＲＡＭ書込み動作用の要求としてＶ　ＲＡ　Ｍ　１ｌｊｌ　御ユニット２３８によって解釈される。レジスタ１２３０中のバイトマスクはバスＣＡＳＭを経てＶＲＡＭ制御ユニット２３８に供給される。このマスクＶＲＡＭ制御ユニット２３８中で使用されて、ＶＲＡＭ　２１８を、バイトマスク信号ＣＡＳＭに応答するバイト位置をもったレジスタ１２１８中のこれらのバイトのみ、すなわちレジスタ１２２０にロートされたとき制御回路１２１６によって有効であるとしてマークされたこれらのバイトのみを記憶するように動作させる。バイトが有効であるとマークされる方法、ＶＲＡＭ１［ｉｌユニット２３８における信号ＣＡＳＭの使用態様については以下に説明する。

制御回路１２１６がパルス信号ＷＲを発生すると同時に。

ラッチ１２２８中の４個のフリップ・フロップの各々のリセット入力端子Ｒに供給されるパルス信号ＲＭを発生する。この信号はラッチ１２２８中の７リツプ・７０ツブＦＦＯ乃至ＦＦ３をリセットし、各バイト位ＷＢＯないしＢ３の値を無効としてマークする。

上述のように、制御ユニット１２１６は、もし信号ＯＦＲが０であるならば書込み動作を開始させる。制御レジスタ１２１２中の値が変化するとき信号ＯＦＲが論理０であると、ＶＲＡＭ制御ユニット２３８によ）て与えられる信号ＯＦＳが要求されたメモリ書込み動作が行なわれたことを示すまで制御回路１２１６はその初期動作を凍結する。信号ＯＦＳはレジスタ１２１８の出力可動化端子ＯＥに供給され、このレジスタ１２１８をその記憶された値をバスＤＢＵＳに供給するように動作させる。＠号ＯＦＳが論理１をもっている間、レジスタ１２１８のデータ中のデータはＶＲＡ　Ｍ　２１６に転送される。信号ＯＦＳはまたフリップ・フロップ１２３２なリセットし、信号ＯＦＲの値を論理０に変化させる。制御回路１２１６は論理０の値をもった信号ＯＦＲに応答してその正規の動作を再開させる。

電源がビデオ信号プロセッサ２１０に供給された後、誤ったデータか第１の出力ＦＩＦＯの要求によってＶＲＡＭ２１６に書込まれるのを防止するために、フリップ・フロップ１２２８は例えば通常の電源オンリセット回路によりて論理０の初期値をもつように設定される。後述のように、これらのフリップ・７０ツブ中の論理０の値は、レジスタ１２２０からのデータかＶ　ＲＡ　Ｍ　２１６に書込まれるのを防止する。

先の読出し動作からのデータはレジスタ１２２０からレジスタ１２１８に転送され、メモリ読出し動作が行なわれると、ここに述べた代表的なランダム出力動作用のアドレス値が特定される。この動作は上述されている。バイト位置レジスタ１２１０はＢ　ＤＳＴフィールド中の１４の値に応答して、バスＢ　Ｂｕｓの２個のＬＳＢによって伝送された値をロードする。上述のように、この値はレジスタ１２２０のどのバイト位置ＢＯ，Ｂｌ、Ｂ２あるいはＢ３が供給されたデータ値を保持するかを指示する。

制御回路１２１６はＢ　ＤＳＴフィールド中の１４の値に応答してパルス信号ＯＰＣを発生し、バイト位置レジスタがロートされて信号ＣＫの１周期のｌ／２の期間の後、２ビツトカウンタ１２２５の初期値としてバイト位置の値を設定する。この値は信号ＯＣＶとして制御回路１２１６に供給される。パルス信号ＯＰＣの発生と同時に制御回路１２１６はパルス信号ＬＲを発生して、フリップ・フロップ１２３４をセットし、入力レジスタ１２１４中のデータを無効としてマークする。フリップ・フロップ１２３４の出力信号ＩＮＶは制御回路１２１６に供給されて、バスＢ　Ｂｕｓからのデータがレジスタ１２１４にロード可能であることを指示する。

代表的動作シーケンスの次のステップは８ビツトデータ値を出力ＰＩＦ０２３６に供給することである。このステップは、マイクロコード制御語がＢ　ＤＳＴフィールド中の２０の値をもつときに生ずる。ＢＤＳＴフィールド中のこの値は、例えばＡ　Ｌ　Ｕ　２４４によって供給され。

バスＢ　ＢＵＳによって伝送された１６ビツトの値をロードするように１７ジスタ１２１４を設定する。制御レジスタ１２１２中の値は、８ビツトの値がプロセッサされるべきことを指示するので、レジスタ１２１４中の値の８個のＬＳＢ位置の値のみが関連する。ある値がレジスタ１２１４にロードされると、制御回路１２１６はフリップ・７０ツブ１２３４のリセット入力端子に供給されるパルス信号Ｃｏを発生する。この動作によって信号ＩＮＶの状態を論理０に変化させ、入力レジスタ１２１４中に保持された値を有効なものとしてマークする。

入力レジスタ１２１４の８個のＬＳＢ位置は、レジスタ１２２０のビット位置０ −７（バイト位１１ＢＯ）および１６−２３（バイト位置Ｂ２）に直接結合され、また３状慝ゲー）−１２２４を経てレジスタ１２２０のビット位１８−Ｉｓ（バイト位置Ｂｌ）および２４−３１　（バイト位置Ｂ３）に結合される。入力レジスタ１２１４の８個のＭＳＢ位置は３状態ゲート１２２２を通ってレジスタ１２２０のバイト位ＩＢＩおよびＢ３に結合される。３状態ゲート１２２２および１２２４は制御回路１２１６によって発生される各信号ＵＢＥおよびＬＢＥによって制御される。この発明の例においては、レジスタ１２１２中の制御値が出力ＰＩＦ０２３６が８ビツトの値を処理する状態にあることを指示すると、制御信号ＵＢＥは、３状態ゲー）−１２２２の出力ボートのインピーダンスが高インピーダンスを呈するように該３状態ゲート１２２２の動作を設定し、また、制御信号ＬＢＨは、３状態ゲート１２２４がそのデータ入力をその出力ボートに５従ってレジスタ１２２０のバイト位置Ｂ、およびＢ３に供給するように上記３状態ゲート１２２４の動作を制御する。従って、この例では、レジスタ１２１４の８個のＬＳＢ位置はレジスタ１２２０のバイト位置ＢＯ乃至Ｂ３の各々に結合される。

制御回路１２１６はまたＢ　ＤＳＴフィールド中の２０の値に応答する。この値が検出されて信号ＣＫの１周期のｌ／２の期間の後、制御回路１２１６は信号ＬＲＯ，ＬＲ１、ＬＲ２またはＬＲ３のうちの１個のパルス信号を発生し、レジスタ１２１４からの８ビツト値をレジスタ１２２０のバイト位置の１つにロートし、ラッチ１２２８中の各フリップ・フロップＦＦ０１ＦＦＩ、ＦＦ２あるいはＦＦ３をセットすることによって有効データを含むものとして選択されたバイト位置をマークする。同時に、制御回路１２１５はパルス信号ＬＲを発生して、入力レジスタ１２１４に保持されたデータを無効であるとマークする。選択されたレジスタ１２２０中のバイト位置は、カウンタ１２２６によつて発生された信号ＯＣｖによって決定される。この例では、この信号すなわちカウンタ１２２６の出力信号はレジスタ１２１０に保持されたバイト位置の値と同じである。

出力ＰＩＦ０２３６に供給された１バイト・データ値がレジスタ１２２０中のバイト位置の１つを占める。この値は、新しい制御値か前述のようにレジスタ１２１２に供給されるとＶ　ＲＡ　Ｍ　２１６に書込まれる。

上述の例では、出力ＰＩＦＯ２３６に供給された初期制御値は、該ＦＩＦＯ２３６をそのランダムモードて動作するように設定する。上記の動作状態とは違って、シーケンシャルモードが使用されることを制御値が特定するならば、上述の例はバイト転送動作のシーケンスの最初のもののみについて説明することになる。

シーケンシャルモーｌくでは、カウンタ１２２６によって保持された値は信号ＣＣＫのパルスによって増加される。この発明の実施例では、出力ＦＩＦＯ２：１６がそのシーケンシャルモード動作するようにセットされると、制御回路１２１６は、パルス信号ＬＲＯ乃至ＬＲ３の１つを発生すると５個号ＣＣＫを発生する。

シーケンスの第２のバイトかレジスタ１２１４に供給されると、増加した計数値をもった信号ＯＣ■は制御回路１２１６が信号ＬＲＯ１ＬＲＩ、ＬＲ２またはＬＲ３の次のものを発生し、従って、入力バイトをレジスタ１２２０の次のバイト位置ＢＯ，Ｂ１．Ｂ２またはＢ３の各々にロー１くする。カウンタ１２２６は２ビツトカウンタであるのて、該カウンタ１２２６はモジュロ４出力値、すなわち偵Ｏ１ｌ、２．３．０．１・・・・等を発生する。

カウンタ値ＯＣｖか３からＯに増加すると、レジスタ１２２０の最後のバイト位置Ｂ３が充満される。制御回路１２１６はパルス信号ＬＯＲを発生し、１／ジスタ１２２０中のデータをレジスタ１２１８に転送し、またパルス信号ＷＲを発生し、ＶＲＡＭ制御ユニット２３８によってレジスタ１２１８中に保持されたデータ用のＶＲＡＭ書込み動作のスケジュールを作る。信号ＯＣＶか３からＯに変化したとき、信号ＯＦＲが、書込み動作が進行中であることを示す論理ｌの値をもつと、制御回路１２１６は信号ＬＯＲを発生しない、しかし、ＶＲＡＭ制御ユニット２３８によって供給された信号ＯＦＳかフリップ・フロップ１２３２をリセットし、信号ＯＦＲの状態を論理Ｏに変化させるまで、その内部状態を凍結する。

フリップ・フロップ１２３４によフて供給される信号ＩＮ■がレジスタ１２１４中のデータは有効であること（すなわち、未たレジスタ１２２０へ転送されていない）を示している時に、ハスＢ　ＢＵＳからレジスタ１２１４にデータを転送しようとすると、制御回路１２１６はパルス信号ＯＰを送フてフリップ・フロップ１２３３をセットし、このクリップ・フロップ１２３３が生成する信号０ＦＰＡを休止論理２４０に送ることによって１回路２１０を休止状態にする。信号０ＦＰＡは、ＡＮＤゲート１２３５によって信号ＯＦＲと論理的にＡＮＤ処理されて信号ＯＦＦを生成する。この信号ＯＦＦは休止論理２４０を介してＶＲＡＭ制御ユニット２３８に印加される。この信号はそのとき進行中のＶＲＡＭ書込み動作の優先順位を上げる。この書込み動作が完了すると、ＶＲＡＭ￥＃御ユニット２３８は、パルス信号ＯＦＳを発してフリップ・フロップ１２３２なリセットし、信号ＯＦＲとＯＦＦの値を論理０に変える。

信号ＯＦＲの値の論理ｌから論理０への転換に応じて、回路１２１６はパルス信号ＬＯＲを発して、レジスタ１２２０中の値をレジスタ１２１８中にロードし、またラッチ１２２８の値をレジスタ１２３０中にロートする０次に制御回路１２１６はパルス信号ＷＲを発してＶＲＡＭ書込み動作を要求する。信号ＣＫの２分の１周期後、制御回路１２１６はパルス信号ＬＯＲを発し、これがパルス信号ＲＭを発してラッチ１２２８のフリップ拳フロップＦＦ０１ＦＦＩ、ＦＦ２およびＦＦ３をリセットする。動作シーケンス中のこの時点で、出力ＰＩＦ０２３Ｂは次の入力データ・バイトを受取りそれをレジスタ１２２０のバイト位置ＢＯに記憶するように調整される。従って、制御回路１２１６はパルス信号ＬＲＯ中の１つのパルス信号を発生し、ＬＲ３を介して、レジスタ１２１４中に保持されていた値をレジスタ１２２０の対応するバイト位置ＢＯ乃至Ｂ３中にロードする。これと同時に、制御回路１２１５はパルス信号ＬＲを発してフリップ・フロップ１２３４をセットして入力レジスタ１２１４中の値を無効とマークし、信号ＩＮＶを通してフリップ・フロップ１２３コをリセットし処理器２１０をその休止状態から解放する。

出力ＰＩＦＯ２３６の動作のこの最後の変形は１６−ビットのデータ転送である。このモードで、この出力ＦＩＦＯは、バスＢ　Ｂｕｓから１６−ビット値を受取り、それをＶＲＡＭ２１６中にランダムにまたは順次的に書込む。

この出力ＰＩＦＯ２３Ｓは制御レジスタ１２１２中ヘロードされている制御値にによりて１６−ビットのデータ転送モードにされる。出力ＦＩＦＯがこのモードのときは、制御回路１２１６によって供給される信号ＵＢＥは３状態ゲート１２２２を調整して、レジスタ１２１４の８個のＭＳＢ位置にある値をレジスタ１２２０のビット位置ＢｌとＢ３に印加する。信号ＬＢＨは、このモードで、３状態ゲート１２２４がその出力ボートを高インピーダンスとするようにする。

この１６−ビット転送モードでは、レジスタ１２１０中のバイト位置値のＭＳＢはカウンタ１２２６のＬＳＢにロードされ、制御回路１２１６は信号ＯＣＶのＬＳＢのみに応動する。このビットが０でデータ値がレジスタ１２１４中にロードされると、制御回路はパルス信号ＬＲＯ，ＬＲＩおよびＬＲを発して１６−ビット値をレジスタ１２１４から１２２０のバイト位置ＢＯと８１に転送してラッチ１２２８中のフリップ・フロップＦＦＯとＦＦＩをセットし、レジスタ１２１４は無効データを持っているものとしてマークする。また、信号ｏＣｖのＬＳＢが１のときは、制御回路１２１６はパルス信号ＬＲ２、ＬＲ３、およびＬＲを発して１６−ビット値をレジスタ１２２０のビット位置Ｂ２とＢ３に転送して、ラッチ１２２８中のフリップ・フロップＦＦ２とＦＦ３をセットし、レジスタ１２１４は無効データを持フているものとしてマークする。制御回路１２１６は信号ＯＣＶのＬＳＢの値の１か６０への転換に応じて、レジスタ１２２０中に保持されているデータをレジスタ１２１８へ転送しかつＶＲＡＭ書込み動作をスケジュールする。

第１２Ｂ図は、出力ＰＩＦ０２３Ｂを介して行なわれる５つの順次単一バイト・データ転送の相対的タイミングを示すタイミング図である。

この）Ａ明のこの実施例て使用している休止論理２４０は２個のＯＲゲート（図示せず）を持っている。入力信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯＦＰがその第１ゲートに印加され、同ゲートは出力信号ＵＲＥＱを発生する。＠号ＵＲＥＱは、次に説明するようにＶＲＡＭ制御ユニット２３８に印加されて、統計的デコーダ２３０．入力ＦＩＦ０２３２と２３４または出力ＰＩＦ０２３０に７）うち（７）１つが急いでメモリ動作することを要求している旨を示す、信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯＦＦもバスＵＲを介してＶＲＡＭ制御ユニット２３８に供給される。

第２のＯＲゲートに対する入力信号は、語信号５ＤＰＡ、ＩＦＯＰＡ、ＩＦＩＰＡおよび０ＦＰＡとＶＲＡＭ制御ユニット２３８から供給される信号ＶＣＵＰＡである。第２ＯＲゲートの出力信号は信号ＰＡＵＳＥで、前述したようにマイクロコードＲＡＭとシーケンサ回路２２６に印加される。４第１３Ａ図と第１３Ｂ図とはＶＲＡＭ制御回路２３δとして使用するに適した回路を示すブロック図を構成していル、上述したようニ、　Ｖ　ＲＡ　Ｍ　＃Ｊ　ｖ４ユニット２３８は、マイクロコート制御語のＢ　ＤＳＴフィールドに応答する回路を有し、これは統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４および出力ＰＩＦＯ２３６に対するＶＲＡＭ７トレス値を記憶する。更に、ＶＲＡＭ制御ユニット２３８は、表示器用プロセッサ２１８にビクセル値を生成するのに使われるビット・マウプ・アドレスと、ＶＲＡＭ２１６が使用するダイナミック・ランダムアクセス・メモリ回路の内容を周期的に復元（リフレッシュ）するのに使用されるリフレッシュ・アドレスを記憶するための回路を持っている。ＶＲＡＭ制御ユニット２３８は、また、統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４および出力ＦＩＦＯ２３６が発生したメモリ読出し信号とメモリ書込み信号に応答して表示器用プロセッサ２１８に対する要求信号を読出し、圧縮されたビデオ信号２１２の源に対する要求信号を書込み、また内部て発生したリフレッシュ要求信号に応じて種々の要求されたメモリ動作を開始してそれらが適切に完了したことを表示するように働く回路を持っている。

種々のアドレス値を記憶する回路は制御回路１３１０によヮて制御される。この回路１３１０は、クロック信号ＣＫ’、バスＭＣＷによって供給されるマイクロコード制御語のＢ　ＤＳＴフィールド、および下記するようにマルチプレクサ１３７８によって供給される装置選択値、信号源２２２によって供給される垂直フィールド同期信号ｖＳに応動する。制御回路１３１０は、主として、種々の装置に対するアト１／ス値のローディングの制御を行なう。

統計的デコーダ２３０用のアドレス値、たとえばＢＤＳＴフィールドにおいて値３１を有するマイクロコード制御語をロー１くするには、ビデオ信号処理器２１０中の他の回路たとえばＡ　Ｌ　Ｕ　２４４をＢ　ＳＲＣフィールド中のある一つの値を介して制御しくコンディション）て、それがそのアドレス値の８個のＭＳＢをバスＢ　Ｂｕｓに印加されるある値の８個のＬＳＢとして供給するようにする。ＢＤＳＴフィールドの値３１に応じてこの制御回路１３１０は、信号ＧＫ ’の１周期に亙り１対のマルチプレクサ１３１２と１３１６に信号ＳＴＭとして論理ｌの値を印加する。この信号によって、マルチプレクサ１３！２は、バス３　３　Ｕ　３から送られた８ビツト値をレジスタ１３１４の入力ボートに供給するようにされる。信号ＳＴＭが論理ｌの値を持っている間、制御回路１３１０はパルス信号５ＴＨＬを発生し、レジスタ１３１４か自己の入カポ−１−に印加されたその値をロードするようにする。

次の命令サイクルては、そのＢ　ＤＳＴに偵３０を有するマイクロコート制御語によって、制御ユニット１３１Ｏは、信号ＣＫ’の１周期間にわたり論理ｌの値をもった信号ＳＴＭを保持しパルス信号５ＴＬＬを発生するようにされる。これらの信号の組合せによって、マルチプレクサ１３１６はバスＢ　Ｂｕｓの１４Ｍ　Ｓ　Ｂ位置によって伝えられた値を１４ビツト・レジスタ１３１８の入力ボートに供給するように制御され、またレジスタ１３１８はその入力ボートに印加された値を記憶するように制御される。このレジスタ１３１４と１３１８に保持された値は、マルチプレクサ１３５６の入力ボートＯに印加される２２ビツトのアドレス値を形成するように連結される。

入力ＦＩＦＯ２３２と２３４および出力Ｐ　Ｉ　ＦＯ２３６ニ対するアドレス値の記憶動作のシケーンスのタイミングは統計的デコーダ２３０に対するアドレス値の記憶動作のシーケンス・タイミングと同じである。入力ＦＩＦＯ２３２に対するアドレス値の記憶には、制御回路１３１０により供給される信号ＩＦＯＭによって、マルチプレクサ１３２０と１３２４を制御して、アドレス値の８個のＭＳＢと１４個のしＳＢを、それぞれレジスタ１３２２と１３２６に印加させるようにする。レジスタ１３２２と１３２６は、各々その入力ボートに印加された値を５制御回路１３１Ｏによって供給される信号Ｉ　ＦＯＨＬおよびＩ　ＦＯＬＬに応じてロートする。マルチプレクサ１３２０と１３２４、およびレジスタ１３２２と１３２６は、マルチプレクサ１３１２と１３１６およびレジスタ１３１４と１３１８にそれぞれ対応している。信号ＩＦＯＭ、ＩＦＯＨＬおよびＩ　ＦＯＬＬは信号ＳＴＭ、５ＴＨＬおよび５ＴＬＬにそれぞれ対応する。１ＦＯＬＬとＩ　ＦＯＨＬは２２と２３というＢ　ＤＳＴ値によってそれぞれ付活される。この両値は信号ＩＦＯＭを付活する。

マルチプレクサ１３２８と１３３２およびレジスタ１３３０と１３３４は、それぞれマルチプレクサ１３１２と１３１６およびレジスタ１３１４と１３１８と同一構成を持っている。これらのマルチプレクサおよびレジスタは、制御回路１３１０によって供給される信号ＩＦＩＭ、ＩＦＩ）ＩＬおよびＩＨＩＬＬに応動して２２−ビットのアドレス値を入力ＦＩＦＯ２３４にロードする。この値の８個のＭＳＢは、Ｂ　ＤＳＴフィールドの値が２７であれば１／ジスタ１３３０にロードされ、ＢＤＳＴフィールドの値が２６であればレジスタ１３３４にロートされる。

出力ＦＴＦＤ２３５のアドレス値は、制御回路１３１０により発生した信号ＯＦＭ、０ＰＨＬおよび０ＰＬＬに応じて、各マルチプレクサ１３３６と１３４０を介してレジスタ１３３８と１３４２にロードされる。上記の信号は前記の各信号ＳＴＭ、５ＴＨＬおよび５ＴＬＬに対応している。制御回路１３１０は、ＢＤＳＴフィールドが値１４を有するときはパルス信号ＯＦＭと０ＰＬＬを発生してこのアドレス値の１４個のＬＳＢをレジスタ１．３４２にロートし、Ｂ　ＤＳＴフィールドの値が１５のときは、パルス信号ＯＦＭと０ＰＨＬを発生してこのアドレス値の８個のＭＳＢをｌ／ジスタ１３３８中にロードする。各レジスタ対１３２２と１３２６．１３３０と１３３４、および１３３８と１３４２中に保持されている値を連続することによって形成された２２−ピッ１−のアドレス値はマルチプレクサ１３５６の各入力ボートｌ、２．３に印加される。

統計的デコーダ２３０に対するアドレス値をバスする各マルチプレクサ１３１２と１３１６の第２人力ボートは、入力ＦＩ　ＦＯ２３２ト２３４および出力Ｐ　Ｉ　ＦＯ２３６ニ対すルアドレス値をバスする対応マルチプレクサ対の第２人力ボートと同様に、加算器１３９２の出力ボートに結合される。下記するように、この加算器１３９２は増加（インフレメンテラド）アドレス値を供給する。

この増加したアドレス値は、統計的デコーダ２３０．入力ＦＩＦＯ２３２と２３４および出力ＦＸＦ０２３６に対すると同じ様に使用される０次に、統計的デコーダ２３０での使用についてだけ説明する。増加したアドレス値の８個のＭＳＢはマルチプレクサ１３１２の第２人力ボートに印加され、１４債のＬＳＢはマルチプレクサ１３１６のＷＳ２人力ボートに印加される。信号ＳＴＭが論理Ｏの値を持っているときは、マルチプレクサ１３１２と１３１６は、これらの値をアドレス・レジスタ１３１４と１３１８の入カポ・−トにそれぞれバスするように制御される。統計的デコーダ２３０のメモリ読出し動作か進行している間、制御回路１３１０はパルス信号５ＴＨＬと５ＴＬＬを発生してこの増加したアドレス値をレジスタ１３１４と１３１８にロードする。もし、統計的デコーダ２３０が順次モードで動作するようにセットされているか、デコーダ２３０がそのランダム・モードで動作するようにセットされているときもし第２の３２ビツト値をＶ　ＲＡ　Ｍ　２１６が要求すれば、この増加したアドレス値は統計的デコーダ２３０の次のメモリ読出し動作を行なうために使用される。

加算器１３９２の出力ボートは更に２２−ビット・レジスタ１３４６の入力ボートに結合されていて、このレジスタはＶＲＡ　Ｍ　２１６のメモリ・リフレッシュ動作を行なうために使用されるアドレス値を保持する。レジスタ１３４６の出力ボートはマルチプレクサ１３５６の入力ボート５に結合されている。リフレッシュ・アドレス・レジスタ１３４６から供給される値はあるサイクルで変化し、４ミリ秒ごとにＶＲＡ　Ｍ　２１Ｂ中の各行（ロウ）をアドレスする。この発明のこの実施例では、このリフレッシュ動作はＶＲＡＭ制御ユニット２３８の内部にある下記の回路によつて制御される。

この実施例で使用されるＶＲＡＭ制御ユニット２３８に保持されているこの最後のアドレス値はビット・マツプ・アドレスである。このアドレス値は、たとえばＢＤＳ　７　ｆｇがそれぞれ１９と１８である２つの別々のマイクロコード制′ ４Ｅ語に応じて各パルス制御信号ＢＭＨＬとＢＭＬＬを発生することによフて、レジスタ１３４８と１３５０中に書込まれる。このレジスタ１３４８と１３５０中に書込まれたアドレス値は、圧縮されたビデオ信号２１２の信号源により生成された、画像の圧縮表現から、ビデオ信号処理回路２１０により発生されたルミナンス信号ビット・マツプの開始アドレスである０表示器用プロセッサ２１８のデータのアクセスに使用されるこのビット・マツプ・アドレス値はレジスタ１３５４中に保持される。レジスタ１３４８中の８−ビット値とレジスタ１３５０中の１４−ビット値とを連結して得られた２２−ビット・アドレスは、信号源２２２から供給される垂直フィールド同期信号ｖＳのパルスに応じてレジスタ１３５４中にロードされる。正規動作モードでは、ビデオ信号処理器２１０は、信号ｖＳの２パルスごとに１回ずつレジスタ１３４８と１３５０中に新しいビット・マツプ・アドレス値をロードする。従ワて各ビット・マツプは動きのあるビデオ情景を再生するために２回表示される。

レジスタ１３４８と１３５０の内容は次のようにしてレジスタ１３５４に転送される。信号ＶＳのパルスと同時に、制御回路１３１０は信号ＢＭＭの状態を信号ＣＫの一周期中論理ｌに変更する。これによってマルチプレクサ１コ５２は、レジスタ１３４８と１３５０中に保持されているアドレス値をレジスタ１３５４の入力ボートに印加する。信号ＢＭＭが論理ｌ状態にある間に制御回路１３１０はパルス信号ＢＭＬを発してレジスタ１３５４がその入力ボートに供給される値をロードするようにする。レジスタ１３５４に保持されたこの値はマルチプレクサ１３５６の入力ポートロに印加される。

信号ＢＭＭが論理０状態にあるときは、マルチプレクサ１３５２は加算器１３９２から供給された２２−ビットの増加されたアドレス値をレジスタ１３５４の入力ボートに供給するようにされる０表示器用プロセッサ２１８のメモリ読出し動作中、制御回路１３１Ｏはパルス信号ＢＭＬを発し、またこの信号ＢＭＭを論理Ｏ状態に保持して、増加されたビット・マツプ・アドレス値をレジスタ１３５４にロードして、表示器用プロセッサ２１８の次の読出し動作の用意をする。

その時のアドレス値が増加されつつある間に、統計的デコーダ２３０　、　入力Ｆ　Ｉ　ＦＯ２３２ト２３４　、および出力ＦＩＦ０２３６のうちの１つに対する新しいアドレス値のロードを行なおうとすると、　Ｖ　ＲＡ　Ｍ　ｆｌｊＪ　御ユニット２３８中に混乱（コンフリクション）が生ずる可能性がある。この混乱は、新しいアドレス値がロードされ、次に加算器１３９２から供給される増加された以前のアドレス値がその上に書込まれると１発生する。混乱の可能性が検出されると、制御回路１３１０は信号ＶＣＵＰＡの状態を論理ｌに変更し、一方アドレス値は増加されレジスタ対１３１４と１３１８．１３２２と１３２６．１３３０と１３３４または１３３８と１３４２のうちの１つに記憶される。この信号は、休止論理２４０に印加されてプロセッサ２１０を増加されたアドレス値が記憶されてしまうまで休止状態とする。制御回路１３１０は、この混乱の可能性がある場合、すなわち上記レジスタ対の１つにデータを記憶させようとする試みか増加されたアドレス値を記憶させようとする試みと同時に生じたとき、のみプロセッサ２１０を休止させる。

アドレス・ロード動作のタイミング関係を例示するものとして、第１３Ｃ図は、統計的デコーダ２３０に対して最初のアドレス値と増加されたアドレス値かロートされるとき制御回路１３１０によって生成され幾つかの信号のタイミング図を表わしている。

次に述べるように、各装置２３０　、２３２　、２３４および２３６は、正規メモリ要求または緊急メモリ要求を発生することができる。ＶＲＡＭ制御ユニット２３８は、一般にラウントロピンと呼ばれる繰返しシーケンスて各装置の正規メモリ要求信号を処理する。各装置２３０　、２３２　。

２３４および２３６はすべて実質的に同等の優先度を有するものとして取扱われる。

装置２３０　、２３２　、２３４および２３６によって発生した緊急メモリ要求動作は第２のスケジューリング機構によって取扱われる。この第２のスケジューラは、また、リフレッシュ動作、圧縮されたビデオ源２１２からの書込み動作、およびプロセッサ２１８のビット・マツプ読出し動作も取扱う、このスケジューラは成る固定的な優先度計画に従って動作する。ビット・マツプ読出し動作は最高の優先度を有し、以下優先度が順番に低下する形で、リフレッシュ動作、圧縮されたデータ書込み動作、出力ＰＩＦ　Ｏ２３６に対する緊急メモリ書込み動作、入力ＰＩＦＯ２３４と２３２に対する緊急メモリ読出し動作、および統計的デコーダ２３０に対する緊急読出し動作の順に続いている。スケジューリングと上記の諸動作の開始を制御する回路については次に説明する。

上述のようにメモリ要求信号ＯＦＲ，ＩＦＩＲ，ＩＦＯＲおよびＳＤＲはバスＰ／Ｓを介してＶＲＡＭ制御ユニット２３８に印加される。第１３Ａ図と第１３Ｂ図において、それらの信号はバスＲ／Ｓによって伝えられる他の信号から分離されてバレルシフタ１３６ｏに印加される。バレルシフタ１３６０では、４−ビット要求信号が循環シック１３６２、マルチプレクサ１３６４の１入力ボートとに印加される。シフタ１３６２は、この４−ビット要求信号の３個のＭＳＢを１ビット位置だけ下位に向けてシフトし、かっ４−ビット要求信号のＬＳＢを出力信号のＭＳＢ位置にシフトする。シ・フタ１３６２の出力信号はマルチプレクサ１３６４の第２の入力ボートに印加される。マルチプレクサ１３５４によりて供給される信号は循環シフタ１３６６と、マルチプレクサ１３６８の１入力ボートとに供給される。循環シフタ１３６６は、その入力値の２個のＬＳＢと２情のＭＣＢの位置を入換えて、マルチプレクサ１３６８の第２人力ボートに印加する出力値を生成する。マルチプレクサ１３６４と１３６８はレジスタ１３７６から供給される２−ピッ１−信号のそれぞれ下位ビットと上位ビットとにより制御される。値０、工、２；たは３を有するこの信号に応じて、バレルシフタ１３６０は０，１．２または３ビツト位置をそれぞれ下位のビット位置へ循環シフトさせる作用を行なう。

バレルシフタ１３６０から供給される出力信号は４〜ビット優先度デコーダ１３７０に印加される。優先度デコーダ１３７０の出力信号は、その入力ボートに印加された値の最上位の１の値をもつビットのビット位置番号０、ｌ、２または３である。たとえば、４ビツト入力の値が０１０１てあったとすれば優先度デコーダ１３７０の出力値は２になる。それは１の値を有する最上位ビットかビット位置２にあるからである。ｆｌ先度デコーダ１３７０の出力信号はレジスタ１３７２に印加され、このレジスタは制御回路１３１Ｏから供給される信号ＣＣＫに応じて入力ボートに印加された上記の値をロードする。

レジスタ１３７２中に保持された値は２−ビット加算器１３７４の１つの入力ボートに供給される。加算器１３７４の出力ボートは２−ピッ１−・レジスタ１３７６の入力ボートに接続されている。レジスタ１３７６の出力ボートは、バレルシフタ１３６Ｇと加算器１３７４の第２人力ボートとに結合されている。レジスタ１３７６と加算器１３７４とのこの組合せはモジュロ４アキユムレータを構成している。どの時点においてもレジスタ１３７６中に保持されている値は、その時までにレジスタ１３７２によって加算器１３７４に供給された値全部のモジューロ４の累算された和である。１／ジスタ１３７６中に保持された値はメモリ動作が行なわれるべき装置の番号である。０は統計的デコーダ２３０に相出し、１は入力ＦＩＦＯ２３２に、２は入力ＦＩＦＯ２３４に５そして３は出力ＰＩＦ０２３６に対応している。バレルシフタ１３６０の動作により、この選ばれた装置に対するメモリ要求値か優先度デコーダ１３７ｏに対する入力値のＬＳＢ位置ヘシフトされ、次のメモリ動作てはこの装置が最低優先度で選ばれるようにする。

バレルシフタ１３６０．優先度デコーダ１３７０、レジスタ１３７２と１３７６、および加算器１３７４を含んでいるこの回路はスケジューラであって、装置２３０　、２３２．２３４および２３６の発生するメモリ要求が確実に実質的に同等の優先度で処理されるようにする。

レジスタ１３７５の出力信号はＭＳＢ位置に論理０を連続することによりて３ビツトに引伸ばされている。この３−ビット信号はマルチプレクサ１３７８の１つの入力ボートに印加される。マルチプレクサ１３７８の２番目の入力ボートは、緊急要求、リフレッシュ要求、圧縮されたデータ書込み要求およびビット・マツプ読出し要求を堆扱うスケジューラの出力信号を受入れるように、結合されている。統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４および出力ＦＩＦＯ２３６に対する緊急メモリ要求は各信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯＦＦによって伝達される。これらの信号は、優先度デコーダ１３８０の入力ボートのビット位置０、ｌ、２および３にそれぞれ印加される。ビット・マツプ読出し要求信号は信号源２２０から供給される水平線同期信号Ｈ３である。この信号は優先度デコーダ１３８０の入力ボートのビット位Ｎ６に印加される。リフ１／ツシュ要求値号はカウンタ１３８２によって発生される。このカウンタ１コ８２は４１通の７−ピッドラ・ンチング・カウンタである。このカウンタは、信号ＣＫのパルスを１２８個カウントして、その論理工の伯をもつ１ビット出力値号ＲＦを、コノカウンタがリセットされるまでラッチする。この発明の実施例では、信号ＲＦは優先度デコーダ１３８０の入力ボートのビット位Ｍ５に印加される。カウンタ１３８２のリセット入力端子ＶＲＡＭ信号発生器１３８８から供給される信号ＲＦＳに結合されている。この信号はリフレッシュ動作の続りに発生器１３８８によりパルスとして送り出されてカウンタ１３８２をリセットする。

圧縮されたデータ読出し要求信号ＣＶＲは、前述のように、圧縮されたビデオの信号源２１２によってＶＲＡＭ制御ユニット２３８に印加されるゆこの信号は優先度デコーダ１３８０の入力ボートのビット位置４に結合される。

優先度デコーダ１コ８０の出力ボートはレジスタ１３８４の入力ボートに結合されている。レジスタ１３８４は制御回路１３１０から供給される信号ＣＣＫ’のパルスに応動して、その入力ボートに印加された値をロードするように制御されている。レジスタ１３８４の３−ビット出力信号はマルチプレクサ１３７８の第２の入力ボートに供給される。

マルチプレクサ１３７８はＯＲゲート１３８Ｂによって発生した信号によって制御される。この信号は、休止論理２４０により発生した信号ＵＲＥＱ、および信号ＨＳ、ＣＶＲ，ＲＦの論理的ＯＲである。ＯＲゲー）　１３８６の出力信号は、優先度デコーダ１３８０への入力信号の１つまたはそれ以上のものか論理ｌであるときのみ、論理ｌである。

マルチプレクサ１３７８は、その制御入力信号か論理０のとき、レジスタ１３７６から供給された３−ビット値をバスさせその他の場合にはレジスタ１３８４から供給された３−ビット値をバスさせるように、調整されている。マルチプレクサ１３７８でバスされた値は、マルチプレクサ１３５６に印加され６個のアドレス値のうちのどれをＶ　ＲＡ　Ｍ　２１６のアドレス入力ボートとバンク選択論理に、および加算器１３９２の第１入力ボートに印加すべきかを、表わす、マルチプレクサ１コア８から供給される値はＲＯＭ　１３９０にも印加され、このＲＯＭは増分値を加算器１３９２の第２人力ボートに供給する。ＲＯＭ１３９０は、たとえば、統計的デコーダ２３０、入力ＦＩＦＯ２３２または２３４．或いは出力ＰＩＦ　０２３６によりメモリ動作が行なわれるときは増分値１をメモリ動作がビット・マツプ読出し動作であれば増分値６４を、メモリ動作がリフレッシュ動作であれば増分値２５６を供給するように、プログラムされている。前述のように、制御回路１３１Ｏはマルチプレクサ１３７８から供給される３−ビット値に応動して、適当なレジスタに対するロード信号を付活して、増加されたアドレス値をメモリ・サイクル中にレジスタ中にロードする。

ＶＲＡＭ信号発生器１３８８は、マルチプレクサ１３７８により供給される３− ビット信号に応じて、ランダム読出しまたは書込み動作、直列読出し動作またはリフレッシュ動作を行なうようにＶ　ＲＡ　Ｍ　２１６に対する制御信号な発生し、またメモリ動作か完了すれば、適切なストローブ信号をパルス状に発生する。このＶＲＡＭ信号発生器は出力ＦＩＦＯ２］６から供給される４−ビット信号ＣＡＳＭを受取るように結合されている。この信号は、メモリ書込み動作中、列（コラム）アドレス・ストローブ信号ＣＡＳＯ，ＣＡＳ１．ＣＡＳ２およびＣＡＳ３を選択的に非可動化するために使用されるもので、上記列アドレス・ストローブ信号はその１つがＶ　ＲＡ　Ｍ　２１６内のメモリ集積回路の８列の４対に印加される。前述のように、この実施例で使用されているＶ　ＲＡ　Ｍ　２１６は、８列１６行のマトリクスの集積回路として構成されている。各集積回路は４ビツトのデータを受取りまたは供給する。メモリの８列のすべてから供給される３２ビツトを８−ビット値に分割するために、上記の列は対をなすようにされ、列アドレス・ストローブ信号ＣＡＳＯ，ＣＡＳ１．ＣＡＳ２およびＣＡＳ３のそれぞれ異なるｌフが４つの列対のそれぞれに印加される。参考資料としてここに引用するＮＥＣエレクトロニクス社発行の１９８５年「メモリ製品データブックＪ３−４５乃至３−５４頁に記載されているように、＃ＬＰ　Ｄ　４１２６４集積回路に対するメモリ書込み動作に関して列アドレス・ストローブが動作状態にされなければ、アドレスされたメモリセルにデータは書込まれない、従つて、もし信号ＣＡＳＭの４ビツトのうちの何れかが論理０であれば、信号発生器１３８８は対応するＣＡＳ信号を非可動化し、バスＤ　Ｂｕｓの対応するバイト位置のデータはＶＲＡＭ２１６中に書込まれず、アドレスされた３２−ビット語中の上記バイト位置に前からあった内容は損なわれずに残つている。

ＶＲＡＭ信号発生器１３８８は５行なわれるメモリ動作のＳＯ，ＣＡＳＩ、ＣＡＳ２およびＣＡＳ３と行アドレス・ストローブ信号ＲＡＳ、書込み可動化信号■ １、出力可動化信号ＯＥ、直列制御信号ＳＣおよび直列出力可動化信号ＳＯＥと同様に生成する。これらの信号のタイミング図は上掲のメモリ製品データブックの引用部に記載されている。

ＶＲＡＭ信号発生器１３８８Ｇ：ｔ、　ＶＲＡＭ２１Ｇを構成する個々の集積回路を制御する信号を発生するだけでなく、統計的デコーダ２３０、入力ＦＩＦＯ２コ２　、２３４　、出力ＦＩＦＯ２３６およびリフレッシュ・カウンタ１３８２に対して要求を受けたメモリ動作は遂行されたことをそれぞれ知らせるストローブ信号ＳＤＳ、ＩＦＯＳ、ＩＦＩＯ，ＯＦＳおよびＲＥＳを供給する。これらの信号はメモリサイクルの終りに発生する。前述した刊行物「メモリ製品データブック」の引用部に開示されているタイミング図および既述の説明から、この分野の技術者はＶＲＡＭ信号発生器１３８８として使用するに適した回路を、容易に設計し製造することが可能であろう。

ＶＲＡＭ信号発生器は、更に、マルチプレクサ１３７８から供給される信号の値４に応じてその制御出力端子に高インピーダンスを与える。この高インピーダンス状態によって合成ビデオ信号源２１２は、Ｖ　ＲＡ　Ｍ　２１６のメモリ書込み動作を制御することができる。この発明のこの実施例では、マルチプレクサ１３７８から供給される４の値は、マルチプレクサ１３５６に結合されたデコーダ１３５５によりてデコートされる。デコーダ１３５５に供給された４の値はこのデコーダを制御して論理ｌの値をマルチプレクサ１コア６の入力端子ＥＮに印加させるようにする。この信号によって、マルチプレクサ１３５６はＶＲＡＭ２１６のアドレス入力ボートに高インピーダンスを与えるようにされる。この高インピーダンスにより圧縮されたビデオ信号源２１２は可動化されて、ＶＲＡＭ２１６のアドレス入力ボートを１メモリサイクルの量制御する。

各ＶＲＡＭメモリサイクルは信号ＣＫ’の４周期の間にわたっている。制御回路１３１Ｏは、この信号ＣＫ’を使ヮて信号ＣＣＫ’を発生する。この信号ＣＣＫ ’　、ＶＲＡＭメモリサイクルより信号ＣＫ’の１周期の２分の１だけ進んでいる。信号ＣＣＫの前縁から信号ＣＫ’の１周期後、すなわちＶＲＡＭメモリサイクルの開始点で、スケジューリング回路はスケジュールされているメモリ動作の中から成るメモリ動作を選択しており、かつどの動作が選択されているかを示す値がマルチプレクサ１３７８の出力ボートから取出せる。

この選択された値は、マルチプレクサ１３５６を制御して選ばれたレジスタ中のアドレスまたは高インピーダンスをＶ　ＲＡ　Ｍ　２１６のアドレス入力端子とバンク選択論理に印加させ、またＶＲＡＭ信号発生器１３８８を制御して、もし水平線同期信号Ｈ３，カウンタ１３８２、出力ＦＩＦＯ２３２によって或いは統計的デコーダ２３０．入力ＦＩＦＯ２３２または入力ＦＩＦＯ２３４のうちの１つによって選択されたメモリ要求が発生すると、直列読出し動作リフレッシュ動作、ランダム書込み動作またはランダム読出し動作をそれぞれ行なうための信号を発生させる。メモリサイクルの終りよりも信号ＣＫ’の１周期分前に、ＶＲＡＭ信号発生器１３８８は適当なパルス信号ＲＥＳ、ＯＦＳ、ＳＤＳ、ＩＦＯＳまたはＩＦＩＳを送り出して、要求されたメモリ動作は実行されてことを示す。

ＶＲＡＭ制御ユニットは、圧縮されたビデオ信号の信号１ｉ［２１２が周期的にＶＲＡＭメモリサイクルを使用して圧縮されたビデオデータなＶ　ＲＡ　Ｍ　２１６にロートするので、すべてのＶＲＡＭメモリサイクルを使用するとは限らない、ＶＲＡＭ２１６の使用に関する蔑合の可能性は、Ｘ急メモリ要求を取扱うスケジューリング回路によって解決される。

圧縮されたビデオの信号１［２１２は、Ｖ　ＲＡ　Ｍ　２１［ｉ中に記憶すべき３２−ビットの値を持ワているときは、信号ＣＶＲの状態を論理ｌに変える。信号ＣＶＲは優先度デコーダ１３８０のビット位ｉ！４人カボートに印加される。

スケジューリング回路がこの形式の要求を取扱うときは、４の値を、ＶＲＡＭ信号発生器１３９８、制御回路１３１０、およびマルチプレクサ１３５６に結合されているデコーダ１３５５に供給する。この値は、信号発生器１３８８とマルチプレクサ１３５６を制御して、それらの出力端子の高インピーダンスを呈するようにする。この両出力端子はバスＡＤ／ＣＴＬを介してＶ　ＲＡ　Ｍ　２１６に結合されている。更に、この４という値は、制御回路１３１Ｏを制御して圧縮されたビデオ信号源２１２に信号ＧＲＡＮＴとして論理１の値を供給する。この信号は、信号源２１２内のアドレスおよび制御回路を可動化して、メモリ書込み動作の信号を発生させ、信号源２１２からＶＲＡＭ２１６中にデータを記憶させる。

ＶＲＡＭ信号発生器１３８８を、スケジューラから供給された値をランダム読出し、ランダム書込み、直列読出しまたはリフレッシュ動作を行なうべきかを表わす信号に変換する第１の回路と、この様な信号からＶＲＡＭ集積回路に供給する実際の信号を生成する第２の回路との２つの別々の回路に区分することが考えられている。第１の回路はＶＲＡＭ制御ユニット２３８の一部になり、従って処理器楽積回路２１０の内部にあることになろう、しかし第２の回路は回路２１０の外部に形成されて、圧縮されたビデオの信号源２１２と共有することになろう。

ここで説明するこの発明の実施例は、ルミナンス・ビット・マツプのアドレスを記憶するために１対のビット・マツプ・アドレス・レジスタを持っているが、カラー・ビデオ信号を処理するこの発明の実施例として２つの色差信号ビット・マツプのアドレスを記憶するために２個の付加ビット・マツプ・レジスタを持つ形にすることも考えられる。更に、すべてのビット・マツプ・アドレス・レジスタに対する最初のビット・マツプ・アドレス値を、ビデオ信号プロセッサ２１０が停止状態にある間マイクロプロセッサ２２４に記憶しておくようにすることも考えられる。

以上はビデオ信号プロセッサ２１０の回路に関する詳細な説明である。次にこのプロセッサを使用して、圧縮されたビデオ信号をデコード（すなわち引伸ばし）する方法を説明する。

第１図に関連して上述したように２このプロセッサにより再構成される画像は、絶対または相対的双線形多項式（Ａつ十Ｂ、＋Ｃ）の形で、またＤＰＣＭエンコード技法を使って個々にコート化されたピクセルとして、矩形領域（以下、セルという）を表わす記録（レコード）にコード化されている。第１図に示された記録フォーマットは概念的には有効なものであるが、好ましいコードされたデータの配列が第１４図に示されている。このデータは、５ワの部分すなわち各セルに割当てられるデータを含んでいる“セルテーブル”、統計的にコード化されたデータの別々のブロック（以下、“データ”という）、双線形多項式を作るために使用されるテーブル（以下、スロープ・リストという）ＤＰＣＭコード化データをデコードするために使用するテーブル（以下、テーブルＤという）との対をなす２テーブル、およびその時表示されている画像のビット・マツプ、で構成されている。統計的にコード化されたデータセグメントはその統計的デコーダ２３０を使ってプロセッサ２１０で読出し得るように１個々別々のものである。セルテーブル、データ値、スロープ・リスト、テーブルＤおよびビット・マツプはすべてＶ　ＲＡ　Ｍ　２１６中に記憶される。更に、デコート動作の進行につれて、新しいすなわちその時々のビット・マツプが生成され、それは次に表示すべき画像を表わしているやセルテーブルは、各セルごとに、数としてコード化された（たとえば、１＝絶対、２＝相対的、３＝ＤＰＣＭ）その形式Ｔ、その左上隅におけるビクセル値のビット・マツプ中の座標値ｃｘ　ｐｏｓ、ｙ　ｐｏｓ）、およびその寸法（Ｈ，Ｗ）を含んでいる。そのセルが相対的セルか絶対セルであれば、多項式の係数Ａ、ＢおよびＣに関する情報も与えられる。もしそのセルが相対的セルであれば、その時のセル中のビクセル値の、その時表示されている画像のビット・マツプ中のセルの対応するビクセル値に対する偏差値ΔＸとΔＹが与えられる。デコーディングを簡単化するために、記録は長さが一定であるもの（記録昌り１０個の１６ −ビット・ワー１＜）とする、デ・−夕が１０ワードより少ない記録（ＤＰＣＭのような）は１０ワードに付加（水増し的に）される。

多項式Ａつ十Ｂ、＋Ｃ中のスロープ項を表わす係数ＡとＢは特殊な形にコード化される。セルテーブルは実際のＡ、Ｂの値を含む代りに、そのスロープ・リスト中にインデクス値を含んでいる。このスロープ・リストは各画像と共に（或いは、各画像のシーケンスと共に）デコーダに伝達される。スロープ・リストに関するこの理由は、デコード作用の効率を改善するため、次に述べるようにデコーダがスロープテーブルを利用できるようにするためである。

圧縮された画像全体をデコードするに使用するマイクロコードは、一般にプロセッサの利用可能なマイクロコードＲＡ　Ｍ　３１０にフィツトしないであろうから、デコーディング動作は幾つかの“バス”に分けられる。その第１のバスはすべての絶対セルをデコードし、続いて相対的セル用の他のバスおよびＤＰＣＭセル用の別のバスがある。このプロセスは第１５図に概要が示されており、すなわち、スイッチ１５１Ｏの順次選択作用によつて３回呼出される同一のプロセス１５２０　（特定形式のセル全部をデコートするため）で、構成されている。

プロセス１５２０の詳細は第１６図に示されている。最初、統計的デコーダ２３０と入力ＦＩＦＯ２３２はステップ１６１０と１６２０で、統計的にコード化されたデータとセルテーブルとをそれぞれ含むＶＲＡＭのセグメントをアドレスするように始動される。ステップ１６３０ではセルテーブルの記録から値Ｔを読出す、この値Ｔはセル形式を特定する。ステップ１６４０ては値Ｔを特別の“テーブルの終り”の値と比較する。この“テーブルの終り”のフラッグとしては通常は０が使用され、比較動作が迅速に行なわれるようにされる。もし、テーブルの終りに達しない場合には、この値Ｔを処理されるセルの形式と比較する（ステップ１６５０）　、もしこのコードがそのとき処理されている形式であれば、記録がデコートされ（ステップ１６６０）、そうでない場合にはその記録はスキップされる（ステップ１６７０）　。

次にセルのデコーディング・プロセスについて詳しく説明する。初めに、絶対および相対的セルのデコードを効率的の行なうためのこのプロセスのキー要素がある“スロープ・テーブル”の概念を紹介して説明することが必要である。

“スロープ・テーブル”の概念は第１７Ａ図と第１７Ｂ図に例示されている。第１７Ａ図は双線形多項式関数Ａ、＋Ｂ、＋ｃでフィルされる矩形領域を表わしている。この様な双線形関数は、この関数からの値で直接フィルされる絶対セルと、この関数によって与えられる値をそのときより前のビデオ画像のセルからのピクセル値に加算する相対的セルとの双方に使用されるものであることを、想起されたい、スロープ・テーブルは絶対および相対的セルの双方に対して同一のものである。

関数Ｐ（ｘ、ｙ）ｗＡ、＋Ｂ、＋Ｃの値は、第１行の値ＰＯ，Ｐｉ、Ｐ２等として、および第２行ｐｏ’、ｐｉ’、Ｐ２′等として示されている。この関数の値を即時計算しようとする２つの問題が生じる。第１の問題は２つの乗算（八つとＢ、）か必要なことである。もし係数（Ａ。

Ｂ、Ｃ）がすべて整数であれば１周知の増分加算法によってこの問題は解決することができる。これは、Ｐ（ｘ＋１．ｙ）　＝　Ｐ　（ｘ、ｙ）　＋　Ａという事実、すなわち、セル内の１つの水平線内の相連続するピクセルの値は累算器に値Ａを順次加算することによって計算できるということを利用している。しかし、この発明の場合には、係数Ｃの値は常に整数であるが、ＡとＢの値はそうではない。

その理由は、画像のルミナンス値の空間的変化は通常ｌピクセル当り１グレーレベルよりも小さいからである。

それで２本実、Ａ、Ｂは小数部をもっているたけてなく、普通は絶対値ｌよりも小さい、また、２つのピクセル値は１命令サイクル中に計算されるから、これらのピクセル値の計算に飽和を伴う２重加算動作（デュアル・アット・クイズ・サチュレート・オパレーション）を使用することも望ましい、しかし、この飽和を伴う２重加算動作は整数の加算だけに適用できるもので、小数のスロープ値を累算することはできない。

この第２の問題を解決するために、“スロープ・リスト”と“スロープ・テーブル”を使用する。スロープ・リストは、処理される全画像に対して排他的なスロープ値として使用される、ＡとＢの特定値（１７２５６の精度で特定されている）の小さなセットである。換言すれば、その画像内で自然に発生するＡとＢの値のそれぞれは、このスロープ・リスト中の１つの値で近似される。

次に、このスロープ・リスト中て見られるＡの特定値に対する関数Ｐ　（ｘ、ｙ）を評価した結果を示す第１７Ａ図について考察する。差の値ＤＯ１ＤＩ、Ｄ２．Ｄ３等は、１つの中間ピクセル値を介して隔てられたビクセル値相互間の差の整数部として計算されている。たとえば、Ｄ２はＰ２−ＰＯの値の整数部に等しく、Ｄ３はＰ３−ＰＩの整数部に等しく、以下同様という具合になっている。

最初の差の値ＤＯとＤｌの対は実際のピクセル値ＰＯとＰｌから値ＰＯををそれぞれ韮引いて得たものであることに注意された。

この差の値の組は、多項式中のＡの値にのみ依存するものであるから、スロープ・リスト内のＡの各個に対して差の値を算出することができる。与えられたスロープ・リストについてその様なすべてのテーブルの組を″Ｘスロープ・テーブル ”と名付ける。特定のスロープ・リストが与えられると、整数の値を含むスロープ・テーブルは、非常に少なくなり即時デコーディング・コストで完全に予め算出されたＶＲＡＭ２１６中に記憶することかできる。

この図にはピクセルが対をなして示されているが、それは第４Ｂ図を参照して前述したデコーディング・プロセッサ中でデコーディング・プロセスに飽和を伴う２重加算ＡＬＵ動作を使用するからである。この図に示されている値はすべて８ −ビット値であり、各個の対は１つの１６−ビット・ワードにパックされている。このＸスロープ・テーブルを利用できるものとすれば、関数Ｐ　（ｘ、ｙ）の値は、たとえば次の様な単一のＡＬＵ演算で計算することができる。

（Ｐ４、Ｐ５）−（Ｐ２、Ｐ３）＋）（Ｄ４、Ｄ５）ここに、＋〕は飽和を伴う２重加算動作を表わしている。初めに、累加レジスタに対をなす８−ビット値（ＰＯｌＰＯ）をロードし、順次スロープ・テーブルからの対をなす値を加算することによって、各ビクセル値の対に対して１回だけのＡＬＵ動作を使ってＰ　（ｘ、ｙ）値の正確な再構成を行なうことができる。

上記の方法はｌ走査線上の値を発生するだけである。

次の走査線を発生させるには値（ＰＯ′、ＰＯ′）が必要となる。それは、次の計算で得られる。

（ＰＯ′、ＰＯ’）＝　（ＰＯ，ＰＯ）＋）（ＱＯｌＱＯ）ここに、（ＱＯｌＱＯ）は、Ｘスロープ・テーブルから類推できるがそれとは異なる構成をもつ“Ｙスロープ・テーブル”からの値である。第１７Ａ図に示されるようにＹスロープ・テーブルでは、関ａＰ　（ｘ、ｙ）の垂直方向に隣接する値を減算してそのスロープ・テーブル値を得ている。この点が、１つの中間ビクセルで隔てられている値同士が減算されるＸスロープ・テーブルと違う点である。また、Ｙスロープ・テーブルでは、２つの８−ビット・ソートの両半部に同一値が重複している。

要約すると、ビデオ信号プロセッサ２１０は、圧縮されたビデオ・データの一部としてそのときの画像に使用されるスロープのリストを含んているスロープ・リストを受入れる。プロセッサ２１０は次に、絶対または相対的セルをデコーディングするに先立ワて、スロープ・リスト中の各スロープに１個のベクトル・エントリーをもってＸとＹの両スロープ・テーブルを構成する。これらのスロープ・テーブルはＶ　ＲＡ　Ｍ　２１６中の予め定められた位置に記憶される。スロープ・テーブルはスロープ・リストにではなくセル・テーブルにコード化することも考えられるが、スロープ・リストの方がよりコンパクトであるからコード化効率の面で有効である。

スロープ・リストとＸおよびＹスロープ・テーブルの概念がｍ１７Ｂ図の例に示されている。上述のように５ＸとＹスロープ・テーブルはそれぞれスロープ・リスト中のどのスロープ値に対してもエントリーを持っている。

エントリーは、Ｘスロープ魯エントリーについては１つおきのピクセル値相互間の差に相当する一連の値で、またＹスロープ・エントリーについては隣接ビクセル値相互間の差に相当する一連の値で構成されている。下記の例では、スロープ・リスト中の項目（アイテム）６に対するＸスロープ・テーブル・エントリー、　１．２５とスロープ・リスト中の項目１０に対するＹスロープ・テーブル・エントリー、　２．２５とが発生される。

Ｘスロープ・テーブル・エントリーは、１６−ビットのスロープ値を前の和に繰返し加算することによってランニング和を累加することにより発生させられる。

各加算動作の後、累加された和の整数部（すなわち、８個のＭＳＢ）が記憶される。このＸスロープ・テーブル・エントリーはこの記憶された値の１つおきのものの差をとることによって生成される。これらの値は選ばれたスロープ値に対するＸスロープ・テーブル・エントリーとして記憶される。Ｘスロープ・テーブル・エントリーを発生するアルゴリズムは、中間の介在値によって隔てられている値相互間の差を記憶する。その理由はＸスロープ・テーブル・エントリーから絶対または相対的セルを再構成するのに飽和を伴なう２重加算動作を使用するからである。この動作は並列的に２つの加算を行なうので、絶対または相対的セルを再構成するためのアルゴリズムは、サンプルの１つおきのものの各相を別々に累加する。このＸスロープ・テーブル・エントリーはこの２重累加動作が正しく効率的に行なわれるように配列される。

Ｙスロープ・テーブル・エントリーを発生させるには１選ばれたスロープ値を上記と同様に累加しその累加和の整数部を記憶する。しかし、Ｙスロープ・テーブル・エントリー中に記憶される差の値は、記憶サンプルの隣接するもの同士から生成される。

第１８図は、プロセッサが絶対セルのデコードを実行する動作のシーケンスを示している。最初のステップ１８１０は、デコーディング・プロセスの残余の期間中、より効率良くアクセスするために、入力ＦＩＦＯＺ３２を使ってセル・テーブルからデータＲＡ　Ｍ　２２８へ値を転送することである。ステップ１８１２は、値Ａに相当するＸスロープ・テーブル・エントリーを、入力ＦＩＦＯ２３４を使ってセル・テーブル・エントリーからデータＲＡ　Ｍ　２２８へ転送することである。これは、セル・テーブル・エントリーを、下記するプロセスの“インチ・ループ中の急速アクセスに利用てきるように行なわれる。ステップ１８１４は出力ＦＩＦＯ２：１６を、そのセルの開始点に相当するその時の画像ビット・マツプ中のアＩくレスに対して初期化する。ステップ１８１６は入力ＦＩＦＯ２３４をＹスロープ・テーブル中の第１エントリーに対する点に初期化する。

次のステップ１８１８では、たとえばデータ・パス２４２中のＲ３（記号的に“ 値”という）レジスタを値（Ｃ，Ｃ）に、すなわちセル・テーブル記録から得られ上位８ビット位置と下位８ビット位置の双方に一定値Ｃをもつ１６−ビット・ワードに、初期化する。ステップ１８２０では５他のレジスタたとえばｙカウントと呼ぶレジスタＲ２をセル・テーブル・エントリーからの値Ｈに初期化する。

ステップエ８２２は、プロセス中の“アウタ・ループ（ＯＵ−ｔｅｒ　１ｏｏｐ）、すなわち処理されるセルの各走査線に対して１回行なわれるループ、を始める。先ず（ステップ１８２２）　、データＲＡ　Ｍ　２２８中のポインタ・レジスタの１個たとえばＤＲ２を、既にステップ１８１２てデータＲＡＭ２２８中に転送されている、Ｘスロープ・テーブル中の第１エントリーに対する点に初期化する。ステップ１８２４では、データ・バス回路２４２のループ・カウンタ５１４（記号的にはｃｎｔ　’という）を値Ｗ／２に初期化する。これは、セルの各水平線に対して発生されるビクセル値対の数である。約束として、このコード化システムは１線当り偶数個のビクセルを有するセルを発生するだけとする。従って、Ｗは常に偶数である。ステップ１８２６はレジスタ“値”中にある値をＡ　Ｌ　Ｕ　２４４の出力レジスタ４１６にパスさせ、これはスロープ・テーブルの説明で前述したように出力ビクセル値を累加するのに使用されるものである。ステップ１８２８はこのプロセスの１インナ・ループ”であつて、詳細に下記するが、セル線の水平線上における各ビクセル対に対して１回行なわれる。そのセルに対してビクセル・データの１水平線の処理の後、次のステップ１８３０では、 “値”にＹスロープ・テーブル値を加算する。これは第１７Ａ図に関連して前述したように。

計算　値＝値＋）（ＱＯ，ＱＯ）と等価である。ステップ１８３２は、出力ＰＩＦＯ２３６をセル中の次の水平線の開始ビクセル・アドレスに再初期化し、ステップ１８３４は°ｙカウント′の値を減少させる。テスト１８３６は、゛ｙカウント°が０に到達したか、ステップ１８２２ヘループバツクしたか（もし上記が０に到達しなければ）或いはループを出た（０に到達して）か、どうかをチェックする。これで、１つの絶対セルの処理が完了する。

第１９図は第１８図のプロセスのインナ・ループ１８２８を実際のマイクロコード制御ワードまたは命令の形で示している。インナ・ループ１８２８は、ループ・カウンタ５１４の制御下て交互に実行される２つの命令から成っている。

ここに掲示されている命令アドレスは例示目的だけのものであるが、下記するように１条件付きのブランチ動作がマイクロコードＲＡＭとシーケンシング回路２２６によって行なわれるやり方のために、それらの番号は完全には任意的なものではない。

第１の命令（１）は、計算ＡＬＵ＝ＡＬＵ＋）”　ＤＲ２＋十を行なう、ここに、記号”ＤＲ２◆＋はテーブル４に関連して前述した通りである。この計算は、Ｘスロープ・テーブル・エントリーからの１対の値をＡＬＵ出力レジスタ４１６（双線形関数値の累算器として使用されている）に加算し、またデータＲＡ　Ｍ　２２８のポインタ・レジスタＤＲ２をスロープ・テーブル中の次の対をなす値に対する点に自動増加させる。この命令は、また、ループ・カウンタな減少させ、次でマイクロコードＲＡＭとシーケンシング回路２２６を次のマイクロコート制御ワードである命令２をロードするような条件付けも行なう、命令２は、回路２１０を制御してＡＬＬＩ出力レジスタ４１６中の値を出力ＰＩＦ０２３６を通して送るようにし、こうしてＶＲＡＭ中に２つのビクセル値を書込む、この命令に関して、ループ・カウンタ０条件を使用して条件付きブランチがセットされる。もしこの条件が誤りであれば、制御は命令エヘバスしてループが継続する。水平線のビクセル・データが完了すると、ループ・カウンタは０になり、その条件は真であり、マイクロコード・シーケンサはアドレスのＬＳＢを強制的にＯにするようにさせられる。これによって、命令０へのジャンプが起こり、従ヮてインナ・ループから出口へ出て行く。

これは２命令ループであり、かつループを一周するごとに２個のビクセル値が発生されるので、このインナ・ループはｌビクセル値当りｌ命令の速度で実行される。

−例として、命令サイクル時間が８０ｎｓで画像が２５６×２４０ビクセルを有しプロセッサ２１０に休止状態が無いものとすれば、このインナ・ループの可能最大実行時間（すなわち画像が１絶対セルで表わされるとすれば）０．３フィールド期間（約１／ＺＯＯ秒）である、アウタ（外部）ループのような、このシステムの上記とは別のプロセスおよび第１６図の処理には更にデコード時間か加わる。また、画像は通常は完全に一つの形のセルで構成されているものでないことを想起されたい、相対的およびＤＰＣＭセルではデコードするのに絶対セルの場合よりも長い時間を要することか理解されよう、しかし、この様な因子があフても、通常は２フィールド期間未満て画像をデコードすることができる。２フィールド期間というデコート時間は所望のＴＶフレーム率３０分の１秒に相当することに注意されたい。

第２０図は、プロセッサ２１０が相対的セルのデコードな実行する動作のシーケンスを示している。多くのステップは絶対セルのデコーディング・プロセスにおけるステップと同様なものであるか、幾フかの重要な相違点がある。この相対的セルのデコーディング・プロセスでは。

双線形多項式Ａ、＋Ｂ、＋Ｃの値を発生させることの他に、この関数の値を前の画像ビット・マツプの矩形領域から得られるビクセル値に加算する。こうして得た和は、次にその時の画像ビット・マツプに書込まれる。更に、このビクセル値は、前の画像のビット・マツプから直接取出されるのではなく、ビクセル補間器２４６を使ってそれらのビクセル群から補間することにより得られる。

ビクセル補間器２４６は、バイブライン構成であるから、その出力値は入力値に対し遅延する。この時間的遅延は、その時のおよびそれより前の画像セル中のビクセルを通して行なわれる走査動作を複雑なものとする。その理由は入力および出力ＦＩＦＯの歩調が揃っていないからである。この問題は、インチ・ループを２つの同じ命令グループに分割することによりて解決される。Ｗ／２回実行きれる１つのインナ・ループ（絶対デコーディングの場合のように）の代りに、Ｎ１回実行されるものとＮ２回実行されるもの（但し、Ｎ１＋Ｎ２＝Ｗ／２）との２１のインナ・ループがある。この値ＮＺとＮ２は次のように予め計算される。すなわち、第１のインナ・ループの後入力ＦＩＦＯ２３２が前の画像ビット・マツプにおける連続する次の水平線中の開始ビクセル位置に対する点に進められるように、および第２のインチ・ループの後出力ＰＩＦ０２３６がその時の画像ビット・マツプにおけるその時のセルの連続する次の水平線の開始ビクセル位置に対する点へ進められ得るように、計算される。

最後に、第９図について論議したように、２本のビクセル・データ走査線が前の画像から読出されてその時のセルにおける１本のビクセル水平線を生成することを想起されたい、ＶＲＡＭ２１６に対するアクセス回数を減らす、従ってデコーディング時間を減少させるために、第２０図のプロセスは、このプロセスのＹループを通じである時に使用される２本の線のうちの下側の線は、Ｙループを通じて次に使用される２本の線のうちの上側の線と同じ線であるという事実を利用している。従って、ＶＲＡＭからこのデータを２回読出す代りに、このループを１周するごとに次のループ１周で使用するためにこのデータをデータＲＡ　Ｍ　２２８中の“ライン・バッフ１”に記憶させる。

第２０図に示したプロセスは、セル・テーブル記録からデータＲＡ　Ｍ　２２８に対して値を転送するステップ２０１Ｏから始まる。ステップ２０１２は、その時のセル・テーブル記録から得られる値ＡのＸスロープ・テーブル・エントリーを、Ｖ　ＲＡ　Ｍ　２１６からデータＲＡＭ２２ｇへ転送する。

これらの転送動作には入力ＦＩＦＯ２３２を使用する。ステップ２０１４．２０１６および２０１８は、それぞれ、その時の画像ビット・マツプに対する点への出力ＦＩＦＯ２３６の初期化、前の画像ビット・マツプに対する点への入力ＦＩＦＯ２３２の初期化、その時のセル・テーブル記録からの値Ｂに相当するＹスロープ・テーブル・エン１−リーに対する点への入力ＦＩＦＯ２３４の初期化を行なうステップである。ステップ２０２０は、ΔＸとΔＹの小数部に等しい変位値でビクセル補間器２４６を初期化する。このビクセル補間器は、前の画像の開始点アＩ（レスのＬＳＢか０であれば“同相（イン・フェーズ）”モー１（に初期化され、そうでなければｔｈ′離相（アウト・オブ・フェーズ）”モートで働くようにセットされる。ステップ２０２２は、デコーディング・プロセスの残部で使用するためにＷの値を２等分する。ステップ２０２４は２つのインナ・ループのカウント値であるＮ１とＮ２の値を計算する（矩形枠２０２４では、この可変 “位相”は前の画像の開始点アドレスＬＳＢと同一値を持っている）、ステップ２０２Ｂは、レジスタをセル・テーブル記録からのＨの値に初期化して、セル中の水平線をカウントするようにする。ステップ２０２８は、前の画像セルの１本の水平線をデータＲＡ　Ｍ　２２ａ中の線バッファ中にロードし、ポインタ・１／ジスタＤＲＩとＤＲ２をその線バッファ中の第１の１６−ビット値に対する点にリセットする。ステップ２０３０は、ピクセル補間器２４６のバイブラインを、最初の有効な結果をそこから読出すことのできる点までロードする。たとえば、第９Ｂ図を参照すれば、ステップ２０３０は命令サイクルＴ、乃至Ｔｌｌを含んている。

ステップ２０３２はこのプロセスの“アウタ・ループの出発点である。先ず、（ステップ２０３２）　、データＲＡＭ２２８中の１つのポインタ（例えばＤＲＯ）を、Ｘスロープ・テーブル・エントリー中の第１の値に対する点に初期化する。次に、その時のセル・テーブル記録からの複製（ジューブリケーテツド）定数項である値ＣＣ，Ｃ＞が、双線形関数Ｐ　（ｘ、ｙ）の値を累加するのに使用されるＡ　Ｌ　Ｕ　２４４のＢ入力ラッチ４１２中にロードされる。ステップ２０３６．２０３８および２０３９は、インナ・ループ命令を開始しＮ１回（ただし、Ｎ１はＯのこともある）実行する。ステップ２０４０は５次に入力ＦＩＦＯ２３２を前の画像からのセルにおける次の水平線の開始点に対する点にリセ・ン卜する。ステップ２０４２は線バ・ンファ・ポインタ（ＤＲｌとＤＲ２）をこの線バッファの開始点に対する点にリセットする。ステップ２０４４．２（１４Ｂおよび２０４８はインナ・ループ命令を開始しＮ２回実行する（ここに、Ｎ２は０のこともある）。

ステップ２０５０では、出力ＦＩＦＯＺ３６が使用したアドレス値を、その時のビット・マツプ用のセルの次の線における第１ビクセル位置に対する点に進める。ステップ２０５２は、ビクセル補間器を通してもう１つの値の組（４ビクセル）をバスさせる。これらの値は、前の画像におけるセルの右端を少し越えた位置を有するビクセルに相当し、線上の最後の補間結果を生成するのに使用される。

しかし、このステップは、また、ビクセル補間器に別の１対の結果を生じさせる。この結果はステップ２０５２て読出され、簡単に破棄される。ステップ２０５４は”ｙカウント°の値を減少させ、テスト２０５６ては、そのセルのビクセル値の最終水平線の処理が完了したかどうかをチェックする。もし完了していれば、プロセッサはアウタ・ループへ出力し、そうでなければステップ２０３１でこのループを継続する。

第２１図は、第２０図に示したプロセスのインチ・ループを示している。このループは４つの命令で構成されている。第１の命令（１）はＡ　Ｌ　Ｕ　２４４のＢ入力レジスタ４１２における値をある値”ＤＲＯ（すなわち、１／ジスタＤＲＯに保持されているアドレス値を有するデータＲＡＭセル中の値）に加算する。

この値はＸスロープ・テーブルから与えられる。またこの命令の期間中、ＤＲＯ中に保持されているアドレス値は１だけ増分増加される。ＡＬＵ２４４のＢ入力レジスタ４１２は双線形関数Ａｌ１十Ｂ、＋Ｃの値を累加するのに使用されていることを想起すべきである。命令ｌは、また入力ＦＩＦＯ２３２を使って１対のビクセル値を読出し、それをデータ・パルス回路２４２のレジスタＲＯ中にロードする。これらのビクセル値は、ピクセル補間器に印加されて１対の補間ビクセル値を発生させる４つのビクセルのうちの下側の対に相当する０次の命令２は、ＡＬＵ出力値（命令ｌの結果）をＢ入力レジスタ４１２に戻して配置する。これは、また、この値なピクセル補間器２４６の出力値に加算して、連続する２つのピクセルに対する、関数ＡＩｌ＋Ｂ、＋Ｃ十前の画像の値を生成する。この対をなすピクセル値は次の命令３で出力ＦＩＦＯ２３６を介してＶ　ＲＡ　Ｍ　２１６中に書込まれる。その上、命令３は、レジスタＤＲＩに保持されているアドレス値を使って、データＲＡ　Ｍ　２２８に保持された線バッファからの値（２ピクセル）をピクセル補間器にロードする。これらのピクセルは補間器２４６に供給されている４ピクセルのうちの上側の対に相当する。この命令はまたデータ・バス回路２４２のループ・カウンタ５１４を増分減少させる。最後に命令４は、補間器２４６に対するピクセル値の下側の対である、レジスタＲＯ中の値をとワて、これをピクセル補間器２４６とデータＲＡＭ２２８中の線バッファの双方にロードする（レジスタＲ１中のアドレスを使って）、ループ・カウンタな基礎とする条件付きブランチ動作が０に到達すると、所要数のピクセル値が発生されるまでループ中でこの命令が繰返されるようにする。

このインナ・ループは４つの命令サイクルで２ピクセル偵を発生し、これは休止状態が無いものとすれば。

２５６　ｘ２４Ｇの画像の０．６フイールドの最大総経過時間に相当する（これは、インナ・ループたけについてのもので、前述した他のものは無視している）。

第２２図は、ＤＰＣＭセルのデコーディングに含まれている動作のシーケンスを示す、ＤＰＣＭセル中の各ピクセル値は圧縮されたビデオ画像のデータ・セグメント中の１個の値Ｖてコード化される。この値■は、その時の画像における可能性のあるすべてのピクセル−ピクセル間の差を含んでいる値のテーブル（テーブルＤ）に対するインデクスをなしている。このテーブルＤはデータＲＡ　Ｍ　２２８に記憶されている。ＤＰＣＭセルの大部分のピクセル値は、テーブルＤから得られる羨のピクセル値をターゲット・ピクセルのすぐ左のピクセル値に加えることにより１発生される。セルの左端のピクセル値はテーブルＤからの差のピクセル値を前の線の対応する値に加えることによって発生される。セルの左上隅のピクセルの“上にある”仮想ピクセルは一定値１２８を有するものと見なす。

ＤＰＣＭデコーディング・プ０−ｔ！スは、ＶＲＡＭ２１６中のセル・テーブルからの値ｘ　ｐｏｓ、ｙ　ｐｏｓ、Ｈ，Ｗ、を入力ＦＩＦＯ２３２を介してデータＲＡ　Ｍ　２２８に転送する（ステップ２２１０）ことによって始まる０次に、出力ＰＩＦＯ２３６がその時のセルの左上隅のピクセルに相当するアドレス（Ｘ　ＰＯＳ、Ｙ　ＰＯ３）に対する点へ、初期化される（ステップ２２１２）　、ステップ２２１４ではレジスタ、たとえばＲ３（゛最後の線°）が値１２８にセットされる。このレジスダ最後の線°は、その時の線の第１ピクセルを発生させるときに使用するため、前の線の第１ピクセル値を記憶するのに使用される。

ステップ２２１６は、セル中の水平線数を保持している、たとえばＲ２のようなレジスタ“ｙカウントをロードする。

ステップ２２１８はデータ・バス回路２４２のループ・カウンタ５１４にセル・テーブル記録からの値Ｗをロードする。ステップ２２２０は値”ＤＲＹ（すなわちテーブルＤからの値）を読出すレジスタＲ１中に統計的デコーダ２３０からの値Ｖ（すなわちテーブルＤに対するインデクス）をロードすることによフて、水平線上の第１ビクセルの値を計算し１次に計算“最後の線＝最後の線＋〕３ＤＲ２”を行なう０次に、インナ・ループが実行される（ステップ２２２２）　、最後に、出力ＦＩＦＯがその時のビット・マツプの次の水平線の第１ピクセル僅に対する点にリセットされ（ステップ２２２４）　、レジスダｙカウント°は増分減少させられてループが終了する（すなわち、ｙカウント；０のとき）までテストされる（ステップ２２２５．２２２８）　。

第２３図はＤＰＣＭデコーディング・プロセスのインナ・ループに対するマイクロコート命令を示している。最初の命令２は、その時の累加値（ＡＬＵ出力レジスタ４１６中の）を出力ＰＩＦＯ２３６を介してＶ　ＲＡ　Ｍ　２１６に書込み、またこの値をデータ・バス回路２４２のレジスタＲ２中に記憶させる。このループの最初の命令は、ループ・カウンタ５１４に保持されている値が０かどうかによって、ループを出るかまたは継続する条件付きブランチを持りている０次の命令１は、統計的デコーダ２３０を使りてＶ　ＲＡ　Ｍ　２１６からｖ値を読出してこれをレジスタＲＯ中に、記憶させる０次の命令３は、レジスタＲＯからのこの値をデータＲＡＭ回路２２８のレジスタＲ２に転送する。このループの最後の命令４は、レジスタＲ１中の前のピクセル値を値”ＤＲ２（データＲＡ　Ｍ　２２８中のテーブルＤからの差の値である）に加算し、ループの一番上にブランチバックさせる。

ＤＰＣＭデータのデコードに使用されるこの命令シーケンスのインナ・ループは飽和を伴う２重加算動作である。この命令シーケンスは、ＡＢＵＳとＢ　ＢＵＳの両バスの８個のＬＳＢ位置によって運ばれるデータの１個のバイトについて動作している。この飽和を伴なう２重加算動作は、実際の差の値ではなくテーブルＤから得られる近似的な差の値を使用することから生ずるどの様な誤った差の値をも飽和させるために使用される。この形式の飽和加算法は、飽和を伴なう２重加算動作においてＡＬυ２４４によってのみ支持される。

このＤＰＣＭデコーディング命令シーケンスのインチ・ループは４つの命令ごとにｌピクセルを発生し、これは休止状態か無いとすれば、インナ・ループのみについて、２５６　ｘ　２４０の画像に対して１．２フイールドの最大総経過時間に相当する。

これまでの、ビデオ信号プロセッサ２１０の内部回路、デコーディング・プロセス、およびインナ・ループの実際のマイクロコード命令に関する説明を利用すれば、当該専門家にとりて、完全なデコーディング・プロセスを構成するマイクロコート命令シーケンスを作ることは容易な筈である。

上述したこの発明の実施例では５信号源２１２から供給される圧縮されたデータはセル・テーブルの形式であるが、他の形式たとえば２進トリーの形でデータを供給することも考えられる。その場合には、プロセッサ２１０は２進トリー・データをセル・テーブル形式に変換するようにプログラムされることになろう。

１属（Ｆｌに、　９Ｅ／Ｆｌに、　９ＥＣ狩衣千３−５０１５４０（４５）ＢＤＳＴ２３　１３ｓＲＣ＋２Ｈ６，〃θ Ｈθ、／４ＦＩ６．１７Ａ国際調査報告

Claims

【特許請求の範囲】

（１）複数の状態の値を指示する手段を含み、制御信号に応答してデータを処理するための処理手段と、この処理手段に結合されている記憶プログラム制御器とを含み、この記憶プログラム制御器が、１またはそれ以上のものが条件付き分岐動作を指示するものである複数の命令値を保持するためのメモリ手段と、このメモリ手段によって供給される命令値を保持し、上記処理手段に対する制御信号と上記記憶プログラム制御器に対する制御信号とを供給する命令デコーディング手段と、この命令デコーディング手段によって供給される制御信号に応答して、上記メモリ手段から第１と第２の命令値を同時に読出すメモリアクセス手段と、上記命令デコーディング手段により供給される制御信号に応答し、また、上記命令デコーディング手段に保持されている命令が条件付き分岐動作を指示している時は、上記複数の条件の値を指示する上記手段に応答して、上記第１と第２の命令の中の選択されたものを上記命令デコーディング手段にロードする次命令選択手段と、を含むものである、データ処理システム。
（２）上記メモリ手段に保持されている、条件付き分岐動作を指示する命令値の各々が上記複数の条件の１つを指示する条件選択値を含んでおり、上記命令手段が、上記命令デコーディング手段に保持されている命令値の条件選択値によって指示される条件に応答して、上記第１と第２の命令値の中の上記選択さ、れたものを上記命令デコーディング手段にロードするための手段を含んでいる、請求の範囲（１）に記載のプロセッサ。
（３）上記メモリ手段に保持されている命令値の各々が、Ｎを正の整数として、Ｎビットの次アドレス値を含んでおり、上記メモリ手段が、各々が２つの命令値を保持するに充分な容量を有する２Ｎ− １個のアドレス可能なセルを含んでおり、上記メモリアクセス手段が、上記命令デコーディング手段に保持されている命令の次アドレス値のＮ−１ビットに応答して、上記メモリ手段のセルの１つをアドレスして、そのセルによって保持されている２つの命令値を上記第１と第２の命令値として読出す手段を含んでおり、上記次命令選択手段が、上記命令デコーディング手段に保持されており第１または第２の所定値を有する命令値のＮビットのアドレス値の所定のビットに応答して、上記第１または第２の所定値を上記命令デコーディング手段にロードする手段を含んでいる、請求の範囲（１）に記載のプロセッサ。
（４）上記メモリ手段に保持されている、条件付き分岐動作を指示する命令値の各々が、さらに、上記複数の条件の１つを指示する条件選択値を含んでおり、上記命令選択手段が、さらに、上記命令デコーディング手段に保持されている命令値の条件選択値に応答して、上記命令デコーディング手段に保持されている命令値のＮビットのアドレス値の所定ビットの値に関係なく、上記第１と第２の命令値のうちの上記選択されたものを上記命令デコーディング手段にロードする手段を含んでいる、請求の範囲（３）に記載のプロセッサ。
（５）各々が一対の命令話を保持するアドレス可能な位置を有するメモリ手段と、このメモリ手段に結合されており、このメモリ手段の読出しサイクル中に応答して、上記アドレス可能な位置のの所定の１つからの上記命令語の２つを記憶するための２語命令レジスタ手段と、スイッチ手段と、このスイッチ手段を介して上記２語命令レジスタ手段に結合されており、上記スイッチ手段によって選択された上記２つの命令語の一方を記憶する１語命令レジスタ手段と、この１語命令レジスタ手段の出力端子に結合された第１の入力端子と、供給される条件信号を受取るように結合された別の入力端子と、上記条件信号と上記１語命令レジスタ手段の上記出力との関数として上記スイッチ手段を制御するように結合された出力信号とを有する制御手段と、を含む、記憶プログラム制御装置。
（６）各々に２つの命令語を保持するアドレス可能な位置を有するメモリ手段と、条件信号を供給する手段と、選択されたアドレスに応答して、この選択されたアドレスに対応する上記メモリ手段のアドレス可能な位置に保持されている２つの命令語を同時に供給する手段と、上記２つの命令語の一方を選択し、また、選択されたアドレスを発生する手段であって、最も新しく選択された命令と上記条件信号とに応答する手段と、上記選択された命令に応答する利用手段と、を含む、記憶プログラム制御装置。