JPH03501556A - ビデオ信号プロセッサ、圧縮されたビデオデータを処理するための装置、および復元されたビデオ信号を生成する集積回路 - Google Patents

ビデオ信号プロセッサ、圧縮されたビデオデータを処理するための装置、および復元されたビデオ信号を生成する集積回路

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JPH03501556A
JPH03501556A JP1501081A JP50108189A JPH03501556A JP H03501556 A JPH03501556 A JP H03501556A JP 1501081 A JP1501081 A JP 1501081A JP 50108189 A JP50108189 A JP 50108189A JP H03501556 A JPH03501556 A JP H03501556A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 圧縮されたビデオ信号を伸張する ためのプロセッサ この発明は圧縮されたビデオ信号をデコードし、伸張する回路に関する。
近年、ビデオ信号圧縮の分野では大きな進歩がなされている。デジタル的にコー ド化されたビデオ信号の伝送あるいは記憶を容易にするために、その信号の冗長 度を減じるために、いくつかの方法が開発されている。この出願においては、３ つの方法、以下では、絶対コード化、相対的コード化及び差分パルスコード変調 、（Ｄ　Ｐ　ＣＭ）コート化と称する方法が特に関係がある。これらのビデオ圧 縮技法を以下に説明する。
絶対コート化された画像というのは、ある画像を複数の隣接したセグメントに分 割し、各セグメントにフィル（ｆｉｌｌ）値を割当てることによって生成される 。このフィル値は、一定のルミナンス及び／またはクロミナンス値とすることも できるし、またセグメント中のビクセルの位置の関数としてビクセル毎に変わる 値である場合もある。絶対コード化画像がデコードされて表示されると、再構成 されたセグメントからなるモザイクが生じる。
絶対コード化法は、各々が元の画像の異なるセグメントを記述する複数のデータ 記録を作り出す、これらの記録の各々には、いくつかのフィールドが含まれてお り、各フィールドには１個以上の２造語が含まれている。絶対コード化画像から の記録の一例が第１Ａ図に示されている。この記録は、セグメント”の左上隅の ビクセルの水平及び垂直方向の位置を示す２つの１バイトのフィールドＸ　ＰＯ Ｓとｙ　ｐｏｓを含んでいる。この記録はさらに、そのセグメントを規定する水 平及び垂直方向における。それぞれのビクセル数を示す１バイトのフィールドＷ と１バイトのフィールドＨとを含んている。絶対コート記録中の最後の３つのフ ィールドＡ、Ｂ及びＣはセグメントがどのようにフィルされるかを決定する。こ れらの値は、ある特定のビクセルの値ＰＷがどのように決めるかを記述する双線 形（ｂｉ）ｉｎｅａｒ）式（１）の係数である。
Ｐ　Ｖ　＝　Ａ　Ｘ　＋　Ｂ　Ｙ　＋　Ｃ（１）この式（１）において、Ｃはセ グメントの左上隅における、例えば、ルミナンスレベルを表わす１バイト値であ る。ＡとＢは、各々、水平及び垂直方向に連続するビクセル間でルミナンス値が 変化する量を表わす２バイトの値である。ＸとＹは、セグメントの左上隅に対す るビクセルのそのセグメント内の位置を示す値である。絶対コードの記録のこの 例では、ビデオ信号のルミナンス及び／またはカラー情報信号成分の各々につい て別々の記録群があり、また、セグメントの全てが方形であるとしてる。絶対コ ード化システムのより一般的な例は、ここに参考として挙げるＳｉｇｎａｌ　Ｐ ｒｏｃｅｓｓｉｎｇ”　（オランダ）Ｖｏｌ、　１１．　Ｎｏ、　１．１９２１ ６年７月、４７−６０頁のコーチャＣＭ。
Ｋｏｃｈｅｒ）氏及びレオナルディ（Ｒ，Ｌｅｏｎａｒｄｉ）氏による論文ｒＡ ｄａｐｔｉｖｅ　Ｒｅｇｉｏｎ　Ｇｒｏｗｉｎｇ　Ｔｅｃｈｎｉｑｕｅ　Ｕｓｉ ｎｇ　Ｐｏ１ｙ−ｎｏｓｉｎａｌ　Ｆｕｎｃｔｉｏｎｓ　Ｆｏｒ　Ｉｍａｇｅ　 Ａｐｐｒｏｘｉｍａｔｉｏｎ　（画像近似用の多項関数を用いた適応型領域成長 技法）」に見出される。
前述した２番目のビデオ信号圧縮法、相対的コート化では、画像を、複数画像（ ■ｕｌｔｉ−ｉｍａｇｅ）シーケンス中の前の画像から対応セグメントを用いて 規定される互いに隣接したセグメントに分割される。このコート化法はフルモー ション（全運動）ビデオを表わす一組のビデオフィールド用に適している。この 方法を用いてコニド化した画像は複数のデータ記録により表わされる。記録の一 例が第１Ｂ図に示されている。フィールドｘ　ｐｏｓ。
Ｙ　ＰＯ３％Ｗ及びＨは絶対記録の場合と同じである。
２つの１バイトのフィールドΔＸとΔＹは、その前のビデオフィールドにおける 対応したセグメントに対するその時のビデオ信号フィールド中のセグメントの水 平及び垂直方向のビクセル偏位を示す、これらの偏位な表わす値は１表示画像中 の互いに隣接するビクセル間の距離の分数を単位としたものとすることができる 。
相対的コート記録におけるフィールドＡ、Ｂ及びＣは絶対コード記録における対 応するフィールドと同じである。これらの値は、セグメント中のビクセル値に加 えられる値を作るために、双線形の式（１）の係数として用いられる。
相対的コード化された画像に対する記録形式（フォーマット）も、セグメントは 方形であり、かつ、画像のルミナンス及びカラー情報成分の一方のみがある与え られた記録によって記述されるとしている。相対的コード化の複雑さについての 全般的な記述は、ここに参考として挙げるＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ 　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ″、１９７７年４月、４４８−４５５頁 のプロフェリオ（Ｓ、　Ｂｒｏｆｆｅｒｉｏ）氏及びロッカ（Ｆ、　１ｏｃｃａ ）氏の論文ｒ　Ｉｎｔｅｒｆｒａｍｅ　Ｒｅｄｕｎ−ｄａｎｃｙ　Ｒｅｄｕｃｔ ｉｏｎ　ｏｆ　Ｖｉｄｅｏ　Ｓｉｇｎａｌ　Ｇｅｎｅｒａｔｅｄ　ｂｙ　Ｔｒａ −ｎｓｌａｔｉｎｇ　０ｂｊｃｔｓ　（対象を変換して生成したビデオ信号のフ レーム間冗長度の減少）」に示されている。
前述した第３のコード化法、ＤＰＣＭは、一般的には、画像中の各ビクセルを、 予測ビクセル値と差分ビクセル値との和として記述する。この方法は、絶対コー ド記録あるいは相対的コード記録によっては簡単に記述できない画像中のセグメ ントに適用される。ＤＰＣＭ記録の一例が第１Ｃ図に示されている。この記録に おけるフィールドｘ　ｐｏｓ、ｙ　ｐｏｓ、ｗ及びＨＬｔ、　前述り。
た絶対コード記録及び相対的コード記録の場合と同じである。ＤＰＣＭコード記 録の残余の部分はＮバイトからなるシリーズである。ここでＮはＷ及びＨフィー ルドに保持されている値の積である。これらＮバイトの中の第１のものＤＰＯは 、一定の予測値、例えば、１２８に加算されると、セグメントの左上隅のビクセ ルを生成するような差の値である０次のバイトＤＰＩは、和１２８＋ＤＰ０に加 算されてセグメントの最上部の線上の次に続くビクセル値を生成する差の値であ る。同様に、値ＤＰ２は、１２８とＤＰ、とＤＰ工の累算和に加算されて、セグ メントの最上部の線上の第３番目のビクセル値を生成する差の値である。ＤＰＣ Ｍコート記録中のこれらの連続する値は、各々、記録中の先行する値の累算値と してビクセル値を記述する。ＤＰＣＭコード化技術を用いたビデオ信号圧縮シス テムの一例は、ここに参考として挙げる米国特許第４，１２５，８６１号ｒＶｉ ｄｅｏ　Ｓｉｇｎａｌ　Ｅｔ＋ｃｏｄｉｎｇ（ビデオ信号のコート化）」に見出 すことができる。
ＤＰＣＭデータが第１Ｃ図に示すように記憶または伝送される場合、ビクセルを 記述する値の各々が、コード化されていないビクセル値を同じように１データバ イトを占有するので、ＤＰＣＭコート化技法を用いる利点が殆どあるいは全くな い、しかし、参考として挙げた特許第４，１２５，８６１号に記載されているよ うに、比較的に小さな値を宥するコード化されたバイトの発生する頻度は、比較 的大きな値を持つコート化されたバイトの発生頻度よりはるかに大きい、このコ ード化されたバイトの不均一な分布が、上記の参考として挙げた特許においては 。
より大きな値のサンプルに対して用いられるビット数よりも少ないビット数でよ り小さな値のサンプルをコード化することによりビデオデータストリームを更に 圧縮するために利用されている。この形式の圧縮を行なう可変長統計的エンコー ダはこの技術分野では公知である。この形式のコード、ハフマン（Ｈｕｆｆｓａ ｎ）コード、を生成するだめのアルゴリズムは、ここに参考として挙げるアブラ ムソン（Ｎ、　Ａｂｒａｍｓｏｎ）著、ｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｈｅｏ ｒｙ　ａｎｄＣｏｄｉｎｇ　（情報論理及びコート化）　Ｊ　、　ＭｃＧｒａｗ −旧！１社刊、１９６３年、７７−８５頁に記載されている。
上述したコード化法の各々は、ある型のビデオ情報に対しては良好に働くが、別 の型のものには、うまく働かない、コート化される画像の、比較的大きな領域が 均一または直線的に劣化するルミナンスまたはカラー情報を持っているような静 止画像あるいはモーションシーケンスの一番目のビデオフィールドに対しＣは５ 絶対コード化法が最も適している。相対コー１く化法は、モーションシーケンス の２番目及びそれ以後のビデオフィールドに対して最適である。ＤＰＣＭコード 化法は、細かいディーチルな情報の領域を含む画像に最適である。
これらのコードによって効率的に表わされるビデオ情報の型が異なるために、１ つのビデオ画像を表わすために、２つ以上のコードを組合わせることが望ましい 場合がある０例えば、絶対コード化法とＤＰＣＭコート化法を組合わせると、高 低前レベルのディーチルを含む、画像コンパクトな表示を作ることができる。モ ーションシーケンスに対しては、画像の一部分を相対的コート化法を用いて表わ すことが望ましいであろう、第１Ａ図、第１Ｂ図及び第１Ｃ図に示すように、こ れら３つのコート化法は、コンパチブルな記録フォーマットを作るために調整で きる。
しかし、一旦そのようにコート化した後は、再生画像が自然なディーチルと動き をもって表示されるように、画像を高速でデコートすることが望ましい。
この発明の原理によれば、並列バイブライン型ビデオ信号処理システムが提供さ れる。このシステムは、圧縮されたビデオ情報の源によって供給される可変長コ ート化されたデータから固定長データ値を生成する統計的デコーダを含んでいる 。さらに、このシステムは、圧縮されたビデオ情報とビクセルデータとを組合わ せかつ改変する算術的組合わせ（ａｒｉｔｈｍｅｔｉｃ　ｃｏｍｂｉｎｉｎｇ） 回路を含んでいる。このシステムにはビクセル補間器が含まれていて、前にデコ ートされたビクセル値の間のビクセル値の生成を可能としている。統計的デコー ダ、算術的組合わせ回路及びビクセル値補間塁は同時に動作するように。
シーケンシング回路によりて制御される。
前述した第１Ａ図、第１Ｂ図及び第１Ｃ図は、３つのデータ圧縮法により作られ る記録のデータフォーマットを示す図である。
第２図は、この発明の実施例を含むビデオ信号処理回路のブロック図である。
第３Ａ図は、第２図に示すビデオ信号処理回路のマイクロコードＲＡＭ・シーケ ンシング回路として用いるに適した回路を示すブロック図である。
第３Ｂ図は５第３Ａ図に示す回路の動作を説明する際に有用ないくつかの信号に ついての、時間の関数とじての信号振幅を示すタイミング図である。
第３Ｃ図は、第２図に示す回路で使用されるマイクロコードＲＡＭ・シーケンサ のためのマイクロコート制御語のデータフォーマットを示す図である。
第４Ａ図は、第２図に示す発明の実施例で使用される算術論理演算ユニットのブ ロック図である。
第４Ｂ図は、第４Ａ図に示す算術論理演算回路の部分ブロック図である。
第５図は、第２Ｉ２１に示す発明の実施例と共に使用されるデータバス回路のブ ロック図である。
第６図は、第２図に示す発明の実施例と共に使用されるデータＲＡＭ回路のブロ ック図である。
第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図及び第７Ｅ図は、第６図に示すデータ ＲＡＭ回路の動作を説明するために有用なタイミング図である。
第８Ａ図は、第２図に示す発明の実施例と共に使用されるピクセル補間器のブロ ック図である。
第８Ｂ図は、第８Ａ図に示すピクセル補間器で使用される乗算器のブロック図で ある。
第９Ａ図、第９Ｂ図、第９Ｃ図、第９Ｄ図、第９Ｅ図及び第９Ｆ図は、第８図に 示すピクセル補間器の動作の説明に用いる図である。
第１０Ａ図は、第２図に示すビデオ信号処理回路で使用するに適した統計的デコ ーダのブロック図である。
第１０Ｂ図は、第１０Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１１Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した入力ＦＩＦＯ 回路のブロック図である。
第１１Ｂ図は、第１１Ａ図に示した回路の動作を理解する際に有用なタイミング 図である。
第１２Ａ図は、第２図に示すビデオ信号処理回路で用いるに適した出力ＦＩＦＯ 回路のブロック図である。
第１２Ｂ図は、第１２Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１３Ａ図と第１３Ｂ図は、第２図に示す発明の実施例と共に使用されるＶＲＡ Ｍ制御ユニットのブロック図である。
第１３Ｃ図は、第１３Ａ図に示す回路の動作を理解する際に有用なタイミング図 である。
第１４図は、第２図のビデオランダムアクセスメモリに、圧縮されたデータがど のように記憶されるかを示すメモリマツプ図である。
第１５図乃至第２３図は、第２図乃至第１３図に示す回路の動作を説明する際に 有用な制御フロー図及び他の図である。
図面において、幅の広い矢印は、複数ビットの並列デジタル信号を伝送するため のバスを表わし、線の矢印は、アナログ信号または１ビツトのデジタル信号を伝 送する接続を示す、装置の処理速度に応じて、信号バスのあるものにおいては補 償用遅延が必要となることがある。デジタル信号処理回路の設計の分野での当業 者には、ある特定のシステ゛ムのどの部分にそのような遅延が必要とされるかは 分かる筈である。
第２図は、ビデオ信号処理回路２１０とそれに付随する周辺回路を示すブロック 図である。この発明のこの実施例においては１回路２１０は１つの集積回路とし て具体化されている。このビデオ信号処理システムを第２図のみを参照して簡単 に説明し、その後で、第２図〜第１３図を参照して詳細に説明する。この出願の 第３の部分は第１４図〜第２３図を参照し、システムの各構成要素がどのように 平行して動作して、第１Ａ図、第１Ｂ図及び第１Ｃ図に示すようなフォーマット の圧縮ビデオデータなピクセル値に変換するかを説明する。
第２図において、圧縮されたビデオ信号の信号源２１２は、前述したビデオ信号 圧縮技術の１またはそれ以上を用いて圧縮され、また、統計的にコード化された データを含んでいるビデオ信号データを供給する０発明のこの実施例においては 、信号源２１２により供給されるデータは、ビデオ信号プロセッサ２１０の内部 にあるＶＲＡＭ制御ユニット２３８の制御の下にビデオランダムアクセスメモリ （ＶＲＡＭ）２１６に供給される０発明のこの実施例で用いられる信号源２１２ はコンパクトディスク読出し専用メモリ（ＣＤ　ＲＯＭ）である、この信号源は 、圧縮されたデータ（圧縮データ）を、例えば、各々が３２ビツトで構成された ブロックとしてＶＲＡＭ２１６に連続的に供給する。ＶＲＡＭ制御ユニット２３ ８は、信号源２１２と回路２１０からのＶ　ＲＡ　Ｍ　２１６へのデータアクセ ス要求を調整して、信号源２１２により供給されるデータの全てが確実にＶ　Ｒ Ａ　Ｍ　２１６に書込まれるようにする。
発明のこの実施例で用いられるＶ　ＲＡ　Ｍ　２１６はＮＥＣエレクトロニクス 社により製造されているｐ　Ｐ　Ｄ　４１２６４６４Ｋ　ｘ　４ビツトデユアル ポート・ランダムアクセスメモリ集積回路１２８個で構成されている。このメモ リ集積回路は、１６行８列のマトリクスに配列されている。このような構成では ％ＶＲＡＭ２１６は、各々３２ビツト＋７）１，０４８゜５７６語として配列さ れた、４メガバイト（４ＭＢ）の記憶を提供する。
表示器用プロセッサ２１８は、直列出力ボートを介してＶ　ＲＡ　Ｍ　２１６に アクセスして、表示されたビデオ信号の有効ビデオ部分を生成する。ビデオ信号 処理回路２１０と圧縮ビデオ信号源２１２は標準的な入力−出力バスを介してＶ 　ＲＡ　Ｍ　２１６のデータセルにアクセスする。ビデオ信号プロセッサ２１Ｇ と表示器用プロセッサ２１８とによるＶＲＡ　Ｍ　２１５へのアクセスは全て、 回路２１０のＶＲＡＭ制御ユニット２３８により制御される。
ＶＲＡＭ２１６に保持されたデータは、統計的デコーダ２３０と、大刃先入れ先 出し回路（以下、ＦＩＦＯと称する）２３２と２３４とによっ゛Ｃ処理回路２１ ０に供給される。
また、データは回路２１口によって、出力ＦＩＦＯ回路２３６を介してＶ　ＲＡ 　Ｍ　２１６に供給される。統計的デコーダ２３０と入力ＦＩＦＯ２３２と２３ ４により供給されるデータ値は、データバス回路２４２、算術論理演算ユニット （ＡＬＵ）２４４及びデータＲＡ　Ｍ　２２８に対し、双方向データバスＢ　Ｂ ｕｓを介して供給される。バスＢ　ＢＵＳはＶＲＡＭ制御ユニット２３８に対し てアドレス値を供給するためにも用いられる。第２の双方向バスＡ　ＢＵＳが回 路２１０に設けられていて、データ値をデータバス回路２４２　、　ＡＬＵ２４ ４及びデータＲＡ　Ｍ　２２８の間でバスさせ、また、ビクセル補間器２４６と の間でデータの授受を行うための代替手段を形成する。上述した接続に加えて、 データバスＡ　ＢＵＳはマイクロコードＲＡＭ・シーケンサ２２６に接続されて おり、場合によってはマイクロプロセッサ２２４にも結合される。
概括的に説明すると、第２図に示す回路は次のように動作する。信号源２１２に より供給される圧縮ビデオ信号はＶ　ＲＡ　Ｍ　２１Ｂに書込まれる。これらの 圧縮ビデオ信号はシーケンシング回路２２６の制御の下に、統計的デコーダ２３ ０と入力ＦＩＦＯ２３２と２３４とを介してアクセスされる。デコーダ２３０と Ｆ　Ｉ　Ｆ　０２３２　、２３４　ニヨ’）　供給すれる値は、同じくシーケン シング回路２２６の制御の下に、データバス２４２　、　ＡＬｔＪ２４４及びビ クセル補間器２４６に供給されて、圧縮されたビデオ信号を伸張し、また、コー ド化された画像を記述するビクセル値を生成する。このようにして生成されたビ クセル値は、例えば２４０行２５６列のマトリクスとして、出力ＰＩＦＯ２３６ を介してＶ　ＲＡ　Ｍ　２１６に書込まれる。これらの行と列は、各線が２５６ のビクセル値を持つビデオ信号の２４０本の線に相当する。以下、このマトリク スをビットマツプと称する。このと・ントマップは、表示用プロセッサ２１８に よヮてＶ　ＲＡ　Ｍ　２１５から読出され５画像が再生される。発明のこの実施 例と共に使用される表示器用プロセッサは、ビットマツプ中のビクセル値をビデ オ信号に変換し、また１画像をラスク走査表示装置上に再生できるようにするた めに必要な水平及び垂直同期信号を加える。
ＶＲＡＭ２１６から表示器用プロセッサ２１８へのデータの転送を調整するため に、水平線同期信号Ｈ３と垂直フィールド同期信号ｖＳかそれぞれの信号源２２ ０と２２２からプロセッサ２１０と２１８へ供給される。この発明のｍ奨実施例 では、これらの信号は表示器用プロセッサ２１Ｂで生成するようにしてもよい。
発明のこの実施例では、クロック信号の信号源２２５がマイクロコートＲＡＭ・ シーケンサ回路２２６に、２５帽（２のクロック信号ＣＬＫを供給する０回路２ ２６は、各々１２．５　ＭＨｚの周波数を有する信号ＣＫとＣＫ’　、信号ＣＫ と実質的に同じ周波数と位相を持つ信号ＣＫＡ及び、信号ＣＫと実質的に逆位相 の信号ＣＫ、とを発生する。信号ＣＫＡとＣＫＢはデータバス２４２　、　ＡＬ Ｕ２４４及びビクセル補間器２４６に供給される。信号ＣＫは統計的デコーダ２ ３０、入力Ｆ　Ｉ　Ｆ　０２３２　、２３４及び出力ＦＩＦＯ２３６に供給され る。信号ＣＫ’はＶＲＡＭ制御ユニット２３８に供給される。
第２図に示す回路の説明を簡単にするために、圧縮ビデオ信号源はコード化され たルミナンス信号のみを供給し、回路２１０はビットマツプを１つだけ、即ち、 ルミナンスビットマツプのみを形成するものとする。現実のシステムでは、カラ ー情報信号、例えば、Ｉ及びＱ色差信号用の別のビットマツプも作られる。
前述したように、ビデオ信号処理回路２１０における中心の制御素子はマイクロ コー）（ＲＡＭ・シーケンサ回路２２Ｉ５である。第３Ａ図は、マイクロコード ＲＡＭ・シーケンサ２２６として用いるに適した回路を示すブロック図である。
マイクロコードＲＡ　Ｍ　３１０は、各々が９６ビツトを有する１２８Ｍとして 構成されている通常のランダムアクセスメモリである。通常動作時は、マイクロ コードＲＡ　Ｍ　３１Ｇは、アドレスレジスタ３２２に保持されているアドレス 値の７ｇｓのＭＳＢによりアドレスされて、９６ビツトからなる語（９６ビツト 語）をレジスタ３１２の入力ボートに供給する。レジスタ３１２は、制御回路３ ０８により供給される信号ＬＤによって、その入力ボートに供給される値をロー ドするようにされる。マイクロコードＲＡＭ３１０により供給される９Ｓビツト 値の各々は、２つの４８ビツトマイクロコ一ト制御語、即ち、命令を含んでいる 。
レジスタ３１２の４８個のＭＳＢ位置にあるこれらの命令の一方は、マルチプレ クサ（ＭＵＸ）３１４の一方の入力ボートに供給され、レジスタ３１２の４８個 のＬＳＢ位置にある他方の命令がマルチプレクサ３１４の第２の入力ボートに供 給される。マルチプレクサ３１４はフリップ−フロップ３１８により供給される １ビツトの信号により、４８ビツト命令の一方を命令レジスタ３１６の入力ボー トに通過させるようにされる。命令レジスタ３１６は、制御回路３０８により供 給される信号ＬＸに応答して、その入力ボートに供給されたマイクロコード制御 語をロートする。
命令レジスタ３１６の個々のビットはバスＭＣＷを介して、ビデオ信号処理回路 ２１Ｇの構成素子の各々の制御入力端子に接続されている。マイクロコードＲＡ 　Ｍ　３１０により供給されるマイクロコード制御語が命令１／ジスタ３１６を 通ってシーケンスすると１回路２１０の個々の構成素子は、協同して、圧縮ビデ オデータをビットマツプビクセルデータに変換する動作を行うようにされる。・ マイクロコード制御語の各ビットの機能は第３Ｃ図を参照して後述する。
ビデオ信号プロセッサ２１０によって用いられるクロツり信号ＣＫとＣＫ’はマ イクロコードＲＡＭ・シーケシサ２２６に含まれている回路によつて発生される 。信号源２２５により供給される２５　ＭＨｚのクロック信号ＣＬＫは。
この信号ＣＬＫの周波数を２分の１に分周して、１２．５Ｍ）Ｉｚのクロック信 号ＣＫ’を作る分周回路３０４に供給される。信号ＣＬＫはさらにＡＮＤゲート ３０６の一方の入力端子にも供給されている。ＡＮＤゲート３０６の他方の入力 端子はインバータ３０２に結合されており、マイクロプロセッサ２２４により供 給される信号ＨＡＬＴを反転して得られ信号を受取る。ＡＮＤゲート３０６の出 力信号は、その周波数を２分の１に分周して１２．５　ＭＨｚのクロック信号Ｃ Ｋを作る分周回路３０７に供給される。信号ＨＡＬＴが論理０値を持つ時は、信 号ＣＫは１２．５　ＭＨｚの方形発振信号となる。しかし、信号ＨＡＬＴが論理 ｌに変化すると、クロック信号ＣＫの状態は、信号ＨＡＬＴの変化が生じた時の 状態、論理１または論理０に凍結される。
以下に述べるように、マイクロコード制御語の８個のＬＳＢはＮＥＸＴ　ＡＤＤ ＲＥＳＳ７−ｆ−ルドｌｔ規定スる。どのマイクロコード制御語でも、このフィ ールドは、マイクロコードＲＡ　Ｍ　３１０中の、命令レジスタにロードされる べき次のマイクロコード制御語のアドレスを含んでいる。ＮＥＸＴ　ＡＤＤＲＥ ＳＳフィー）ｌｔドニ保持されている値はマルチプレクサ（ＭＵＸ）３２０を介 してアドレスレジスタ３２２に供給される。ＮＥＸＴ　ＡＤＤＲＥＳＳ値のＬＳ Ｂはフリップ・フリップ３１８の入力端子りに供給される。アドレスレジスタ３ ２２とフリップ・フロップ３１８は信号ＣＫによって、それぞれの入力ボートに 供給された値をロードするようにされる。
後述するようにデータバス回路２４２により供給される信号ＣＤが７リツプ・フ ロップ３１８のリセット入力端子Ｒに結合されている。信号ＣＤの値は、マイク ロコート制御語の条件コード選択（ＣＯＮＤ　Ｃ０ＤＥ　Ｓ　ＥＬ）フィールド （後述）によって制御される。この信号は、命令レジスタ３１６に供給されるマ イクロコード制御語のシーケンスを条件（状態）に応じて変化させるために、マ イクロコードＲＡＭ・シーケンシング回路２２６で用いられる。信号ＣＤは、信 号処理中で前に生起した状態、例えば、Ａ　Ｌ　Ｕ　２４４の出力値が０である というような状態を表わす０選択された条件が真の時は、フリップ・フロップ３ １８により供給される出力信号Ｑは論理０になる。この値はマルチプレクサ３１ ４がレジスタ３１２の４８個のＬＳＢ位置に保持されている値を命令レジスタ３ １６に送るようにする。
この回路が、マイクロコードＲＡＭ・シーケンサ回路２２６の制御の流れ（フロ ー）を条件に応じて変える。すなわち１条件付き分岐（ブランチ）を行うために どのように用いられるかを理解するために、マイクロコード制御語ＡがそのＣ０ ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドに非０値（０でない値）を有し、かつ、ＮＥ ＸＴ　ＡＤＤＲＥＳＳフィールドに値８１を持つものと仮定する。このマイクロ コート制御語が命令レジスタ３１６にロートされると、Ｎ　Ｅ　Ｘ　Ｔ　Ａ　Ｄ 　Ｄ　ＲＥ　Ｓ　Ｓ　７　イー　）Ｌｔ　ト中１７）　８　ヒツト値はアドレス レジスタ３２２に供給され、マイクロコー）ＣＲＡＭ３１０のアドレス８０と８ １にあるマイクロコート制御語がレジスタ３１２にロードされる０条件信号ＣＤ の値が論理０なら、レジスタ３１２の４８個のＭＳＢ位Ｉｌ（アドレス８１）を 占めているマイクロコード制御語が次に用いられることになる。信号ＣＤの値が 論理０でない場合は、レジスタコ１２の４８個のＬＳＢ位置（アドレス８０）を 占めているマイクロコート制御語が次に用いられる。これらの命令の各々はそれ ぞれ異るＮＥＸＴ　ＡＤＤＲＥＳＳフィールドであり、従って、各々がマイクロ コード制御語の異るシーケンス、即ち、ビデオ信号プロセッサ２１０の異る作用 を規定する。マイクロコードＲＡ　Ｍ　３１０が条件コートの可能な値の両方に ついての次の命令を供給するので、条件コードの値がめられると、次のマイクロ コート制御語を取出すために時間をロスすることがない。
マイクロコードＲＡＭ・シーケンサ回路２２６は、バスＡ　ＢＵＳを介して供給 されるマイクロコード制御語をマイクロコードＲＡ　Ｍ　３１０にロートするこ とかできる。
各々がマイクロコート制御語の３分の１を表わす３個の１６ビツト値が３個のレ ジスタ３２４に次々に供給される。
最初の１６ビツト値がレジスタＭＲＯに、第２の１６ビツト値がレジスタＭＲＩ に、そして、第３の１６ビツト値がレジスタＭＲ２にそれぞれ記憶される０次に 、同じく入力ＦＩＦＯ２３２とデータＲＡ　Ｍ　２２８を介しテＶ　ＲＡ　Ｍ　 ２１６により供給されるようなアドレス値がアドレスレジスタ３２２に供給され る。このアドレス値のＬＳＢ、即ち、信号ＤＸＣは、デＶＪＬ／チプレクサ（Ｄ ＥＭＵＸ）３２６　に働いて、３つのレジスタＭＲＯ１ＭＲ１，ＭＲ２により供 給される４８ビツト値が、マイクロコードＲＡ　Ｍ　３１Ｇに対するＩ１０バス の４８個のＭＳＢ位置と４８個のＬＳＢ位置のいずれか一方に供給されるように する。同時に、書込み可動化（イネーブル）信号ＷＥが生成され、ＲＥＭ３１０ が４８ビツト値をアドレスされたメモリセルに記憶するようにする。
これらの動作によってマイクロコードＲＡ　Ｍ　３１０に書込まれたマイクロコ ート制御語は、Ｖ　ＲＡ　Ｍ　２１６から、例えば、入力ＦＩＦＯ２３２とデー タＲＡＭ回路２２８とを介して供給される。ＶＲＡＭ２１６からのマイクロコー ト命令をロードすることができることにより、圧縮ビデオ信号源２１２は、圧縮 されたデータとそれを伸張するために必要な命令の双方をビデオ信号プロセッサ ２１０に供給することが可能となる０例えば、最初、後述するようにプロセッサ ２１０を制御するマイクロプロセッサ２２４によって、ブートストラッププログ ラムがマイクロコードＲＡ　Ｍ　３１０にロードされる。このブートストラップ プログラム中の命令に応答して、マイクロコードＲＡＭ・シーケンサ回路２２６ は、圧縮ビデオデータをデコードするようにプロセッサ２１０を可動化する、Ｖ 　ＲＡ　Ｍ　２１６からの命令をロードする。
第３Ｂ図は、マイクロコード制御語ＭＣがマイクロコードＲＡ　Ｍ　３１０に記 憶される時のマイクロコードＲＡＭ・シーケンシング回路２２６の動作を説明す るタイミング図である。このタイミング図において、記号Ｔ０〜Ｔ。
は６つのマイクロコート命令を表わしている。各命令サイクルは信号ＣＫＡの正 方向への遷移で始まり、終る。
命令サイクルＴ０においては、命令レジスタコ１６に保持されているマイクロコ ード制御命令はそのＡ　ＤＳＴフィールドにある値（例えば８）を有し、この値 は、バスＡ　Ｂｕｓにより伝送される１６ビツト値がレジスタＭＲＯに記憶され ることを示す、この命令サイクルでは。
値ＭＣ０１即ち、マイクロコード制御語ＭＣの１６個のＬＳＢが、例えばデータ ＲＡＭ回路２２８によってバスＡＢＵＳにゲートされる。命令サイクルＴ０にお いては、レジスタＭＲＯは信号Ａ　ＤＳＴによつて、バスＡＢＵＳにより供給さ れる１６ビツト値ＭＣＯを記憶するようにされる。この記憶動作は、命令サイク ルＴ０の中間点における信号ＣＫＡの負方向への遷移に一致して生じる。値ＭＣ ＯがレジスタＭＲＯに記憶されるのと実質的に同時に、命令レジスタ３１６中の マイクロコード制御語のＮＥＸＴ　ＡＤＤＲＥＳＳフィールド中の値がアドレス レジスタ３２２に記憶され、かつ、このアドレス値のＬＳＢがフリップ・フロッ プ３１８に記憶される。アドレスレジスタ３２２に記憶された値は、マイクロコ ートＲＡＭ３１０が２次の命令を含んている９６ピツト個をレジスタ３１２に供 給するようにする。この９６ビツト値は、命令サイクルＴ０の中間点よりもいく らか後で生じる信号ＬＤの負方向への遷移と一致して、レジスタ３１２にロー１ くされる。フリップ・フロップ３１８に保持されている１ビツト値に応答して、 アドレスされた４８ピツトのマイクロコード制御語が命令レジスタ３１６の入力 ボートに供給される。このマイクロコード制御語は、命令サイクルＴ０の終了時 に生じる信号ＬＸの負方向のエツジと一致して、命令レジスタ３１６にロードさ れる。命令サイクルＴ２においては、新しくロードされたマイクロコード制御語 が、マイクロコード制御語ＭＣの中間の１６ビツ１〜を表わす値ＭＣＩを、ＭＲ Ｉがロートするようにする。同じようにして、命令サイクルＴ、の終了時に命令 レジスタ３１６にロードされたマイクロコード制御語が１７ジスタＭＲ２に働い て、命令サイクルＴ２においてマイクロコード制御語ＭＣの１６個のＭＳＢをロ ードするようにする。
命令サイクルＴ２の終りに命令レジスタ３１６にロードされたマイクロコード制 御語は、レジスタ３２４からマイクロコードＲＡ　Ｍ　３１０へのマイクロコー ド制御語ＭＣの転送を制御する。マイクロコート制御語ＭＣを記憶するために用 いられるアドレスは、バスＡ　Ｂｕｓを介して供給される。命令サイクルＴ、の 開始時において、命令レジスタ３１６中のマイクロコード制御語のＡ　ＤＳＴフ ィールドは値１１を持ち５これは、バスＡ　Ｂｕｓにより供給される１６ビツト 値がアドレスレジスタ３２２にロードされることを示す、Ａ　ＤＳＴフィールド 中のこの値に応答して、制御回路３０８が、信号ＭＸＣとして論理ｌ値を信号Ｃ Ｋのほぼ１サイクルの間、マルチプレクサ３２０に供給するゆこの信号はマルチ プレクサ３２０をして、バスＡ　ＢＵＳによって供給される値の８個のＬＳＢを アドレスレジスタ３２２の入力ボートに供給せしめる。このアドレス値は、命令 サイクルＴ、における信号Ｃ４にの最初の負方向遷移に一致してレジスタ３２２ にロードされる。アドレスレジスタ３２２に保持されている値のＬＳＢ、即ち、 信号ＤＸＣはデマルチプレクサ３２６の制御入力端子に供給される。デマルチプ レクサ３２６は、論理１または論理０の値を持った信号ＤＸＣによりて、レジス タ３２４により供給される４８ビツト値をゲートして、Ｉ１０バスの各４８個の ＭＳＢ位置または４８のＬＳＢ位置に供給するようにされる。
信号ＤＸＣは、ＡＮＤゲート３１１　と３１３を介して、マイクロコートＲＡ　 Ｍ　３１１１の各半部に対する別々の書込み可動化信号を生成する。前述したよ うに、マイクロコーＰＲＡＭ３１０は、各々が９６ビツトを有する１２５語とし て構成されている。このメモリは２つの部分に分割されている。左側の半部は１ ２８語の４８個のＭＳＢを含んでおり、右側の半部はのＬＳＢを含んでいる。信 号ＤＸＣは、ＡＮＤゲート３１３において、制御回路３０８により供給される書 込み可動化信号ＷＥと組合わされて、マイクロコートＲＡ　Ｍ　３１０の左半部 のための書込み可動化信号を生成する。信号ＤＸＣは反転され、ゲート３１１に よって信号ＷＥと論理的にＡＮＤ処理されて、マイクロコードＲＡ　Ｍ　３１０ の右半部のための書込み可動化信号を生成する。
この例においては、信号ＤＸＣは、命令サイクルＴ。
の開始時の信号ＣＫのほぼ１周期の間、論理１の値を持つ。従って、マイクロコ ード制御語ＭＣは、アドレスレジスタ３２２に保持された７個のＭＳＢの値によ って表わされるアドレス値を持ワた、マイクロコードＲＡ　Ｍ　３１０中のセル の４８個のＭＳＢ位置に書込まれる。マイクロコード制御語は、第３Ｂ図に示し 信号ＷＥと一致してマイクロコードＲＡ　Ｍ　３１０に書込まれる。
命令サイクルＴ３はメモリ書込み動作を行うので、次のマイクロコート制御語は 、信号ＣＫの最初の周期では、命令レジスタ３１６にロードされない、この動作 は命令サイクルＴ３中の信号ＣＫの２番目の周期で生じる。
命令サイクルＴ３中の信号ＣＫの２番目の正方向への遷移と一致して、＠号ＭＸ Ｃの値は論理０に変り、命令サイクルＴ０について前述したように、命令取出し 動作が行われる。マイクロコードＲＡＭ・シーケンシング回路２２６は、命令サ イクルＴ４及びＴ％の間、命令期Ｔ。について述べたような態様で動作する。
第３Ｂ図に示した例では、誤ったマイクロコート制御語がレジスタ３１２と３１ ６にロードされないようにするために、命令レジスタＴ３の前半部では、信号Ｌ ＤとＬｌは禁止されている。またビデオ信号処理回路を休止状態に置くために、 命令サイクルＴ３の後半部では、制御回路３０８によって信号ＣＫＡとＣＫ　ｍ は凍結されている。
これはＡＬＵ２４４．データＲＡ　Ｍ　２２８及びピクセル補間器２４６の間の 同期動作を維持するために行われる。命令サイクルＴ３の後半部ではクロック信 号ＣＫＡとＣＫ。
は非可動化（ディスエーブル）されるので、Ａ　Ｌ　Ｕ　２４４、データＲＡ　 Ｍ　２２８及びピクセル補間器２４６の内部状態はこの期間中は変化しない。
この発明のこの実施例においては、マイクロコードＲＡ　Ｍ　３１０に対するデ ータ読出し動作とデータ書込み動作は信号ＣＫの別々の周期に行われる。しかし 、そうする代りに、マイクロコードＲＡＭ・シーケンシング回路２２６を、信号 ＣＫの１つの周期中で２つの動作を行うように構成してもよい。
制御回路３０８は、休止論理２４０により供給される信号ＰＡＵＳＥにも応答し 、クロック信号ＣＫＡとＣＫ、を凍結させる。さらに、制御回路３０８はマイク プロセッサ２２４により供給される信号ＨＡＬＴに応答し、信号ＣＫを禁止して 、実効的に、ＶＲＡＭ制御ユニット２３８を除くビデオ信号プロセッサ２１０全 体の内部状態を凍結させる。
信号ＨＡＬＴを用いてマイクロプロセッサ２２４はビデオ信号プロセッサ２１０ の制御機能を実効的に引受ける。
信号ＨＡＬＴは命令レジスタ３１６に供給されて、このレジスタをして、ゲート 回路２２３を介してマイクロプロセッサ２２４により供給されるバスＭＣＷから データを受入れしめる。マイクロプロセッサ２２４はレジスタ３１６をして、信 号ＨＡＬＴを論理１から論理０に変化させることにより、供給されたマイクロコ ート制御語をロートさせしめる。上記変化後のクロック信号ＣＫの次の周期にお いて、マイクロコートＲＡＭ・シーケンサ回路２２６はこのマイクロコード命令 が実行されるようにする。このクロック周期が完了すると、マイクロプロセッサ ２２４は再び信号）ＩＡＬＴを論理１偏に変化させ、別のマイクロコード命令を レジスタ３１６に供給する。このような動作により、マイクロプロセッサ２２４ は、マイクロコートＲＡＭ・シーケンサ回路２２６をしてバスＡ　ＢＵＳまたは ＢＢＵＳに接続されたレジスタにデータを書込ませ、あるいは、前に述べたよう に、ブートストラッププログラムをロードするようにする。さらに、マイクロプ ロセッサ２２４がバスＡ　Ｂｕｓに接続されていることと、第５図を参照して後 述するバスゲート５２０とにより、マイクロプロセッサ２２４はどのレジスタの 内容でも、また、バスＡ　ＢｕｓあるいはＢ　Ｂｕｓの内容ても読出せる。
第３Ｃ図はマイクロコードＲＡＭ・シーケンシング回路２２６によって用いられ るマイクロコード制御語、即ち、命令のフォーマットを示す、制御語は１３のフ ィールドを含んでいる。各フィールドを、以下、そのフィールドが持ち得る値と 、その値がビデオ信号プロセッサ２１Ｇの各構成素子に対して持つ作用とによっ て説明する。制御される構成素子の構造は第４図乃至第１３図を参照して後述す る。
マイクロコート制御語のビット０〜７は、ＮＥＸＴＡＤＤＲＥＳＳを形成する。
これらのビットにより表わされる値は、マイクロコートＲＡ　Ｍ　３１０におけ る、命令レジスタ３１６にロードされるべき次のマイクロコード制御語のアドレ スである。ある与えられたマイクロコード命令サイクル中、このフィールドによ って表わされた値はマイクロコートアドレスレジスタ３２２に記憶される。
条件コート選択フィールドＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬはマイクロコード制御語 のビット８〜ｌＯを占める。これらの３ビツトは、後述するデータバス回路２４ ２中の条件レジスタに保持されている条件値の１つを選択する。
選択された条件値が信号ＣＤである。この信号は条件付き分岐動作を行うために 用いられる。前に述べたように、条件付き分岐は命令レジスタ３１６に供給され るマイクロコード制御語のシーケンスの変更であり、これは選択された条件が満 足される時（即ち、ＣＤが論理ｌの時）のみに生じる０表１は条件コート選択値 とそれに対応する記述をリストしたものである。
Ｃ０ＮＤ　Ｃ０ＤＥ　ＳＥＬ　選択されたフィールドの値　−念」Ｌ９」（Ａ− ＯＮＵＬＬ条件付き分岐なし Ｉ　ＡＬＵキャリーアウトフラグ ２　ＡＬＵオーバフローフラグ ３　ＡＬＵ出力値は負である ４　ＡＬＵ出力値は０である ５　データバス２４２中のループカウンタの値は０である。
６　データバス２４２中のレジスタｋｏのしＢ ７　データバス２４２中のレジスタＲＯのＭＢ マイクロコート制御語のビット１１〜２９は、バスＡＢＵＳとＢ　Ｂｕｓを介し て回路２１０の各構成素子間でデータ値がどのように転送されるかを制御する４ つのフィールドを含んでいる。ビット１１〜１５はＡ　ＳＲＣフィールドである 。このフィールドは、構成素子のうちのどの構成素子が、あるいは、ある構成素 子中のどのレジスタが出力値をバスＡ　Ｂｕｓに供給することにより信号源とし て働くかを示す、マイクロコード制御語のビット１６〜２０はＡ　ＤＳＴフィー ルドで、このフィールドは、構成素子のうちのどれが、あるいは、ある構成素子 中のどのレジスタが、バスＡ　ＢＵＳ上にある値をその入力値として受入れるこ とにより宛先として働くかを示す、同様にフィールドＢ　ＳＲＣ，ビット２１〜 ２４．及びフィールドＢ　ＤＳＴ、ビット２５〜２９は、それぞれ、回路２１０ のどの構成素子がバスＢ　ＢｔＪＳに値を供給し、どの素子がバスＢ　ＢＵＳか ら値を受取るかを決める。バスＡ　ＢｕｓとＢ　Ｂｕｓは、ビデオ信号プロセッ サ２１０の種々の構成素子にデータと制御情報の両方を伝送することができる。
バスＡ　ＢＵＳとＢ　Ｂｕｓに結合されるレジスタとこれらのバスによって伝送 される制御情報については、回路２１０の適当する構成素子を参照して以下に述 べる。
一般的に、バスＡ　ＢＵＳとＢＢυＳに結合されたレジスタは、マイクロコード 制御語のフィールドＡＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣまたはＢ　ＤＳＴの１つ に結合される通常のデコーディング回路（図示せず）を含んでいる。このデコー ディング回路は、レジスタへのアクセスを許容する制御値が検出されると、論理 ｌ値を生じさせる。ＡＳＲＣフィールドに応答するデコーディング回路は、マイ クロコード制御語のＬＩＴ　ＳＥＬフィールド、ビット３１、における論理１の 値によりて禁止される。このビットが論理ｌの時は、ＡＳＲＣフィールド中の値 は有効なＡ　ＳＲＣ値ではなく、後述する８ビツトのリテラル値の一部である。
フィールドＡＳＲＣとＢ　ＳＲＣとによって制御されるレジスタに対し、デコー ディング回路の出力値がレジスタの出力可動化入力端子に結合される。この入力 端子に論理ｌ偵が供給されると、レジスタはその記憶されている値を該当するバ スに供給するようにされ、論理０値が供給された場合は、そのレジスタはバスに 対して高インピーダンスを呈する。フィールドＡ　ＤＳＴ及びＢ　ＤＳＴにより 制御されるレジスタに対しては、デコーディング回路の出力値がレジスタのデー ターロード入力端子に結合される。これらのレジスタは、デコーディング回路に よって供給される信号が論理ｌ値を持つている間は、該当するバスによつて伝送 されてきた値をロードするようにされる。
マイクロコード制御語のビット３０はフィールドＤＥＣＬＯＯＰ　ＣＴＲである 。このフィールドが値１を持っている時は、データバス回路２４２中のループカ ウンタは、マイクロコード命令サイクル中、その値を減じるようにされる。
マイクロコート制御ｊＭのビット３１はフィールドＬＸＴ　ＳＥＬである。この フィールドに１の値があると。
マイクロコードＲＡＭ・シーケンシング回路２２６は、その時のマイクロコード 制御語のビット８〜１５をリテラル値として扱うようにされる。この値の出所（ ソース）値として、バスＡ　Ｂｕｓの８個のＬＳＢ位置に、マイクロコード制御 語のビット３１により可動化されるデー１−回路３１７を介して供給される。デ ジタル値源３１５からのＯ値が２リテラル値が選択された時に、バスＡ　ＢＵＳ 上の８個のＭＳＢ位置に供給される。
マイクロコード制御語のビット３１は、さらに、前述したようにバスＡＢυＳを 出所として用いるレジスタと、後述するようにデータバス回路の条件コード論理 ５１８にも供給される。
マイクロコード制御語のビット３２は、ＩＮＴ　ｇＰフィールドである。このビ ットが論理ｌ値を持っている時は、マイクロプロセッサ２２４が中断される。こ の制御機能は１例えば、あるマイクロコード命令シーケンスが完了したことをマ イクロプロセッサ２２４に知らせるために使用できる。
マイクロコート制御語のビット３３は、ＬＡＴＣＩＩ　Ｃ０ＮＤ　Ｃ０ＤＥフイ ールドで、このフィールドが１の値を持つ時は、データバス回路２４２は、ＡＬ Ｕ２４４により生成された種々の条件の値を条件コードレジスタにラッチする。
この制御機能は、一般には１条件付き分岐動作に対する条件を選択する命令に先 行する命令中に含まれている。
マイクロコート制御語のビット３４と３５は、５ＨＩＦＴ　Ｃ０ＮＴフイールド である。このフィールドは、データバス回路２４２の１／ジスタＲＯによって行 われるビットシフト動作を制御する。表２は、５ＨＩＦＴ　Ｃ０ＮＴフイールド の種々の債に応答すてレジスタＲＯによって達成される機能を示す。
表　２ 値　機　能 ０　シフトなし ｌ　全てのビットなＬＳＢの方へ１ピッ１−位置シフトさせる。シフト動作前の 値のＭＳＢはシフト動作で生じた値のＭＳＢ位置に複写される。
２　全てのビットをＭＳＢの方へ１ビツト位置シフトさせる。シフトされた値の ＬＳＢは０である。
３　その時の命令サイクル中にレジスタＲＯに供給される値の上位と下位のバイ トをいれかえるマイクロコード制御語のビット３８〜４６は、マイクロコード命 令サイクル中のＡ　Ｌ　Ｕ　２４４の機能を決定する。ＡＬ　Ｕ　２４４の機能 を理解するために、初めにその構造を説明することが理解を助ける。第４Ａ図に 示すＡ　Ｌ　Ｕ　２４４は５つの部分、即ち、２つのオペランド入力レジスタ４ １０と４１２、算術論理演算回路（ＡＬＣ）４１４．出力１／ジスタ４１Ｂ及び デマルチプレクサ（ＤＥＭＵＸ）４１８、からなる、レジスタ４１２はバスＢ　 Ｂｕｓに接続されており、バスＭＣＷを通して与えられるマイクロコード制御語 のビット３６中の値１によって可動化されて、バスＢ　Ｂｕｓからの値をロード する。レジスタ４１０はバスＡ　Ｂｕｓに接続されておりマイクロコード制御語 のビット３７中の１の偵によって可動化されて、バスＡ　ＢＵＳからの値をロー ドする。ＡＬＣ４１４はレジスタ４１０と４１２に保持されている値について種 々の算術論理演算を行う、任意の１つの命令サイクル中に実行される演算は、バ スＭＣＷを通してＡＬＵに供給されるマイクロコード制御語のビット３８〜４６ のフィールドＡＬＵ　０ＰＣＯＤＨに保持されている９ビツト値によりて制御さ れる。この９ビツトのフィールドにおいて、ビット３８〜４４に保持されている 値は１表３の通りに、ＡＬＵによって実行される機能を決定する０表３において 、Ａ及びＢはそれぞれレジスタ４１０と４１２に保持されている値を表わし、Ｃ ＩＮは、ＡＬＣ４１４のキャリーイン入力端子ＣＩＮに供給される値を表わす。
３１　ＡとＢの０Ｒ（Ａ　ＯＲＢ） ３３　ＮＯＴ　Ａ ３４　演算なし ３６　ＮＯＴ　Ｂ ４７　ＡとＢのｘＯＲ ６５ＮＯＴ　Ａ＋ＣｌＮ ６７　Ａ＋ＣｌＮ ６８　ＮＯＴ　Ｂ十ＣｌＮ ７１　Ａ−Ｂ−ＮＯＴ　ＣｌＮ ７６　Ｂ＋ＣｌＮ ７７　Ｂ−Ａ−ＮＯＴ　ＣｌＮ ７９　Ａ＋Ｂ＋ＣｌＮ ８５　ＡとＢのＡＮＤ　（Ａ　ＡＮＤ　Ｂ）この表に３いて、ｒＮＯＴＪは１の 補数演算を表わし、ｒＸＯＲＪは排他的ＯＲ演算を表わす。
マイクロコート制御語のビット４５と４６は、バスＭＣＷを介してマルチプレク サ（ＭＵＸ）４２０に加えられて、キャリーイン信号ＣＩＮを変化させ、また、 ＡＤＤ動作（ＯＰ　ＣＯＤ　Ｅ　７９）を飽和を伴う２重Ａ　Ｄ　Ｄ　（ｄｕａ ｌ−ＡＤＤ−ｗｉｔｈ−ｓａｔｕｒａｔｅ　）動作に変える。ビット４５と４６ が両方共０の時、あるいは、ビット４５が０でビット４６は１の時は、マルチプ レクサ４２０は、デジタル値源４２２からの０の値を信号ＣＩＮとして供給する 。ビット４５がｌてビット４６が０の時は、マルチプレクサ４２０はデジタル値 源４２４からの１の値を信号ＣＩＮとして供給する。ビット４５と４６の両方が １の値を持つ時は、マルチプレクサ４２０により供給されるＣＩＮ入力値は、デ ータバス回路２４２の条件コートレジスタにより供給されるキャリーアウト条件 値Ｃ０ＵＴである。
Ａ　Ｌ　Ｃ４１４に生成される信号ＣＡＲＲＹ　ＯＵＴは、第４Ｂ図に示される １６ビツト加算器のＭＳＢ段により与えられるキャリーアウト信号である。信号 ５ＩＧＮは、Ａ　Ｌ　Ｃ４１４により生成される１６ビツトの出力ＭＳＢである 。信号０ＶＥＲＦＬＯＷは％ＡＬＣ４１４ニ供給される２個の入力値の符号ビッ トとＡ　Ｌ　Ｃ４１４によって生成される出力値の符号ビットとの論理的組合わ せである。この信号は、２個の負の入力値によって正の出力値が生成される時或 いは２個の正の入力値によりて負の出力値が生成される時に論理１を持っている 。３個の符号ビットの他の組合わせすべてに対して、信号０ＶＥＲＦＬＯＷは論 理０の値を持っている。
加算動作は、ビット４５が０でビット４６が１である時に飽和を伴う２重加算動 作になる。この飽和を伴う２重加算動作では、１６ビツトのレジスタ４１０及び ４１２の各々は２個の８ビツト値を収容しているものとして処理される。レジス タ４１０に保持される値の８個のＭＳＢとレジスタ４１２に保持される値の８個 のＭＳＢとが加算され。
その加算結果が出力レジスタ４１６の８個のＭＳ１３に記憶される。同様に、レ ジスタ４１０及び４１２に保持される値のそれぞれの８個のＬＳＢが互いに加算 され、その加算結果がレジスタ４１６の８個のＬＳＢに記憶される。これらの加 算動作の何れによってもオーバフロー状態が生じることはなくＡＬＣ４１４中の 回路によって加算料が飽和する。もし２重加算動作への入力値が８個のＬＳＢの 和或いは８個のＭＳＢの和の何れかによって負のオーバフロー状態或いは正のオ ーバフロー状態が生じるようなものであれば、加算用に与えられる値はそれぞれ ０或いは２５５に飽和しており、これらは８ビツトの符号のない２進値によって 表わされ得る最小値及び最大値である。
従来型の加算と飽和を伴う２重加算動作との間で切替を行うために、従来型でな い加算器がＡ　Ｌ　Ｃ４１４に使用される。
第４Ｂ図には、Ａ　Ｌ　Ｃ４１４に使用されるのに適した加算器がブロック図で 示されている。従来型の１６ビツトの算術論理演算回路てあれば、２個の１６ビ ツトから成る２の補数とキャリーイン信号とを加算して１６ビツトから成る２の 補数の出力値とキャリーアウト信号とを生成できる１６ビツト加算器が含まれて いる。第４Ｂ図に示される回路は、信号５ＰＬＩＴに応答してこの信号５ＰＬＩ Ｔが０の時は従来型の１６ビツトの２の補数加算器として動作し、信号Ｓ　Ｐ　 Ｌ　Ｉ　Ｔ　６＜　１の時は上述の飽和を伴う２重加算モードで２個の独立した ８ビツト加算器として動作する。
第４Ｂ図において入力ポートＡ及びＢに供給される２個の１６ビツト入力値は各 々８個のＭＳＨの部分（以下８Ｍ５Ｂ部分と呼ぶ）と８個のＬＳＢの部分（以下 ８ＬＳＢ部分と呼ぶ）とに分割される。八人力値及びＢ入力値の８Ｍ５Ｂ部分は それぞれ加算器４５０の異なる入力ポートに供給される。Ａ入力値及びＢ入力値 の８ＬＳＢ部分はそれぞれ加算器４５２の異なる入力ポートに供給される。この 実施例に使用される加算器４５０及び４５２は従来型の８ビツトの２の補数加算 器である。加算器４５２へのキャリーイン入力信号はＡ　Ｌ　Ｃ４１４へ供給さ れる信号ＣＩＮである。加算器４５０へのキャリーイン入力信号はＡＮＤゲート ４５４によって与えられる。この信号は、加算器４５２によって与えられるキャ リーアウト信号ＣＯｏとインバータ４５６によって与えられる信号５ＰＬＩＴの 論理反転分である信号５ＰＬＩＴとの論理ＡＮＤ　（論理ａ）である、加算器４ ５０によって与えられる８ビット出力値号のＭＳＢ位置の信号は、Ａ　Ｌ　Ｃ４ １４によって与えられる値の極性を示す条件信号５ＩＧＮである。加算器４５０ ノキヤ’）−７ウト信号ＣＯ，は、ＡＬＣ４１４によって与えられる信号ＣＡＲ ＲＹ　ＯＵＴである。
加算器４５０によって与えられる８ビツト値は、ＡＬＣ４１４の入カポ−１−Ａ 及びＢに供給された値の８個のＭＳＢの２の補数布である。この出力値のＭＳＢ は排他的ＯＲゲート４７２の一方の入力端子に供給され、このＯＲゲート４７２ の他方の入力端子は信号５ＰＬＩＴを受取る。
排他的ＯＲゲート４７２によって与えられる出力信号は。
加算器４５０によって与えられる値の７個のＬＳＢと連結され、８ビツトの変形 和が生成される。信号５ＰＬＩＴがＯの時、この変形和は、２個の８ビツトの２ の補数値の和を表わす８ビツトの２の補数値である。しかし、信号５ＰＬＩＴが １である時、この変形和は８ビツトの符号のない２進値と８ピッ１−のオフセッ ト１２８の２進値との和を表わす８ビツトの符号のない２進値である。
ＡＬＣ加算器に供給される入力値の形の変更は加算器の回路の機能ではなくビデ オ信号プロセッサ２１０をプログラムするために定められた約束である。この約 束によって、＠号５ＰＬＩＴが０の値を持つ時、ＡＬＣ加算器に供給される値は 従来型の１６ビツトの２の補数値である。しかし信号５ＰＬＩＴが１の値を持つ 時２加算器４５０及び４５２の各々に供給される値の一方は８ビツトの符号のな い２進偵であり、他方はオフセット１２８表記の８ビツト偵である。これらの値 は、バスＡ　Ｂｕｓ或いはＢ　Ｂｕｓに対する出所として動作し得る如何なる装 置の如何なるレジスタによっても与えられる。
信号５ＰＬＩＴが１の時、８ピッ１−の符号のない２進入力値は０と２５５の間 の値の範囲を占め、オフセット１２８はそれぞれに対して−１２８と＋１２７の 間の値の範囲を占めることが出来る。従つて、変形和は−１２８と３８２を含め てその間の値を表わすことが出来るつしかじ、このモードでの変形和は８ビツト の符号のない２進数であるため、０と２５５の間の数だけが有効である０図４Ｂ 図に示されるＡＬＣ加算器には、この有効な範囲外にある値を検知し、変形和の 値を０より小さい値に対してはＯに又２５５より大きい値に対しては２５５に飽 和させる即ち限定する。
ＡＮＤゲート４７０が、変形和の値が２５５より大きいことを示す正のオーバフ ロー信号ｐｏｖ、を発生する。ＡＮＤゲート４７０への３つの入力信号は、信号 ５ＰＬＩＴと、加算器４５０からのキャリーアウト信号ＣＯｒ　と、加算器４５ ０によって与えられる８ピツ１〜値のＭＳＢである。信号ｐｏｖ、は、信号５Ｐ ＬＩＴが０の時、或いは信号５ＰＬＩＴが１で変形和の値が２５６より小さい時 にＯとなる。信号ｐｏｖ、は８個のＮＯＲゲート４７４の各々の一方の入力端子 に供給される。ＮＯＲゲート４７４の各々の他方の入力端子は、それぞれ変形和 の８ビツトの異なる１つを受取る。
ＮＯＲゲート４６８が信号「ロコゴと、信号Ｃｏ。
と、加算器４５０によって与えられる８ビツト値のＭＳＢとに応答して負のオー バフロー信号ＮＯＶ、を発生する。この信号ＮＯＶ、は、変形和がＯより小さい 値を持つことを示す、信号Ｎ０ＶＩは８個のＮ０ＦＬゲート４７６の各々の一方 の入力端子に供給される。ＮＯＲゲート４７６の各々の他方の入力端子は、それ ぞれ８個のＮＯＲゲート４７４によって与えられる信号のうちの異なる１つを受 取る。ＮＯＲゲート４７６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出力 信号の８個のＭＳＢである。
加算器４５２は、上述した値制限回路と同様の回路に結合されている。ＮＯＲゲ ート４７６に相当する８個のＮ。
Ｒゲート４６６の８個の出力信号は、ＡＬＣ加算器の１６ビツト出力信号の８個 のＬＳＢである。
マイクロコード制御語のビット４５及び４６がそれぞれ０及び１の値を持つ時、 信号５ＰＬＩＴは１でＡＬＣ加算器は飽和を伴う２重加算モードで動作するよう に制御される。マイクロコート制御語のビット４５及び４６の値の他の組合わせ に対して、信号５ＰＬＩＴは０でＡＬＣ加算塁は従来型の１６ビツトの２の補数 加算器として動作するように制御される。
次にＡＬＣ加算器のその２つのモードの各々における動作について説明する。信 号５ＰＬＩＴが０である時、ＡＮＤゲート４５４は加算器４５２の出力端子ＣＯ ０からのキャリーアウト信号を加算器４５０のキャリーイン入力端子ＣＴＩに供 給するように制御され、加算器４５０及び４５２は１個の１６ビツトの２の補数 加算器として構成される。０の値の信号５ＰＬＩＴか排他的ＯＲゲート４６２及 び４７２に供給されると、これらのゲートは加算器４５２及び４５０によって与 えられる８ピッ１−の出力値のＭＳＢをそのまま通過させてそれぞれ各ＮＯＲゲ ート４６４及び４７４に供給する。０の値の信号５ＰＬＩＴがＡＮＤゲート４６ ０及び４７０に供給されると、これらのゲートは０の値の正のオーバフロー信号 Ｐ　ＯＶ　ｏ及びｐｏｖ、をそれぞれ各ＮＯＲゲート４６４及び４７４に供給す る。同様に、論理ｌの値の信号５ＰＬＩＴがＮＯＲゲート４５８及び４６８に供 給されると、これらのゲートは０の値のオーバ７０−信号Ｎ０ＶＯ及びＮＯＶ□ をそれぞれ各ＮＯＲゲート４６６及び４７６に供給する。０の偵の信号ｐＯＶＯ 及びＮＯＶ。がＮＯＲゲート４６４及び４６６に供給された結果、加算器４５２ によって与えられる出力値は２回反転され従フて加算器４５２の出力ポートにお ける値はＡＬＣ加算器によって与えられる１６ビツト値の８個のＬＳＢとして与 えられる。加算器４５０によって与えられＮＯＲゲート４７４及び４７６を介し てＡＬＣ加算器の出力ポートに供給される８個のＭＳＢの値についても同様であ る。
信号５ＰＬＩＴが論理ｌの値を持つ時、インバータ４５６によフて与えられる信 号５ＰＬＩＴは論理Ｏの値を持ち、ＡＮＤゲート４５４による加算器４５２から のキャリ−アウト信号の加算器４５０のキャリーイン入力端子ＣＩ、への供給が 止められる。これによって、加算器４５０及び４５２は２個の別個の８ビツト加 算器ととして構成される。論理ｌの信号５ＰＬＩＴが排他的ＯＲゲート４６２及 び４７２に供給されると、これらのゲートは加算器４５２及び４５０によって与 えられたそれぞれの８ビツト値のＭＳＢを論理的に反転する。このＭＳＨの反転 は、加算器４５２及び４５０の各々によって与えられる８ビツトの符号のない２ 進値が８ビツトの符号のない２進偵とオフセット１２８の２進値との和を適切に 表わすように行われる。
信号５ＰＬＩＴが論理ｌの値を持つ時、ＡＮＤゲート４６０及び４７０はそれぞ れ正のオーバフロー信号ｐｏｖ。
及びｐｏｖ、を発生し、ＮＯＲゲート４５Ｂ及び４６８（１れぞれ負のオーバフ ロー信号ＮＯＶ、及びＮＯＶ、を発生する。負のオーバフロー信号Ｎ０Ｖ１が論 理１の時、８個のＮＯＲゲート４７６の出力信号はすべて論理０となり、ＡＬＣ 加算器によって生成される値の最上位のバイトの値は０となる。信号ｐｏｖ、が 論理ｌの時、８個のＮＯＲゲート４７４の出力値はすべて論理Ｏとなる。これら の信号はＮＯＲゲート４７６によりて反転される。従って、ＡＬＣ加算器の出力 値の８個のＭＳＢはすべて論理１の値を持つ、これは２５５の符号のない２進偏 に相当する。ＮＯＲゲート４６６及び４６４にそれぞれ供給される信号Ｎ　ＯＶ 、及びｐｏｖ、についても同様である。
表３に示す動作の何れかを行うことによって得られた結果は出力レジスタ４１６ に記憶される。このレジスタ４１６は、マイクロコード制御語のフィールドＡ　 ＳＲＣ及びＢ　ＳＲＣの適切な値に応答するデマルチプレクシング回路４１８に よってバスＡ　Ｂｕｓ及びＢ　Ｂｕｓの一方或いは両方に結合できる。
この実施例に使用されるＡＬＣは代表的な例である。
デジタル論理設計の当業者であれば、上述したものと等しい動作を行うことが可 能な代りの回路を設計製作できる。
ＡＬＵの入力レジスタ４１０及び４１２は、マイクロコード制御語のバスの出所 フィールド及び宛先フィールドＡＳＲＣ，Ａ　ＤＳＴ、Ｂ　ＳＲＣ及びＢ　ＤＳ ＴにかかわりなくそれぞれバスＡ　Ｂｕｓ及びＢ　Ｂｕｓをアクセスする。従っ て、１つの動作で、マイクロコートＲＡＭ・シーケンシング回路２２６はデータ 値をバスＡＢＵＳ及びＢ　Ｂｕｓの各々の出所から宛先まで転送するように命令 し、同時に、ＡＬＵが転送されるデータ値の一方或いは両方について動作するよ うに命令できる。
Ａ　Ｌ　Ｕ　２４４への入力値の１つの出所とＡ　Ｌ　Ｕ　２４４からの出力値 の宛先とは、データバス回路２４２中のレジスタファイル５１０である。第５図 はこの実施例に使用されるデータバス回路２４２をブロック図で示している０代 表的な例であるこの実施例に使用されるレジスタファイル５１０には、ＲＯ，Ｒ １、Ｒ２及びＲ３の計４個の汎用レジスタが含まれている。これらのレジスタの 各々は、）くスＡ　Ｂｕｓ及びＢ　Ｂｕｓの両方に結合されている。
バスＭＣＷを介して与えられるマイクロコード制御語のフィールドＡ　ＳＲＣ及 びＢ　ＳＲＣの制御によってこれらのレジスタの何れも一方或いは両方のバスに 値を供給できる。しかし、レジスタは、フィールドＡ　ＤＳＴ及びＢ　ＤＳＴに 応答してどの１つのマイクロコード命令サイクルに３いてもバスＡ　Ｂｕｓ及び Ｂ　Ｂｕｓの一方のみの宛先となることが出来る。上述のようにレジスタＲＯに は、マイクロコード制御語の５ＨＩＦＴ　Ｃ０ＮＴフイールドに応答してレジス タの内容をより上位の桁或いはより下位の桁のビット位置にシフトする或いはレ ジスタに供給される値の８個のＭＳＢ及び８個のしＳＢを交換する回路が含まれ ている。
レジスタＲＯのＭＳＢ及びＬＳＢは、それぞれ条件コートレジスタ５１４の異な る入力端子に供給される。これらの値に加えて条件コートレジスタ５１２は、デ ジタル値源５１３からの０の値と、ＡＬＵ２４４によって与えられる条件値５Ｉ ＧＮ、ＺＥＲＯｌＯｖＦＬＯＷ及びＣＡＲＲＹ　ＯＵＴと、ループカウンタ５１ ４によって保持される値が０であることを示す条件値とを受取る０条件コードレ ジスタ５１２はマイクロコート制御語のＬＡＴＣＨＣ０ＮＤ　Ｃ０ＤＥフイール ドに応答してマイクロコード命令サイクルの終りにＡ　Ｌ　Ｕ　２４４によって 得られる条件値を記憶する。他の条件コートは、それらの発生と非同期的に条件 コートレジスタ５１２中ヘラツチされる。
条件コード論理５１８が、マイクロコード制御語のＣ０ＮＤ　Ｃ０ＤＥ　ＳＥＬ フィールドに応答して、上述のようにマイクロコートＲＡＭ・シーケンシング回 路２２６において条件分岐動作を行うのに使用される条件信号ＣＤとして条件コ ードレジスタ５１２に保持される条件値のうちの１つを選択する。また条件コー ト論理５１８は、マイクロコード制御語のＬＩＴ　ＳＥＬフィールドに応答して 、Ｃ０ＮＤ　Ｃ０ＤＥ　ＳＥＬフィールドがＡＳＲＣフィールドと共に使用され ている時条件の選択を禁止してリテラル値をバスＡ　Ｂｕｓに供給する。
ループカウンタ５１４は、マイクロコート制御語のフィールドＡ　ＳＲＣ及Ａ　 ＤＳＴの制御によってバスＡＢＵＳ上でデータ値の出所或いは宛先の何れかとし て動作できる１６ビツトのカウンタである。ループカウンタ５１４はマイクロコ ート制御語のビット３０が論理ｌの値を持つ時にクロック信号ＣＫ　ｖｓに同期 して減少する。このカウンタ５１４は１反復ループにおける命令がマイクロコー ドシーケンサ２２６によって遂行される回数をカウントするのに使用される。
動作の一般的なモードでは、バスＡ　Ｂｕｓ及びＢＢＵＳは完全に独立している 。しかし、ビデオ信号プロセッサ２１０は、これらの２つのバスが単一のバスと して結合される状態中に置かれることがある。このモードは）ＩＡＬＴモードで ある。プロセッサ２１Ｇはマイクロプロセッサ２２４によってＨＡＬＴモードに 置かれることカイある、マイクロプロセッサ２２４によって与えられる信号ＨＡ ＬＴによって、双方向ゲート回路５２０が両バスを結合する。このモードの時、 マイクロプロセッサ２２４はどのレジスタをもこの結合されたバス上で出所或い は宛先としてアクセスすることが出来る。この特徴ある構成によって、ビデオ信 号プロセッサ２１Ｇのテストは容易になり、マイクロプロセッサ２２４はプロセ ッサ２１０をこれが多数の所定状態の何れにおいても開始するように接続できる 。この実施例では示していないが、バスゲート回路５２０はマイクロコード制御 語の１つにビット例えばビット４７によって制御するようにしてもよい、マイク ロコード命令の制御によって５ゲ一ト回路５２０はバスＡＢυＳとＢ　Ｂｕｓと を結合し１両バスの一方の上にある出所によって与えられるデータを他方のバス に結合された宛先へ転送することも可能である。
４個の汎用レジスタＲＯ１Ｒ１，Ｒ２及びＲ３に加えてビデオ信号プロセッサ２ １０は、データ値の一時記憶のためデータＲＡＭ回路２２８を使用する。第６図 はこの実施例と共に使用されるデータＲＡＭ回路２２８の細部をブロック図で示 している。データＲＡＭ回路２２８には、２５６ｘ１６ビツトのＲＡＭ６１０． ４個のアドレスレジスタＤＲＯ，ＤＲ１，ＤＲ２及びＤＲ３を持つレジスタファ イル６１２．増加／減少回路（ＩＮＣ／ＤＥＣ）６２２及び制ｍ回路Ｓ１４が含 まれている。制御回路６１４はマイクロコード制御語のフィールドＡ　ＳＲＣ， Ａ　Ｄ　Ｓ　Ｔ　。
Ｂ　ＳＲＣ及びＢ　ＤＳＴに応答して、ＲＡＭ６１０への及びＲＡ　Ｍ　６１０ からデータを転送し、またレジスタファイＪし６１２の種々のレジスタ中のアド レスイ直をロードし、またこれらのアドレス値を増加或いは減少させることも可 能である。
正規動作モードにおいて、マイクロコード制御語の関連フィールドがバスＭＣＷ を介して制御回路６１４に供給される。ＲＡ　Ｍ　６１０をアクセスするための アドレスを表わす値は１例えばＡＬＵ回路２４４によって、マルチプレクサ（Ｍ ＵＸ）６１６の１つの入力ポートにバスＡ　ＢＵＳの８個のＬＳＢ位置として供 給される。マルチブ１／クサδ１６のもう１つの入力ボートには、以下に述べる ように増加／減少回路６２２によフて発生される８ビツトアドレス値が供給され る。マルチプレクサ６１６は、制ｇｉ回路６１４によって与えられる信号ＭＣＩ によって制御されて入力ポートに供給される２個のアドレス値のうちの一方をレ ジスタＤＲＯ乃至ＤＲ３に供給する。レジスタＤＲＯ乃至ＤＲ３は、８ビット並 列入力並列出力レジスタであり、それぞれ信号し。、Ｌｌ、Ｌｔ及びＲ３に応答 して各入力ポートに供給される値をロードする。レジスタＤＲＯ乃至ＤＲ３によ って与えられる出力値は、それぞれマルチプレクサ（ＭｔｊＸ）６１Ｂの異なる 入力ポートに供給される。マルチブ１／クサ６１８は、制御回路６１４によって 与えられる制御信号ＭＣ２によって制御されて１／ジスタＤＲＯ乃至ＤＲ３によ って保持されるアドレス値のうちの１つを８ビツトアドレスレジスタ（ＡＤＤＲ ＲＥＧ）６２０の入力ポートに供給する。このアドレス値は、制御回路６１４に よつて与えられる制御信号ＬＡに応答するアドレスレジスタも２０中ヘロードさ れる。アドレスレジスタ６２０に保持されるアドレス値はＲＡ　Ｍ　６１０のア ドレス入カポ−１−と増加／減少回路６２２の入力ポートとに供給される。この 増加／減少回路６２２は、制御回路６１４によって与えられる信号１／Ｄによっ て制御されて入力ポートに供給されたアドレス値を増加或いは減少させてこの変 形アドレス値を上述のようにマルチプレクサ６１６の第２の入力ポートに供給す る。
マルチプレクサ６１８によって与えられるアドレス値は、３状態のゲート６１９ を介してバスＡ　Ｂｕｓに供給されることがある。このゲート６１９は、制御回 路６１４によって与えられる信号ＲＯに応答して、マルチプレクサ６１８とソー ス６２１とによって与えられる１６ビツト値か或いは高インピーダンスの何れか をバスＡ　Ｂｕｓに供給する。この実施例ではゲート６１９の使用により、レジ スタＤＲＯ乃至ＤＲ３に保持される値を８ビツトデータ値としてバスＡ　Ｂｕｓ に供給することが出来る。バスＡ　Ｂｕｓに供給される値の８個のＭＳＢはＯに 設定される。バスＭＣＷを介して与えられるマイクロコード制御語Ａ　ＳＲＣフ ィールドが、レジスタＤＲＯ乃至ＤＲ３の１つがバスＡ　Ｂｕｓを介して転送さ れるべきデータ値の出所であることを示す時、信号ＲＯがゲート６１．９を制御 して値をバスＡ　ＢＵＳに供給するようにする。
ＲＡ　Ｍ　６１０中へ記憶すべきデータ値は、２個の１６ビツトバスＡ　Ｂｕｓ 及びＢ　Ｂｕｓを介してデータＲＡＭ回路２２８に供給される。１６ビツトの３ 状態のゲート６２４が、制御回路６１４によって与えられる信号ＡＩＮに応答し てバスＡ　ＢＵＳからのデータ値或いは高インピーダンスの何れかをＲＡ　Ｍ　 ６１０のＩ１０バスに供給する。同様のゲー１−６２６が、制御回路６１４によ って与えられる信号ＢＩＮに応答してバスＢ　Ｂｕｓからのデータ値或いは高イ ンピーダンスを選択的にＲＡ　Ｍ　６１０のＩ１０ハスに供給する。
ＲＡ　Ｍ　６１（ｌのＩ１０バスに供給されたデータ値は、アドレスレジスタ６ ２０に保持されるアドレス値によってアト１／スされたデータセルに書込まれる 。制御回路６１４は書込可動化信号ＷＥを発生し、ＲＡ　Ｍ　６１０はこの信号 ＷＥに応答して所定のメモリサイクル中にデータ値をアト１ノスされたセルに書 込む。
データ値は、メモリサイクルの少なくとも一部中に信号ＷＥを論理Ｏの状態に保 持することによつてＲＡＭ６１０のアドレスされたセルから読取ることが出来る 。ＲＡ　Ｍ　６１０から読取られた値は、バスＡ　ＢＵＳ及びＢＢＵＳの一方或 いは両方にそれぞれゲート６２８及び６３０を介して供給することか出来る。こ れらのゲート６２８及び５３０は、ゲート６２４及び６２［ｉと同様であり、そ れぞれ制御回路６１４によって与えられる信号ＡＯυ丁及びＢ０ＵＴに応答して 、ＲＡＭ６１０によってそのＩ１０バスを介して与えられる出力値或いは高イン ピーダンスをそれぞれバスＡ　ＢＵＳ及びＢ　Ｂｕｓに供給する。
上述のようにデータＲＡＭ回路２２８が行う動作はマイクロコード制御語のフィ ールドＡ　ＳＲＣ，Ａ　Ｄ　ＳＴ、ＢＳＲＣ及びＢ　ＤＳＴの値によりて決定さ れる。下の表４には、これら４つのフィールドの種々の値に応じて行われる動作 が示されている。
２　ＤＲ２ＤＲ２ ３”ＤＲ３冨ＤＲ３ ４”ＤＲＺ　◆＋　”Ｄ　Ｒ２令÷ ５　”ＤＲａ◆◆　”ＤＲ３◆◆ ６　ＤＲ・２−”ＤＲＺ− ７”ＤＲ３−”ＤＲ３−− １６”Ｄ　ＲＯ’Ｄ　Ｒ０ １７”Ｄ　Ｒｌ　”Ｄ　Ｒ１ １８”ＤＲＯ◆÷　”ＤＲＯ◆◆ １９　”ＤＲＩ　◆◆　”ＤＲＩ　◆中２０　”Ｄ　ＲＯ−”Ｄ　ＲＯ−− ２１”Ｄ　Ｒ１−”Ｄ　Ｒｌ　−− ２８ＤＲＯＤＲＯ ２９ＤＲＩ　ＤＲＩ ３０　ＤＲＺ　ＤＲＺ 特表千３−５０１５５６　（１５） ３１　ＤＲ３ＤＲ３ Ｒ２Ｏ３能は、ビデオ信号プロセッサ２１０に対するマイクロコード制御語を発 生するのに使用されるアセンブラ言語のように符号化される。レジスタの記号の 前に付けられている＊印は、書込まれる値或いは読取られる値がレジスタに保持 される値によってアドレスされるＲＡＭセルへ転送される値或いはそのＲＡＭセ ルから転送される値であることを示している。レジスタの記号の前に＊印がない 場合は、書込まれる値或いは読取られる値はその記号のレジスタに保持される８ ビツト値で岑る。レジスタの記号の後に付けられた「＋＋」及び「−一」は、そ れでれそのレジスタ中の値が、アドレスされたメモリセルがアクセスされた後に 増加或いは減少させられることを示している。
符号化された動作がＡ　ＳＲＣ或いはＢ　ＳＲＣの欄にある場合、その動作は読 取動作であり、その出力値はそれぞれバスＡ　ＢＵＳ或いはＢ　ＢＵＳへとゲー トされる。符号化された動作がＡ　ＤＳＴ或いはＢ　ＤＳＴの欄にある場合、そ の動作は書込動作であり、その入力値はそれぞれバスＡ　ＢＵＳ或いはＢ　Ｂｕ ｓによって与えられる。
第７Ａ図乃至第７Ｅ図は、マイクロコード制御語のフィールドＡ　ＳＲＣ，Ａ　 ＤＳＴ、Ｂ　ＳＲＣ及びＢＤＳＴに対応して制御回路６１４が与える種々の信号 を示すタイミング図である。第７Ａ図乃至第７Ｅ図のタイミング図には本願の他 のタイミング図と比較するためにマイクロコードＲＡＭ・シーケンシング回路２ ２６によって与えられるクロック信号ＣＫＡが示されている。
第７Ａ図には、８ビツト値をバスＡ　ＢＵＳからレジスタＤＲＯに書込む要求（ 即ちＡ　Ｄ　Ｓ　Ｔ　＝　２８）に応答して制御回路６１４が与える種々の信号 のタイミングが示されている。命令サイクル中の初期の所定時点で、レジスタＤ ＲＯに書込まれるべき値ＶＡＬがバスＡ　ＢＵＳに供給される。この命令サイク ル中、制御回路６１４は信号ＭＣＩを論理ｌに保持し、この信号に応答してマル チプレクサ６１５はバスＡ　ＢＵＳの８個のＬＳＢ位置によって運ばれる値をレ ジスタＤＲＯ乃至ＤＲ３の入力ポートに供給する。バスＡ　Ｂｕｓに供給された 値が安定すると、制御回路６１４はパルス信号り、を発生し、この信号Ｌ０に応 答してレジスタＤＲＯはその入力ポートに供給された値をロードする。レジスタ ＤＲ１，ＤＲ２及びＤＲ３をロードさせる指令も同様であり、パルス信号Ｌｓ、 Ｌ＊及びＬ３のうちの１つが第７図Ａに示すパルス信号Ｌ０の代りに発生される 。
第７Ｂ図には、レジスタＤＲＯに保持される値をバスＡ　Ｂｕｓの８個のＬＳＢ 位置に転送する（即ちＡＳＲＣ＝　２８）ために制御回路６１４が発生する信号 のタイミングが示されている。命令サイクルが開始したすぐ後の所定時点で制御 回路６１４は信号ＭＣ２が０の値を持つように変える。この信号ＭＣ２に応答し てマルチプレクサ６１８は、レジスタＤＲＯに保持される値をゲート６１９の入 力ポートに供給する。信号ＭＣ２を変えた後、制御回路６１４は信号ＲＯとして 論理ｌをゲート６１９に供給する。この信号ＲＯに応答してゲート６１９は、レ ジスタＤＲＯに保持される値をバスＡ　Ｂｕｓの８個のＬＳＢ位置に供給し、０ の値をバスＡ　Ｂｕｓの８個のＭＳＢ位置に供給する。レジスタＤＲ１，ＤＲ２ 及びＤＲ３中の値も同様の信号変更シーケンスを用いて読取ることが出来る。唯 一の違いとしては、信号ＭＣ２の値が第７Ｂ図に示す０の代りにそれぞれ１．２ 及び３となる。
第７Ｃ図には、レジスタＤＲＯに保持されるアドレス値によってアドレスされる Ｒ　Ａ　Ｍ　６１０のメモリセルから値を読取る（即ちＡ　５ＲＣ＝１６）のに 使用される信号のタイミングが示されている。この動作のため、制御回路６１４ はまず、信号ＭＣ２を０の値を持つように変え、この信号ＭＣ２に応答してマル チプレクサ６１８はレジスタＤＲＯに保持されるアドレス値をアドレスレジスタ ６２０の入力ポートに供給する。この信号が安定すると、制御回路６１４はパル ス信号ＬＡを発生し、これによってアドレス値がアドレスレジスタ６２０中ヘロ ードされる。
アドレス値がＲＡ　Ｍ　６１０のアドレスデコート論理を通過するとアドレスさ れた値はＲＡ　Ｍ　６１０のＩ１０バス上に得られる０次に制御回路６１４は、 信号ＡＯＵＴの値を論理ｌに変えることによってこのアドレスされた値をバスＡ 　ＢＵＳへとゲートする。レジスタＤＲＩによってアドレスされる値も、信号Ｍ Ｃ２の値か０の代りに１となること以外は同じ命令シーケンスを用いて読取るこ とが出来る。この実施例において、１／ジスタＤＲ２或いはＤＲ３によつてアド レスされるＲ　Ａ　Ｍ　６１０中のデータは、バスＢ　ＢＵＳのみを介して読出 すことも出来る。これらの信号を読取るための信号のシーウ゛ンスは、第７Ｃ図 のＭＣ２の値をそれぞれ２或いは３に変え、ゲート用信号ＡＯＵＴの代りに信号 ＢＯＵＴを使用することによって得ることが出来る。
第７Ｄ図には、データＲＡＭ回路２２８がバスＢ　ＢＵＳによって与えられる値 をレジスタＤＲＺ中に保持されるアドレス値を持つＲＡ　Ｍ　６１０のセルへ書 込む（即ち。
Ｂ　ＤＳＴ＝２）ように制御する信号が示されている。
この動作における第１段階として、制御回路６１４は信号ＭＣ２の値を２に変え る。この信号ＭＣ２に応答してマルチプレクサ６１８は、レジスタＤＲＺ中に保 持されるアドレス値をアドレスレジスタ６２Ｇの入力ポートに供給する。アドレ ス値が安定すると、制御回路６１４はパルス信号Ｌ＾を発生し、この信号Ｌ＾に 応答してアドレスレジスタ６２０は入力ポートに供給された値をロードする。Ｒ Ａ　Ｍ　６１０へ供給されたアドレス値が安定した後１制御回路５１４が信号Ｂ ＩＮを論理ｌの値に変え、この信号ＢＩＮに応答してゲート６２６はバスＢ　Ｂ ＵＳ上の債をＲＡＭ６１０のＩ１０バスへ供給する。安定期間後に制御回路６１ ４はパルス信号ＷＥを発生し、この信号ＷＥに応答してＲＡ　Ｍ　６１０はその Ｉ１０バス上のデータをそのアドレス入力ボートに供給されたアト１／ス値を持 つセルに書込む、レジスタＤＲａ中のアドレス値を使用してデータ値をバスＢ　 ＢＵＳからＲＡ　Ｍ　６１０に書込むのに使用される信号は、信号ＭＣ２が２で はなく３の値を持つこと以外は第７Ｄ図に示されるものと同じである。この実施 例では、バスＡ　ＢＵＳ上のデータを使用するメモリ書込動作はレジスタＤＲＯ 及びＤＲＩのみを使用してもよい、従って、これらの動作（Ａ　ＤＳＴ＝２８或 いは２９）に使用される信号を表わすとすると、第７Ｄ図は５３つの点即ち信号 Ｂ　Ｂｕｓが信号Ａ　Ｂｕｓになり、信号ＭＣ２の値がそれぞれ０或いはｌにな り、信号ＢＩＮが信号ＡＩＮになって変えられることになる。
第７Ｅ図は、第７Ｄ図と同様の動作を表わすが、アドレス値かデータ値の記憶後 に増加させられる点で異なる。この動作は、フィールドＢ　ＤＳＴ中の値が４の 時に発動される。信号Ｂ　ＢＵＳ、ＭＣ２、ＬＡ、ＢＩＮ及びＷＥは、第７Ｄ図 に関して説明したものと同じである。更に２信号ＢＩＮの値を変えるとすぐに、 制御回路６１４は信号Ｉ／Ｄを論理１の値を持つように変える。この信号Ｘ／Ｄ に応答して増加／減少回路６２２は、アドレスレジスタ６２０に保持される値を 増加させてその結果得られた値をマルチプレクサ６１６の第２の入力ポートに供 給する。この値が安定すると、制御回路６１４はパルス信号ＭＣＩを発生し、こ れによって増加したアドレス値はレジスタＤＲＯ乃至Ｄ・Ｒ２に供給される。信 号ＭＣＩが論理ｌの状態にある間、制御回路５１４はパルス信号り。
を発生し、これによって増加したアドレス値はレジスタＤＲ２にロードされる。
命令サイクルの間ずっと信号１／Ｄの値を論理Ｏに保持することによって、第７ Ｅ図に示す信号を変えてアドレス値を増加させる代りに減少させることが出来る 。レジスタＤＲＯ１ＤＦＬＩ及びＤＲ３を使用する書込動作用の信号は、第７Ｅ 図に基づいて、信号Ｂ　Ｂｕｓ、ＭＣ２及びＢＩＮを第７Ｄ図に関して上述した ように変えることによって得ることが出来る。更に、読取・増加動作（Ａ　５Ｒ Ｃ−１８及び１９とＢ　５ＲＣ−４及び５）と読取減少動作（Ａ　５ＲＣ−２０ 及び２１とＢ　５ＲＣ＝６及び７）に使用される信号は、第７Ｅ図から信号ＭＣ Ｉ、１／Ｄ及びり、を適切に変えて第７Ｃ１］に示される信号に付加えることに より得られる。
この実施例において、第７Ａ図乃至第７Ｅ図に示されるパルス信号は、クロック 信号源２２５によってデータＲＡＭ回路２２８に与えられる２５　ＭＨｚの信号 ＣＬＫのパルスを選択的にゲートすることによって及びゲートされたクロックパ ルスを縦続接続されたゲート素子を介して遅延させることによって生成すること が出来る。クロック信号ＣＬＫがその制御信号を生成するのに使用されても、デ ータＲＡＭ回路２２８はクロック信号ＣＫＡ及びＣＫ　ｍに応答し、これらのク ロック信号がＰＡＵＳＥ或いはＨＡＬＴの指令によって凍結される時その動作を 停止する。
デジタル信号処理回路設計の当業者であれば、第６図、第７Ａ図乃至第７Ｅ図及 びこれに関連する説明から容易にデータＲＡＭ回路２２８に使用するに適した制 御回路６１４を作ることが出来る。
第１Ｂ図に関して上述したように、映像セグメントは、前の映像からの対応する セグメントの変形として符号化できる。相対的エンコーディングと呼ばれるこの 符号化の形には、２個のセグメント（例えば第１Ｂ図からのΔＸ及びΔＹ）にお ける対応するピクセル位置相互間の水平及び垂直方向のオフセットを表わすパラ メータが含まれている。上述したように、これらのオフセットの値は隣接するビ クセル相互間の距離の分数で表わすことが出来る。ピクセルオフセット値の分数 部分がＯでない映像を適切にデコードするために、ビデオ信号プロセッサ２１０ には前のフィールドにおけるセグメントのピクセルから疑似ビクセルを発生する 回路が含まれていることが望ましい、これらの疑似ビクセルは１分数で表わされ るようにオフセットされたビクセルの値に近似した値を持つ、この実施例におい て、疑似ビクセルはピクセル補間器２４６によって生成される。
ビクセル補間器２４６は、垂直方向に補間されるビクセルに対応する中間値の対 を計算及び記憶するように構成されている。これらの中間値の対は次に補間器２ ４Ｓに帰還され、補間器２４６は、連続する中間値に基づいて動作して水平方向 の補間な行い、水平及び垂直の両方向において補間されるビクセル値を生成する 。即ち、ビクセル補間器２４６は、交互に垂直及び水平補間計算を行って出力疑 似ビクセル値を生成する。
第８Ａ図には、ビクセル補間器２４６として使用するのに適した回路がブロック 図で示されている。第８Ａ図て、１６ビツトバスＡ　Ｂｕｓがレジスタ（ＲＥＧ ）８０２と８１２のそれぞれの入力ポートに結合されており、それぞれ例えばデ ータＲＡ　Ｍ　２２８からのビクセルデータと例えばＡ　Ｌ　Ｕ　２４４からの 制御値とをビクセル補間器２４６に供給する。レジスタ８０２及び８１２は、そ れぞれマイクロコート制御語のＡ　ＤＳＴフィールドが５及び６の値を持つ時、 バスＡ　ＢＵＳからの値をロードする。マイクロコード制御語は、制御バスＭＣ Ｗを介してビクセル補間器２４６に供給される。レジスタ８１２は制御回路８１ ４に結合されており、この制御回路８１４は次に述べるようにビクセル補間器２ ４６の種々の構成部分に対する制御信号を発生する。
レジスタ８０２ヘロードされた１６ビツト値は、Ａ　ＤＳＴフィールドが５の値 を持つ時、ビクセル補間器２４６によって入力ビデオ信号の水平線上の連続する 位置を持つ２個の８ビツトビクセル値として解釈される。信号ＬＲ１及びＬＲ， に応答して、レジスタ８０２に保持される債はそれぞれ１６ビツトレジスタ（Ｒ ＥＧ）８０４及び８０６に交互に転送される。ビクセル補間器２４６の正規動作 において、レジスタ８０２に供給される１つ置きの値は、入力ビデオ信号の連続 する線からの対応するサンプル対である０例えば、入力ビデオ信号のビクセルを 三角形で表わした第９Ａ図において、レジスタ８０２に供給される最初の値には ビクセルＳ０゜及びＳｏ、を表わす価が含まれることになり、その次にレジスタ ８０２に供給される値にはビデオ信号の次の線からの対応するビクセル値である ビクセルＳＩＯ及びＳ１１を表わす値が含まれることになる。
第９Ａ図乃至第９Ｃ図に関して次に述べるように、ビクセル補間器２４６は、レ ジスタ８０４及び８０６に記憶されたビクセル対を水平方向に隣接するビクセル 値から垂直方向に隣接するビクセル値に変換することが望ましい。
この目的のため、レジスタ８０４及び８０６の８債のＭＳＢ位置はそれぞれレジ スタ（ＲＥＧ）８０８の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合され、ま たレジスタ８０４及び８０６の８個のＬＳＢｉｌｌはそれぞれレジスタ（ＲＥＧ ）８１０の８個のＭＳＢ位置及び８個のＬＳＢ位置に結合されている。レジスタ ８０８及び８１０は、制御回路８１４によって与えられる信号ＸＦに応答してそ れぞれの入力ポートに供給される値をロードする。上述の例で、レジスタ８０８ 及び８１０ては、それぞれ制御回路８１４がパルス信号ＸＦを発生した直後にビ クセル値対Ｓ０゜とＳｈｏ及びビクセル値対Ｓ。ｌとＳＩＸが収容される。
レジスタ８０８及び８１０によって与えられる１６ビツト値は、それぞれマルチ プレクサ（ＭＵＸ）８１１の異なる入力ポートに供給される。マルチプレクサ８ １１は、制御回路８１４によって与えられる信号ＭＶに応答して入力ポートのう ちの選択された１つに供給される１６ビツト値を通過させてマルチプレクサ（Ｍ ＵＸ）８１６及び８１８に送る。マルチプレクサ８１１の出力値の８個のＭＳＢ 位置は、マルチプレクサ８１６の１つの入力ポートに供給される。マルチプレク サ８１１の出力値の８個のＬＳＢ位置は、マルチプレクサ８１８の対応する入力 ポートに供給される。
マルチプレクサ８１６及び８１８は、制御回路８１４によって与えられる信号Ｍ Ｌに応答して、マルチプレクサ８１１によつて与えられる２個のビクセル値かそ れぞれマルチプレクサ（ＭＵＸ）８６１及び８６３によりて与えられる２個の８ ビツトの垂直方向に補間されたビクセル値かの一方を通過させる。マルチプレク サ８１６及び８１ｇによりて通過させられたビクセル値はそれぞれレジスタ（Ｒ ＥＧ）８２０及び８２２に供給される。レジスタ８２０及び８２２は、マイクロ コードＲＡＭ・シーケンシング回路２２６によって与えられるクロック信号ＣＫ Ａに応答して、それぞれの入力ポートに供給された値をロードする０次に減算器 ８２４がレジスタ８２２に保持されるビクセル値をレジスタ８２０に保持される ビクセル値から引く、減算器８２４によって得られたビクセル差の値は乗算器回 路８２５に供給される。
この実施例に使用される乗算器８２５は、プログラム可能なシフト及び加算型の 乗算器である。第８Ｂ図には５乗算器８２５として使用するのに適した回路が示 されている０乗算すべき値が２つのデータバスに供給される。このデータバスの 各々には直列に結合された３個のシック（ＳＨＩ　ＦＴ）・マルチプレクサ（Ｍ ＵＸ）対が含まれている。第１及び第２のデータバスの両方は９ビツト値を運ぶ 、減算器８２４によって与えられる８ビツト値は、シフタ８２６及び８４０とマ ルチプレクサ８２８及び８４２との供給される９ビツト値の８個のＭＳＢ位置と して供給される。この値のＬＳＢは０である。付加的な端一ピッ１−が乗算器８ ２５で使用されて、シフト及び加算の乗算技術の為に生しる可能性のある切捨て 誤差が軽減される。
第１のデータバスに含まれるシフタ８２６は、減算器８２４によって与えられる ビクセル差の値を受取り、この債のビットシフトされたものをマルチプレクサ８ ２８の１つの入力ポートに供給する。マルチプレクサ８２８の他方の入力ポート は、減算器８２４の出力ボートに直接結合されている。シフタ８２６、及び乗算 器８２５の他のシックの各々は、９ビツト入力値の８個のＭＳＢ位置を９ピツ１ 〜出力値の８個のＬＳＢ位置として供給する。論理０の値がその出力値のＭＳＢ 位置に挿入される。デジタル信号処理回路設計の当業者であればこの種のシフト が２で割る割算に等しいものであることが判るであろう、マルチプレクサ８２８ は制御回路８１４によって与えられる信号ＭＡ、に応答して出力ボートにシフト された偵或いはシフトされていな値を与える。マルチプレクサ８２８の出力ボー トは、シフタ８３０の入力ポートとマルチプレクサ８３２の一方の入力ポートと に結合されている。シック８３Ｇ及びマルチプレクサ８３２は、シフタ８２６及 びマルチプレクサ８２８と同様に構成されている。マルチプレクサ８３２は、制 御信号ＭＡ、に応答してマルチプレクサ８２８の出力値或いはこの出力値のビッ トシフト分の何れかを選択的に供給する。マルチプレクサ８３２は、出力値をこ れに結合されたシフタ８３４とマルチプレクサ８３６とき供給する。これらのシ フタ８３４及びマルチプレクサ８３６は、シフタ８３０及びマルチプレクサ８３ ２と同様に構成されている。マルチプレクサ８３６は、制御回路８１４によって 与えられる信号ＭＡ、によりて制御される。
第２のデータバスには、３個のシック・マルチプレクサ対８４０と８４２　、８ ４４と８４６及び８４８と８５０が含まれており、各対は第１のデータバスのシ ック・マルチプレクサ対と同様に構成されている。マルチプレクサ８４２゜８４ ６及び８５０はそれぞれ信号ＭＢ、、ＭＢ、及びＭ　Ｂ　ｓによって制御される 。
マルチプレクサ８５Ｇにより与えられる出力値は選択的２の補数回路（ＳＥＬ　 ２’　Ｓ　ＣＯＭＰ）８Ｓ２に供給される。この回路８５２は、制御回路８１４ によって与えられる信号ＣＰに応答して入力値或いはその入力値の２の補数の何 れかをレジスタ（ＲＥＧ）８５４の入力ポートに供給する。第１のデータバスの マルチプレクサ８３６によつて与えられる出力値は、レジスタ（ＲＥＧ）８３８ の入力ポートに直接供給される。レジスタ８３８及び８５４の両方は５マイクロ コ一ドＲＡＭ・シーケンシング回路２２５によって与えられるクロック信号ＣＫ 　Ｂに応答してそれぞれの入力ポートに供給された値をロードする。１１ジスタ ８３８及び８５４によって与えられる出力値はそれぞれ加算器８５６の異なる入 力ポートに供給される。この加算器８５６によって与えられる値が乗算器８２５ の出力値となる。
乗算器８２５は、信号ＭＡｒ　、ＭＡｓ　、ＭＡｓ　、ＭＢ＋。
Ｍ　Ｂ　１１及びＭＢ、の値が制御されることによって、８分の１から１までの ８分の１ごとの値を持つ縮小率（ｓｃａｌｅｆａｃｔｏｒ）で減算器８２４によ って与えられる値を乗算する０表５は縮小した出力値を得るのに必要な種々の制 御信号の値の一覧表である。表５において、ＭＡ倍信号いはＭＢ信号の１つが０ の制御値を持つ時、対応するマルチプレクサはそれに応答してシフトされていな い値を通過させ、工の制御値を持つ時、対応するマルチプレクサはそれに応答し てシフトされた値を通過させる。信号ＣＰの値が１の時２選択的２の補数回路８ ５２はこれに応答して入力ポートに供給された値の補数をとる。
表　５ Ｍ　Ａ　ｒ　Ｍ　Ａ　ｔ　Ｍ　Ａ　ｓ　Ｍ　Ｂ　Ｉ　Ｍ　Ｂ　ｔ　Ｍ　Ｂ　ｓ　 ＣＰ　縮小率信号ＭＡ＋　、ＭＡｓ　、ＭＡｓ　、ＭＢ　１．ＭＢ＊　、ＭＢ３ 及びＣＰの値は、制御回路８１４が１／ジスタ８１２によって与えられる制御値 に応答して発生する。
加算器８５６によって与えられる縮小されたビクセル差値は、レジスタ（ＲＥＧ ）８５７によりて与えられるビクセル値に加えられる。レジスタ８５７に保持さ れるビクセル値は、マイクロコードＲＡＭ・シーケンシング回路２２６によって 与えられるクロック信号ＣＫ、に同期してレジスタ８２２からロードされる。減 算器８２４、乗算器８２５、加算器８５１５及び加算器８５８によって行われる 作用は次の等式（２）によって表わすことが出来る。
Ｒ，＝ＳＦ大（Ａ−Ｂ）＋Ｂ　（２） ここで、Ａ及びＢはそれぞれレジスタ８２０及び８２２に保持されるビクセル値 、ＳＦは、例えばＡ　Ｌ　Ｕ　２４４によって制御値におけるフィールドとして 与えられ且つレジスタ８１２に保持される縮小率の値、この縮小率ＳＦはＭＡ、 ＭＢ及びＣＰの信号を介して乗算器８２５に供給される。Ｒは加算器８５８によ って与えられる値である。式（２）を代数的に操作すると、従来型の線形補間動 作を表わす式（３）が得られる。
Ｒ−３ＦＩＡ＋　（１−ｓＦ）＊Ｂ　（３）従って、減算器８２４、乗算器８２ ５、加算器８５６及び加算器８５８の組合せは線形補間器となる。
加算器８５８によって与えられる値は、レジスタ（ＲＥＧ）８６Ｇ及び８６２の それぞれの入力ボートと、マルチプレクサ８６１及び８６３のそれぞれの第１の 入力ポートに供給される。マルチプレクサ８６１及び８６３の第２の入力ポート は、それぞれレジスタ８６０及び８６２の出力ボートに結合されている。レジス タ８６０及び８６２は、入力ポートに供給された値をそれぞれクロック信号φ２ 及びφ１が負方向に移行すると同時にロードする。マルチプレクサ８６１及び８ ６３は、それぞれクロック信号φ２及びφ１が論理ｌの値を持つ時、加算器８５ ８によりて与えられる値を通過させてマルチプレクサ８１６及び８１８に供給し 、クロック信号φ２及びφｌが論理ｌの値を持たない時、レジスタ８６０及び８ ６２に保持される値を通過させる。レジスタ８６０及び８６２とマルチプレクサ ８６１及び８６３のこの構成によフて。加算器８５８によって与えられる偵をレ ジスタ８６０及び８２０の両方に或いはレジスタ８６２及び８２２の両方に同時 にロードできる。これが可能であることの重要性を後で第９Ｃ図を参照しつつ説 明する。
加算器８５８によって与えられるビクセル値は更に１６ビツトレジスタ（ＲＥＧ ）８６４の８個のＭＳＢ位置と８個のＬＳＢ位置の両方に供給される。レジスタ ８６４の８個のＭＳＢ位置は制御回路８１４によって与えられる信号Ｌｏｌに同 期してロードされ、レジスタ８６４の８個のＬＳＢ位置は制御回路８１４によっ て与えられる信号ＬＯ，に同期してロードされる。レジスタ８６４に保持される ビクセル値は、制御回路８１４によつて与えられる信号ＸＯに応答してレジスタ （ＲＥＧ）８６６に転送される。次にこれらのビクセル値は、バスＭＣＷを介し てレジスタ８６６に供給されるマイクロコート制御語Ａ　ＳＲＣフィールドによ って制御されてレジスタ８６６からバスＡ　；　ＢｔＪＳに供給される。
正規動作モードにおいて、ビデオ信号プロセッサ２１０の構成部分としてビクセ ル補間器２４６は、電流映像に対するビクセル値を発生する１つの段階として前 の映像のビクセル値から補間された疑似ビクセル値を発生する。
第９Ａ図乃至第９Ｃ図はビクセル補間器２４６の動作を示している。
第９Ａ図において、三角形点Ｓ０゜乃至ＳＯＷ及びＳＩＯ乃至Ｓｌ？は、入力Ｆ ＩＦＯ２３２及びデータバス２４２を介してＶ　ＲＡ　Ｍ　２１６中のビット・ マツプから与えられる前の映像の２本の連続する線からの対応するビクセル値を 表している。円形点Ｉ０゜乃至１［ｏｙは、補間された疑似ビクセル値を表わし ている。第９Ａ図に示されるように、補間された疑似ビクセル値は、前の映像の ビクセルに対して水平方向にビクセル相互間隔の４分の１また垂直方向にビクセ ル相互間隔の８分の′５たけオフセットされている。
第９Ｂ図は、ビクセル補間器２４６がどのようにバスＡＢυＳに供給されたデー タ値によって制御されて疑似ビクセル値Ｉ０゜乃至１０３を発生するかを示して いる。第９Ｂ図で、期間Ｔｏ乃至Ｔ１．はビデオ信号プロセッサ２１０の１７の 連続する命令サイクルを表わしている。命令サイクルＴ０中、マイクロコード制 御語のフィールドＡ　ＤＳＴは４の値を持ち、これによってビクセル補間器２４ ６は例えばバスＡ　Ｂｕｓを介してＡ　Ｌ　Ｕ２４４から供給されるＩＳビット 制御値をロードする。ビクセル補間器２４６は、この１６ビツト制御値の８個の ＭＳＢ位置に制御されて同相モードで動作する。このモートにおいて。
入力ビクセル値及び対応する出力ビクセル値は共にＶＲＡ　Ｍ　２１６中の偶数 のアドレスを持つ、ビクセル補間器２４６はもう一方のモードである隣相モード で動作することが出来る。この隣相モードにおいて、入力ビクセルアドレス値は 奇数個であり、出力ビクセルアドレスは偶数個ある０期間Ｔ０においてビクセル 補間器２４６に供給される制御値は、更にビット０〜３及び４〜７にそれぞれ値 ５及び２を持つ、値２は水平方向のオフセット或いは縮小率２／８即ち１／４に 相当し、値５は垂直方向の５／８のオフセットに相当する。この実施例では２値 ５及び２は、第１Ｂ図に示されるもののような相対的コードレコードの値ΔＸ及 びΔＹの分数部分から得られる。
命令サイクルＴ＋及びＴ、中、マイクロコード制御語Ａ　ＤＳＴフィールドが５ の値を持ち、それぞれビクセル値対Ｓ。。、Ｓｏｌ及びＳ、。、Ｓｌｌがビクセ ル補間器２４６のレジスタ８０２へ供給される。命令サイクルＴ３の間、ビクセ ル補間器２４６に関してバスＡ　ＢＵＳ上には作業がない、命令サイクルＴ４中 、補間されたビクセル値の無効対（Ｘ、Ｘ）がビクセル補間器２４６の出力ボー トに得られる。これらの値は、ビデオ信号プロセッサ２１０によって無視される 。
命令サイクルＴ、及びＴ、中、それぞれビクセル対Ｓ　Ｏ１＋　Ｓ　０３及びＳ 、！、Ｓ１３がビクセル補間器２４５のレジスタ８０２へ供給される。命令サイ クルエフ中、ビクセル補間器２４６に対してバスＡ　ＢＵＳ上には作業がない。
命令サイクルＴ、中、補間されたビクセル値の第２の無効対がビクセル補間器２ ４６の出力ボートに得られる。これらの値は無視される。命令サイクルＴ、及び Ｔｏ。中、それぞれビクセル値対ＳＯ４、ＳＯＩ及びＳ、、、Ｓ、、がビクセル 補間器２４６のレジスタ８０２に供給される。命令サイクルＴ、！中、ビクセル 補間器２４６に関するバスＡ　ＢＵＳ上の作業はない、命令サイクルＴｌｌ中、 マイクロコード制御語のＡ　ＳＲＣフィールドは５の値を持ち、これによってビ クセル補間器２４５は、補間されたビクセル値１０゜及びＩ。１を表わす１６ビ ツト値をバスＡ　Ｂｕｓに供給する。
命令サイクルＴＩ３乃至Ｔ１．は命令サイクルＴＩ乃至Ｔ１２と同様で、ビクセ ル補間器２４６に供給されるビクセル値及びビクセル補間器２４６によって与え られるビクセル値が異なるだけである。一般に、マイクロコードシーケンサ２２ ６は、所望の補間された疑似ビクセル値すべてを生成するのに必要な多数の期間 と異なる入出力ビクセル値とを使用して命令サイクルＴＩ乃至ＴＩ２中の動作を この実施例に使用される補間器２４６は高度にバイブラ＾ イン構成された装置である。パイプライン遅延は、１１命令サイクル即ちＴＩに おいて最初の入力値が供給されてからＴｌ＊において最初の有効出力値を与える までの間の遅延である。
ＭＱＣ図は信号タイミング図であり、＄９Ｂ図に示した例の制御回路８１４によ って生成される種々の信号のタイミングを示している。信号ＣＫ　Ａ及びＣＫ、 は、１つの命令サイクル期間中に実質的に等しい期間を持つ隣相クロック信号で ある。クロック信号ＣＫ　Ａ及びＣＫＢは、マイクロコードＲＡＭ・シーケンシ ング回路２２６によってビクセル補間器２４６に供給される。
第８図に示されるビクセル補間器回路２４６に使用されるレジスタすべては、立 下がり端でトリガされる型式である。即ち、これらのレジスタすべては、その入 力ポートに供給された値をそのクロック信号或いはロード信号が負方向に移行す ると同時にロードするように制御される。第８図におけるレジスタは、クロック 信号ＣＫ　Ａ或いはクロック信号ＣＫ、の何れかに同期する。
第９Ｂ図および第９Ｃ図を参照する。ビクセル補間器に対する制御値は信号ＣＫ Ａの負方向変化と一致した命令サイクルＴ０の期間中１／ジスタ８１２にロード される。
この値は命令サイクルＴ０の終りまでに制御回路８１４中で安定化し、各信号Ｍ ＡＩ、ＭＡ２、ＭＡ３、ＭＢＩ、ＭＢ２、ＭＢ３．およびｃｐに対する値ｌ、０ ．０．１．１．ｌ、および０を供給するように回路８１４の動作を設定する。こ れらの値は５／８の縮小率に相当し、この縮小率はこの実施例では垂直に配列さ れた対をなすビクセル値相互間を補間するために使用される。
ビクセル値の第１の対Ｓ。。とＳ。１は信号ＣＫＡの負方向変化と一致する命令 サイクルＴ、の期間中にレジスタ８０２にロードされる。これらのビクセル値は 信号ＬＲ。
の負方向端と一致する命令サイクルＴ、の終了端でレジスタ８０６に転送される 。
ビクセル値の第２のＳＩＯとＳ１１は命令サイクルＴ２の期間中に生ずるクロッ ク信号Ｃに、の負方向変化と一致してレジスタ８０２にロードされる。これらの ビクセル値は命令サイクルＴ２の終了時に生ずる信号ＬＲ，の負方向変化しと一 致してレジスタ８０４に転送される。
命令サイクルＴ３の期間中にレジスタ８０４および８０６の８個のＭＳＢ位置に 保持されたビクセル値はレジスタ８０８の各８個のＭＳＢと８個のＬＳＢ位置に 転送され、レジスタ８０４および８０６の８個のＬＳＢ位置に保持されたビクセ ル値はレジスタ８１０の各８個のＭＳＢと８個のＬＳＢ位置に転送される。この 転送は信号ＸＦの負方向変化と一致して行なわれる。この転送によって、各レジ スタ８０４および８０６中の水平方向に配列されたビクセル値Ｓ０゜、Ｓｏｂお よびＳ、。＋Ｓ１１をそれぞれレジスタ８０８．８１０中で垂直方向に配列され たビクセル値Ｓ。ｌ＋ｓ１１およびＳｏ。、ＳＩＯに変換する効果が得られる。
サイクルＴ４の期間中、制御回路８１４は信号ＭＡＲ乃至ＭＡ３、ＭＢＩ、乃至 ＭＢ３、およびｃｐを、５／８の縮小率と一致した値をもつように変更する。制 御回路８１４は、さらに信号ＭＶとして論理１の値を発生し、信号ＭＬとして論 理０の値を発生して、信号ＭＶによって制御されるマルチプレクサ８１１、信号 ＭＬによって制御されるマルチプレクサ８１６および８１８を、レジスタ８１０ に保持された２個のビクセル値をレジスタ８２０　、８２２の各入力ボートに結 合するようにする。信号ＣＫＡの負方向端に一致して、命令サイクルＴ４の期間 中、ビクセル値Ｓ０゜はレジスタ８２２にロードされ、ビクセル値ＳＩＯはレジ スタ８２０にロートされる。命令サイクルＴ４の残りの期間中は、レジスタ８２ ０および８２２に保持された値は、前述のように減算器８２４およびマルチプラ イヤ８２５の第１および第２のデータバスを経由して伝播する。マルチプレクサ ８３６および選択的２の補数器８５２によって供給される縮小（スケール）され たビクセル差値は、命令サイクルＴ４の終了時に生ずる信号ＣＫ　ｅの負方向端 と一致して各レジスタ８３８　、８５４にロードされる。これと同時にレジスタ ８２２からのビクセル値Ｓ０゜はレジスタ８５７にロードされる。
命令サイクルＴ、において、レジスタ８３８および８５４に保持されたビクセル 差分値は加算器８５６によって加算される。得られた和は加算器８５８において レジスタ８５７から供給されるビクセル値Ｓ。。と加算される。ビクセル値Ｓ１ ゜の５／８倍とビクセル値Ｓ。。の３／８倍との和を表わす加算器８５８によっ て与えられた和は信号φ、の負方向端と同期してレジスタ８６２に記憶される。
また、命令サイクルＴｓの期間中、バスＡ　ＢＵＳを経て供給されるビクセル値 Ｓ。２とＳ。３はレジスタ８０２にロードされ２次いで信号ＬＲ０の負方向変化 と同期してレジスタ８０６に転送される。命令サイクルＴ６の期間中、ビクセル 値ＳａｔおよびＳ１３はバスＡ　Ｂｕｓに供給され、レジスタ８０２にロードさ れ、次いで信号Ｌ　Ｒｒの負方向変化と同期１ノてレジスタ８０４に転送される 。
命令サイクルＴ６の中間において、レジスタ８０８に保持されたビクセル値Ｓｏ ｌおよびＳｌｌはマルチプレクサ８１１　、８１６および８１８を経て各レジス タ８２２．８２９に供給されて、信号ＣＫＡの負方向端に応答し・てこれらの各 レジスタにロードされる。これらのビクセル値は命令サイクルＴ、の残りの期間 中と命令サイクルＴ７の第１の半部の期間中に減算器８２４、マルチプライヤ８ ２５、レジスタ８５７および加算器８５８を通って伝播される。
命令サイクルＴ、の第１の半部の期間中、各レジスタ８０６　、８０４に保持さ れた水平に配列されたビクセル値Ｓ　ｏ＊＊　Ｓ　ｏｘおよびＳ、！、Ｓ、３は 垂直に配列されたビクセル値Ｓｅｔ、Ｓ１□　およびＳ。３、Ｓ１３に変換され て、命令サイクルＴ、の中間点で生ずる信号ＸＦの負方向変化と同期して各レジ スタ８１０　、８０８に記憶される。
命令サイクルＴ、の期間中に加算器８５８によって供給された垂直に補間された ビクセル値（Ｓｏｂ、　Ｓ＋、）は１／ジスタ８６０にロートされ、さらにマル チプレクサ８６１および８１６を経由１ノて、命令サイクルＴ？の中間点で生ず る信号ＣＫＡの負方向端に同期してレジスタ８２０にロードされる。信号ＭＬは 、マルチプレクサ８６１から供給された値をレジスタ８２０に通過させるように マルチプレクサ８１６を動作させ、またマルチプレクサ８６３によって供給され た垂直に補間されたビクセル値（Ｓ　ｏ。、Ｓ、。）をレジスタ８２２に供給す るようにマルチプレクサ８１８を動作させる。このビクセル値は命令サイクルＴ ７の中間点で生ずるクロック信号ＣＫＡの負方向変化と同期してレジスタ８２２ にロー１（され、信号ＭＡＩ乃至ＭＡ３、ＭＢｌ乃至ＭＢ３および信号ｃｐは、 １．０、ｏ、ｉ、ｉ。
０および１の６値をもつように変化させられる。これらの値は縮小率１／４に相 当する。命令サイクルＴ、の第２の半部の期間中および命令サイクルＴ８の第１ の半部の期間中、減算器８２４、マルチプライヤ８２５および加算器８５８は、 この垂直補間されたビクセル値の対からビクセルイ１を水平補間してピクセル値 Ｉ０゜を生成する。この値Ｉ０゜は、命令サイクルＴ６の中間点て発生するＬＯ 。
の負方向端と一致してレジスタ８６４の８個のＬＳＢ位置に記憶される。
また、命令サイクルＴ、の期間中にレジスタ８１０に保持されたビクセル値Ｓｏ ｌ、Ｓｉｔの対はマルチプレクサ８１１　、８１６および８１８を経て各レジス タ８２２　、８２０に転送される。これらのビクセル値は命令サイクルＴ、の中 間点で生ずる信号ＣＫＡの負方向変化と同期してレジスタ８２２および８２０に 転送される。命令サイクルＴ、の残りの期間および命令サイクルＴ、の第１の半 部の期間中に、減算器８２４．マルチプライヤ８２５および加算器８５８は対を なすピクセルｒｌ！ｌ５ｏｔ、Ｓｘｉから垂直補間されたビクセル値を計算する 。この補間されたビクセル値は、命令サイクルＴ９の中間点で生ずる信号φｌお よびＣＫ＾各負力負方向変化期してレジスタ８６２および８２２にロードされる 。命令サイクルＴ、の残りの期間および命令サイクルＴ、。の第１の半部の期間 中に、水平補間されたビクセル値１０１は、マルチプレクサ８６１および８６３ によりて供給された垂直補間されたビクセル値から発生される。信号ＭＡＬ乃至 ＭＡ３、ＭＨＩ、乃至ＭＢ３、およびＣＰは、命令サイクルＴ、の期間中に各々 ０．０．０．１，１．０およびｌの値をもつようにセットされる。これらの値は 縮小率３／４に相当する。ビクセル値１０１は、命令サイクルＴ、。の中間点て 生ずる信号ＬＯ。
の負方向変化と同期してレジスタ８６４の８側のＭＳＢ位置に記憶される。ピク セル対■。。、Ｉｏ工は、信号ｘｏの負方向変化と同期して命令サイクルＴ、。
の終了時にレジスタ８６４からレジスタ８６５に転送される。
また、命令サイクルＴ１゜の中間点において、１／ジスタ８０８に保持されたビ クセル値ＳＯ３およびＳ＋３は、信号Ｃに、の負方向端と同期して各レジスタ８ ２２および８２０にロードされる。命令サイクルＴ、。の残ワの期間および命令 サイクルＴｌｌの第１の半部の期間中、垂直補間されたビクセル値がビクセル値 Ｓ。３およびＳ１３から生成される。このビクセル値は、命令サイクルＴｅｌの 中間点で発生する各信号φ２およびＣＫ　Ａの負方向変化と同期してレジスタ８ ６０および８２０に記憶される。
命令サイクルＴ、およびＴ１゜の期間中、各ピクセル５Ｏ４ｈ　ＳＯ９、および Ｓ１４、Ｓ、は各レジスタ８０６　、８０４にロードされる。命令サイクルＴ０ ．の中間点で、これらのビクセル値は垂直配列されたビクセル対Ｓ。４、Ｓ１４ ＊およびＳ。Ｓ、Ｓ□、に配列され、これらは各レジスタ８１Ｏ１８０８に記憶 される。
命令サイクルＴ　１１の第２の半部と命令サイクル７１ｍの第１の半部の期間中 に、減算器８２４、マルチプライヤ８２５および加算器８５８はビクセル値Ｉｏ ｔを計算し、該ビクセル値ｉｏｎは命令サイクルＴ、よの中間点で生ずる信号Ｌ ＯＯの負方向変化と同期してレジスタ８６４の８個の位置に記憶される。また、 命令サイクルＴ１２の中間点において、ピクセル対Ｉ０゜、１０１はレジスタ８ ６６からハスＡ　Ｂｕｓに供給される。
命令サイクルＴ１．およびＴ１３の期間中、垂直補間されたビクセル値はピクセ ル対ＳＯ４、Ｓ＋４に対して生成される。この補間されたビクセル値は、命令サ イクルＴ１３の中間点で生ずる信号φ２およびＣＫ　Ａの各負方向変化と同期し てレジスタ８６０および８２０にロートされる。命令サイクルＴＩ３およびＴ１ ４の期間中に、ビクセル値１０）は３／４の縮小率を使用して発生される。この ビクセル値は命令サイクルＴ１４の中間点においてレジスタ８６４の８個のＭＳ Ｂ位置に記憶される。命令サイクルＴＬの終了時に、ビクセル対Ｎｏｔ、１０３ はレジスタ８６４からレジスタ８６６に転送される。このピクセル対は命令サイ クルＴいの期間中にバスＡ　Ｂｕｓに供給される。
ピクセル補間器２４６を駆動する信号は４つの命令サイクル毎にくり返す。例え ば、命令サイクルＴＩ３乃至Ｔ１６に対する信号は命令サイクルＴ、乃至Ｔｌｌ に対する命令と同じである。この信号くり返しのシーケンスは所望の数の疑似ビ クセル値を生成するのに必要な回数をくり返される。
水平補間されるべき１対のビクセル値の第１の垂直補間されたビクセル値はレジ スタ８２０　、８２２を交互に占有する。その結果、加算器８５８において縮小 された垂直補間差値に加算される垂直補間された値は、連続する水平補間値を発 生するために合成される垂直補間された値の連続する対の第１および第２の垂直 補間値間で交番する。水平補間の計算のためにこの交番を適合させるために、制 御回路８１４は信号ＭＡＮ乃至ＭＡ３、ＭＢＩ乃至ＭＢ３、およびＣＰに対して 縮小率Ｓ　Ｆ　Ｎおよび（１−ＳＦｎ）に対応する値を交互に供給する。ここで 、ＳＦｏは水平補間縮小率である。この例では、１対の第１のビクセル値がレジ スタ８２２にあるときは、１／４の水平補間率は正しい疑似ピクセル出力値を生 成する。しかしながら、１対の第１のビクセル値がレジスタ８２０にあるときは 、水平補間率は３／４に変化させられて正しい疑似ピクセル出力値を発生する。
上述の説明では、命令サイクルＴ０の期間中にビクセル補間器２４６に供給され る制御値は補間器を同相モードで動作するように設定する。第９Ｄ図および９Ｅ 図は隣相モードのビクセル補間器の動作を説明するものである。上述のように、 隣相モートは、入力ピクセル対のアドレスがＶＲＡＭ２１６中の１６ビツト値の アドレスと一致しないときにビクセル補間器２４６に対して選ばれる。この状態 は、対をなす入力ビクセル値がＶＲＡＭ語の境界を横切って分割されるときに生 ずる。第９Ｅ図はこの状態を示している。
ビクセル補間器２４６の同相モードと隣相モードにおける動作の基本的な相違が 第９Ｅ図と第９Ｆ図に示されている。第９Ｅ図に示すように、ビクセル値Ｉ。。
および！。、は、その同相モーＩくに示すように命令サイクルＴ＋ｔの期間中よ りもむしろ命令サイクルｉ１ｓの期間中に出力レジスタ８６６において得られる 。この動作の変更は、第９Ｆ図に示すように、信号ＬＯ，とＬ　Ｏｒとを切換え 。
信号ＸＯを信号ＣＫＡの２周期だけ遅延させることによって達成される。
ビクセル補間器２４５はビデオ映像に対する空間的補間ビクセル使用装置として 説明されているが、このビクセル補間器２４６はさらに一般的には、水平方向、 垂直方向のいずれかにおけるビクセル値を平均するためにも使用することができ る。この機能は各種の濾波演算方式において有用である０例えば、第９Ａ図のビ クセル値がＳ　００％　Ｓ　０１・　５ＯＯｔ　Ｓ　０１　ｒ　Ｓ　０＋１・　 ＳＯ３・　ＳＯ２・　ＳＯ３等のシーケンスでビクセル補間器２４６に供給され ると、補間器によって与えられる出力値は、水平方向にのみ補間あるいは平均さ れるビクセルを表わす。
上述の説明および第８Ａ図、第８Ｂ図。第９Ａ図乃至第９Ｆ図を見れば、デジタ ルビデオ信号処理回路設計の技術分野の技術者にとっては、ビクセル補間器２４ ６として使用するのに適した回路を設計し、製造することは容易である。
Ｖ　ＲＡ　Ｍ　２１６に保持されたビクセル値およびデータは、統計的デコーダ ２３０．入力ＦＩＦＯ２３２および２３４、出力ＦＩＦＯ２３６を経てビデオ信 号処理器２１０によってアクセスされる。これらの装置を使用してＶＲＡＭ２１ ６に関して実行されるすべてのデータの読出しおよびデータ書込み動作はＶＲＡ Ｍ制御ユニット２３８によって調整される。統計的デコーダおよび各ＦＩＦＯは 関連するＶＲＡＭアト１／スおよび制御値をもっている。マイクロコード１シー ケンサ２２６はＦＩＦＯのパラメータを初期化し、その後各ＦＩＦＯは自動的に 動作を開始する。ビデオ信号プロセッサ２１０から見ると、３個の入力命令と１ 個の出力命令とが存在する。これらの３個の入力命令は統計的デコーダ２３０、 入力ＦＩＦＯ２３２あるいは入力ＦＩＦＯ２３４からビクセル値を受取ることで あり、出力命令は出力ＦＩＦＯ２３６にビクセル値を送ることである。
これらの装置はそれぞれＶ　ＲＡ　Ｍ　２１Ｂへ、あるいはＶＲＡ　Ｍ　２１６ から３２ビツト語用のメモリアクセス要求を発生し、また、８あるいは１６ビツ トピクセル値とＶＲＡＭ２１６に記憶された３２ビツト語との間の変換、あるい は統計的にコード化されたデータをビクセル値に変換するために必要なバッキン グ（Ｐａｃｋｉｎｇ）あるいはアンバッキング（Ｕｎｐａｅｋｉｎｇ）を行なう 。
統計的デコーダ２３０はＶＲＡＭ２１６に保持された可変長コード化データを１ ６ビツト２道値に変換し、該１６ビツト２進値はマイクロコード制御語のＢ　Ｓ ＲＣフィールド中の１４の値に応答してバスＢ　ＢＵＳに供給される。
第１０Ａ図は統計的デコーダ２３０として使用するのに適した回路のブロック図 を示す。
第１３Ａ図を参照して以下に説明するように、統計的デコーダ２３０に対するＶ 　ＲＡ　Ｍ　２１６をアクセスするために使用されるアドレス値は、例えば、デ ータＲＡ　Ｍ　２２８から２段階でＶＲＡＭ制御ユニット２３８にロードされる 。
第１段階で、２２ビツトのアドレス値の８個のＭＳＢ位置を表わす値は、マイク ロコード制御語Ｂ　ＤＳＴフィールドが３１の値をもっている間にバスＢ　ＢＵ Ｓに供給される０次に、アドレス値の１４個のＬＳＢ位置は、ＢＤＳＴフィール ドが３０の値をもっている間にバスＢ　ＢＵＳに供給された値の１４（１１のＭ ＳＢ位置からロードされる。マイクロコード制御語のＢ　ＤＳＴフィールド中の ３０の値は、統計的デコーダ２３０をリセットし、統計的デコーディング動作を 初期化するように制御回路１０１８を動作させる。
命令の代表的なシーケンスは次のように進行する。２つの連続する命令サイクル の期間中、アドレス値の８個のＭＳＢおよび１４個のＬＳＢはそれぞれＶＲ，Ａ Ｍ制御ユニット２３８中の１対のレジスタにロードされる。アドレス値の１４個 のＬＳＢがロードされる同じ命令サイクル中に、統計的デコーダ２３０はリセッ トされ、動作を開始する。
リセット動作は、フリップ・フロップ１０１７に対する信号ＲＶとして論理１の 値を供給する制御回路１０１８によって行なわれ、出力レジスタ１０１６に保持 された８ビツト値を無効なものとしてマークする。同時に、制御回路１０１８は パルス信号ＲＤＲを発生して、これをフリップ・フロップ１０２２のセット入力 端子Ｓに供給する。この動作によってフリップ・フロップ１０２２の出力信号Ｓ ＤＲを論理１の値に変化させる。信号ＳＤＲはバスＲ／Ｓを経てＶＲＡＭ制御ユ ニット２３８に供給されて、Ｖ　ＲＡ　Ｍ　２１６中のアドレスされた位置にお ける読出し動作を要求する。クリップ・フロップ１０２２の出力信号ＳＤＲは制 御回路１０１８にも供給されて、データがＶＲＡＭ２１Ｂから要求されているこ とを指示する。
ＶＲＡＭ制御ユニット２３８が要求された読出し動作を処理し、ＶＲＡＭＨ６が 要求された３２ピツ１〜値をバスＤＢＵＳに供給すると、ＶＲＡＭ制御ユニット ２３８はバスＲ／Ｓを経て供給されるパルス状ストロボ信号ＳＯ３を発生する。
この信号はレジスタ１０１Ｏを、バスＤ　ＢＵＳからの３２ビツト値をロードす るように動作させる。信号ＳＤＳはまたフリップ・フロップ１０２２のリセット 入力端子Ｒにも供給されて、３２ビツトデータ値がレジスタ１０１０にロートさ れたとき、信号ＳＤＲの状態を論理０に変化させる。ＳＤＳが論理０になって信 号ＣＫの１周期の１／２の期間後、制御回路１０１８は信号ＳＲＬを発生し、レ ジスタ１０１０からの３２ビツト値をシフ１−１／ジスタ１０１２に供給し、カ ウンタ１０２０に保持された値を０にリセットする。
統計的デコーダ２３０は、常にＶ　ＲＡ　Ｍ　２１６から読出された３２ビツト 値のＬＳＢと共にそのデコーディング動作を開始する。以下に述べるように、入 力ＦＩＦＯ２３２および２３４と、出力ＰＩＦＯ２３Ｓは、ＶＲＡＭから読出さ れ、あるいはＶＲＡＭに書込まれる４バイト値から転送されるべき最初のバイト としてバイト位置の値を特定する。これらの装置に対するバイト位置の債は、２ ４ビツトのアドレス値の２個のＬＳＢ位置としてコード化される。この発明の実 施例では、統計的デコーダ２３０はこのバイト位置の値を無視する。その結果、 統計的デコーダ２３０に供給されるデータは、ＶＲＡＭ２１６中の３２ビツト語 のＬＳＢ位置と共に開始すると仮定される。
制御回路１０１８がレジスタ１０１Ｏからの３２ビツトデータ値を転送するため のパルス信号ＳＲＬを発生するときは、該制御回路１０１８は記憶されたアドレ ス値を増加させるようにＶＲＡＭ制御ユニット２３８を動作させるパルス信号Ｒ ＤＲを発生して、Ｖ　ＲＡ　Ｍ　２１６からの次の連続する３２とットデータ値 をレジスタ１０１０に供給する。パルス信号ＳＲＬおよびＲＤＲが発生して信号 ＣＫの１周期の１／２の期間後に１回路１０１８は信号ＥＮとして論理ｌの値を 統計的デコーディング回路１０１４に供給し、回路１０１４にシフトレジスタ１ ０１２中に保持された値のデコーディングを開始させる。
この発明の実施例で使用される統計的デコーディング回路１０１４は、例えば、 ここに参考として示す米国特許第４．３９６，９０６号、発明の名称「デジタル ・八ツマン・エンコーディングの方法と装置（Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａ ｒａｔｕｓ　ｆｏｒＤｉｇｉ”ｃａｌ　１ｉｕｆｆｓａｎ　Ｅｎｃｏｄｉｎｇ） 　Ｊの明細書に記載されている形式のものでよい０回路１０１４は可動化（イネ イブル）されると、システム・クロック信号ＣＫを信号５ＲＣＫとしてシフトレ ジスタ１０１２およびカウンタ１０２０にゲートする。シフトレジスタ１０１２ は、信号５ＲＣＫの各サイクル毎に、ＬＳＢ位置から開始し、ＭＳＢ位置に向け て続く上記シフトレジスタ１０１２が保持する値の１ビツトを供給する。各ビッ トがシフトレジスタ１０１２にょフて供給されると、カウンタ１０２０中の値は １だけ増加される。
統計的デコーディング回路１０１４が充分な数のビットを処理して１６ビツトの 出力値を発生すると、換言すれば、統計的デコーディング回路１０１４が１個の 可変長コード化された値をデコードすると、該統計的デコーディング回路１０１ ４はデコードされた１６ビツト値を出力レジスタ１０１６の入力ボートに供給し 、さらに論理ｌの値を信号ＲＤＹとして制御回路１０１８に供給する。これによ って制御回路１０１８はパルス信号ＯＲＬを発生して、回路１０１４によつて供 給された値を出力レジスタ１０１６にロードし、クリップ・フロップ１０１７を セットして、レジスタ１０１６によって保持されたデータを有効なものとする。
出力レジスタ１０１６に保持された値が、値１４または１５をもったＢ　ＳＲＣ フィールドを有するマイクロコード制御語を使用してバスＢ　Ｂｕｓに対する信 号源としてアクセスされると、このデコーディング動作は完了する。
制御回路１０１８がＢ　ＳＲＣフィールド中でこの値を検出した後、次のクロッ ク期間で、制御回路１０１８はパルス信号ＲＶを発生し、レジスタ１０１６に保 持されたデータを無効なものとしてマークする。ＢＳＲＣに対する１４の値はよ り多くのデータ値を持つことを示し、１５の値はアクセスされたデータ値がシー ケンスの最後であることを指上述の説明では、レジスタ１０１６中のデータは、 それが増動になるまでアクセスされないと仮定している。無効データ（例えばＢ 　５ＲＣ＝１４．０ＲＶ＝Ｏ）をアクセスするための試みがな′されると、制御 回路１０１８はパルス信号ＰＲを発生する。このパルス信号ＰＲはフリップ・フ ロップ１０２３のセット入力端子Ｓに供給される。パルス信号ＰＲが発生される と、フリップ・フロップ１０２３の出力信号５ＤＰＡは論理ｌの値に変化する。
この信号は休止（ポーズ）論理２４０に供給されて、マイクロコードＲＡＭおよ びシーケンサ２２６によってビデオ信号プロセッサを休止状態にする。この信号 ５ＤＰＡはさらにアント・ゲー）−１０２５の一方の入力端子に供給され、その 他方の入力端子は信号ＳＤＲを受信するように結合されている。もしＳＤＲ，５ ＤＰＡの双方が論理１の値をもっていると、アンド・ゲート１０２５の出力信号 ＳＤＰは論理１になる。この信号は休止論理２４０を経てＶＲＡＭ制御ユニット ２３８に供給されて要求された読出し動作の優先度を増加させる。信号ＳＰＤは 統計的デコーダ２３０からの緊急読出し動作要求信号である。制御回路１０１８ が信号ＯＲＬを休止してレジスタ１０１６に保持された値を有効なものとしてマ ークすると、信号５ＤＰＡは論理０になって休止状態を解く。
上述の例は統計的デコーダ２３０の内部動作を、１個の１６ビツト出力値を生成 する場合について説明した。一般には、デコーダ２３０は一連のこのような値を 生成する。
このシーケンスの第１の値を生成するために、第１０図に示す回路は上述のよう に動作する。一旦その値が出力レジスタ１０１６に転送されると、制御回路１０ １８は論理ｌの値を信号ＥＮとして供給して、統計的デコーディング回路１０１ ４を付勢す１次のデコードされた値を発生させる。第１のデコードされた値が出 力レジスタ１ｏ１６からアクセスされると、信号ＯＲＶは論理値Ｏをもつように 変化させられ、制御回路１０１８はパルス信号ＯＲＬを発生して第２の値をロー ドする。第１の値がアクセスされたとき第２の値がデコートされていないと、信 号ＲＤＹが統計的デコーディング回路によって論理１の値に変化されるまで制御 回路１０１８はパルス信号ＯＲＬを発生しない、この動作シーケンスは、マイク ロ制御語のＢ　ＳＲＣフィールド中の１５の値を使用して出力レジスタ１０１６ 中の値がアクセスされるまでくり返される。出力レジスタ１０１６中の値が、そ のＢ　ＳＲＣフィールド中の１５の値をもったマイクロコード制御語に応答して アクセスされると、制御回路１０１６は信号ＥＮの値を論理Ｏに変化させること によって統計的デコーディング回路２３０の動作を終了させる。
デコーダ２３０で使用されるＶＲＡＭのアドレス値の１４側のＬＳＢ位置に対す る新しい値が設定されるまでデータは統計的デコーダ２３０を用いてアクセスさ れることはない。
上述のデコーディング動作のいずれにおいても、必要に応じて３２ピッ１−のデ ータ値がＶ　ＲＡ　Ｍ　２１６からレジスタ１０１０に供給される。カウンタ１ ０２０かそのときの３２ビツト値のＭＳＢが回路１０１４に供給されたことを示 す３１の値をもつように増加されると、制御回路１０１８はパルス信号ＳＲＬを 発生してレジスタ１０１０からの次の３２ビツト値をシフトレジスタ１０１２に 転送して、カウンタ１０２０の値をリセットする。同時に制御回路１０１８はパ ルス信号ＲＤＲを発生して、Ｖ　ＲＡ　Ｍ　２１６から次の連続する３２ビツト 値を要求する。
カウンタ１０２０中の値が３１に等しいとき、信号ＳＤＲの値が論理ｌであると 、レジスタ１０１０を満たすための読出し動作は未だ完了していないので、制御 回路１０１８はレジスタ１０１０からの値をレジスタ１０１２に転送することは できない、この例では制御回路１０１８は信号ＥＮを論理Ｏの値をもつように変 化させ、デコーディング回路１０１４を非可動化する。要求された読出し動作が 完了すると、制御回路１０１８はパルス信号ＳＲＬを発生してレジスタ１０１０ からの新しい３２ビツト値をレジスタ１０１２に転送し、信号ＥＮの値を論理１ に変化させ、パルス信号ＲＤＲを発生する。これらの信号は統計的デコーダ２３ ０を付勢して正規の動作を再開させ、ＶＲＡＭ２１６から新しい３２ビツトの値 を要求する。
第１０Ｂ図は２＠のデータ値かデコートされるときの制御回路１０１８によって 生成される信号の相対的タイミングを示すタイミング図である。
第１０Ａ図および第１０Ｂ図、さらに上述の説明から明らかなように、デジタル 処理回路の設計技術者にとフては統計的デコーダ２３０として使用するのに適し た回路を設計し、製作することは容易なことである。
入力ＦＩＦＯ２３２および２３４は、ビデオ信号プロセッサ２１０がそのビクセ ル処理素子を用いて処理するために、ＶＲＡＭ２１６用のランダムな８ビツトま たはＩｓビット値を読出すようにし、あるいは一連の８ピツ５トまたは１６ビツ ト値を読出すようにする。ランダムモード、シーケンシャルモートのいずれの場 合も、マイクロコードＲＡＭおよびシーケンサ回路２２６によって実行されるマ イクロコート制御語命令はＶＲＡＭ制御ユニット２３８に初期アト１ノス値を供 給する。選択された入力ＦＩＦＯはＶＲＡＭ制御ユニット２３８を経てＶ　ＲＡ 　Ｍ　２１６をアクセスし、マイクロコードＲＡＭおよびシーケンサ２２６によ る別の干渉なしに要求された１あるいは複数の値をバスＢ　Ｂｕｓに供給する。
例えばデータＲＡ　Ｍ　２２８によって供給されたＦＩＦＯ２３２、２３４に対 する開始アドレス値は、統計的デコーダ２３０に対するアドレス値が特定される 態様と同じ態様でＶＲＡＭ制御ユニット２３８において発生される。アト１／ス 値の８個のＭＳＢ位置は、２３および２７の各個をもったマイクロコード制御語 のＢ　ＤＳＴフィールドに応答して、バスＢ　ＢＵＳを経由して各入力ＦＩＦＯ ２３２および２３４に転送される。入力ＦＩＦＯ２３２および２３４用のアドレ ス値の！４債のＬＳＢ位置は、マイクロコード制御語のＢ　ＤＳＴがそれぞれ２ ２および２６の値をもったとき、バスＢ　Ｂｕｓに供給される値の１４個のＭＳ Ｂ＆置から転送される。Ｂ　ＤＳＴフィールドが２２および２６の値をもつとき 、バスＢ　Ｂｕｓに供給される値の２個のＬＳＢ位置は各入力ＦＩＦＯ２３２お よび２３４内に記憶される。これらの２個のビットによって表わされる値は、バ スＢ　ＢＵＳに供給されるべき第１のバイトとしてＶＲＡ　Ｍ　２１６によって 与えられる４個のバイト値の特定のバイトをポイントする。
ｆ！ｓＨＡ図ハ入力ＦＩＦＯ２３２あルイハ２３４　（１）　イずレカとして使 用するのに適した回路を示すブロック図である。以下ではＦＩＦＯ２３２用の回 路について説明する。
入力ＦＩＦＯ２３４に関する説明をも含ませるために、ＦＩＦＯ２３２の説明と 異なる部分については、その変更部分を括弧書きした。第１１Ａ図に示す回路は 、入力ＦＩＦＯがランダムモードで動作するようにセットされた正規動作シーケ ンスに関して説明されている。この説明の後にＦＩＦＯがシーケンシャルモード で動作するようにセットされたときに動作シーケンスの変更について説明されて いる。
シーケンスの第１のステップで、そのＢ　ＤＳＴフィールドにおける２１　（Ｆ 　Ｉ　ＦＯ２３４に対しては２９）の値をもったマイクロコード制御語を使用し てＢ　Ｂｕｓに制御値を供給する。このＢ　ＤＳＴ値に応答して、例えばＡ　Ｌ 　Ｕ　２４４によつて供給される制御値はレジスタ１１１２にロードされる。こ の例で使用される制御値は入力ＦＩＦ０２３ｚをそのシーケンシャルモートとは 対照的にそのランダムモードで動作させるようにし、バスＢ　Ｂｕｓに１６ビツ ト値ではなく８ビツト値を供給する。
シーケンスの次のステップで、前述のようにＶＲＡＭ制御ユニット２３８中てＦ ＩＦＯ２３２内のアドレス値を設定する。ＦＩＦ０２３２内のレジスタ１１１０ は２２（２ら）の値をもったマイクロコード制御語のＢ　ＤＳＴフィ・−ルドに 応答してバイト位置の値、すなわちバスＢ　ＢＵＳを経由して供給される１６ビ ツトアドレス値の２個のＬＳＢをロードする。制御回路１１１ＢはまたこのＢ　 ＤＳＴフィールドの値によって、入力ＦＩＦＯ２３２を初期状態にリセットし、 ＶＲＡＭ読出し動作を開始させるように設定される。
このリセット動作では、制御回路１１１６はパルス信号ＣＯを発生してフリップ ・フロップ１１３４をリセットする。
信号Ｃにの１周期の１／２の期間の後、制御回路１１１６はパルス信号ＰＣを発 生して、レジスタ１１１Ｏからのバイト位置の値をカウンタ１１２８とフリップ ・フロップ１１３２にロートする。この動作信号ＧＫの１周期１／２の期間後、 制御回路１１１６はフリップ・フロップ１１３３のセット入力端子Ｓに供給され るパルス信号ＩＲを発生する。フリップ・フロップ１１３３によって発生された 信号Ｘ　ＦＯＲは制御バスＲ／Ｓを経てＶＲＡＭ制御ユニット２３８に供給され 、該ＶＲＡＭ制御ユニット２３８をＶ　ＲＡ　Ｍ　２１６中のアドレスされたメ モリ位置に対する読出し動作を開始させるようにする。信号Ｉ　ＦＯＲはまた制 御回路１１１６に供給されて、読出し動作が進行中であることを指示する。
ＶＲＡＭ制御ユニット２３８が読出し動作を処理し、またＶ　ＲＡ　Ｍ　２１６ が要求されたデータをバスＤ　Ｂｕｓに供給すると、ＶＲＡＭ制御ユニット２３ ８はバスＲ／Ｓを経て供給されるパルス状ストローブ信号Ｉ　ＦＳＯを発生し、 バスＤ　ＢＵＳからの３２ビツト値をロードするようにレジスタ１１１８を動作 させるようにする。信号Ｉ　ＦＯ３はさらにフリップ・フロップ１１３３のリセ ット入力端子Ｒに供給されて、クリップ・フロップ１１３３の内部状態をリセッ トし、メモリの読出し動作が完了したことを示す信号Ｉ　ＦＯＲを論理値Ｏにリ セットする。
信号Ｉ　ＦＯＲが論理０になった後、信号ＣＫの第１の周期の期間中、制御回路 １１１６はパルス信号ＬＲを発生して、レジスタ１１１８に保持された３２ビツ トの値をレジスタ１１２０に転送する。レジスタ１１２０のビットは、それぞれ ビット０〜７．８〜１５．１６〜２３．２４〜３１を包含する４個の８ビットセ グメントＢＯ１Ｂｌ、Ｂ２、Ｂ３に分割される。８ビツトの値ＢＯ１Ｂ１、Ｂ２ ．Ｂ３はマルチプレクサ１１２４の容具なる入力ボートに供給される。マルチプ レクサ１１２４はカウンタ１１２８によって、またはマルチプレクサ１１３０に よって供給される値によって制御されて、その入力に供給される４つの値の１つ を出力レジスタ１１１４の８個のＬＳＢ位置に供給する。
この例では、レジスタ１１１２中の制御値は、８ビツト値は出力レジスタ１１１ ４によって与えられるものであることを示す、その結果、制御回路１１１６は信 号ＭＸＣとして論理値ｌをマルチプレクサ１１２６に供給する。信号ＭＸＣのこ の値は、マルチプレクサ１１２６がカウンタ１１２８に保持された債をマルチプ レクサ１１２４の制御入力ボートに供給する。第１のバイト位置の値であるこの 値は、マルチプレクサ１１２４がアドレスされたバイト出力レジスタ１１１４の ８個のＬＳＢ位置に供給するように動作させる。パルス信号ＬＲの発生後信号Ｃ Ｋの次の連続する周期の間に、制御回路１１１Ｂはパルス信号ＬＬをおよびＲＨ を発生し、マルチプレクサ１１２４によって供給された値をレジスタ１１１４の ８個のＬＳＢ位置にロードし、レジスタ１１１４の８個のＭＳＢ位置をリセット し、クリップ・フロップ１１３４をセットする。フリップ・フロップ１１３４は セットされるので、その出力信号ｏｖは、出力レジスタ１１１４の値が無効であ ることを示す論理１である。
この例に対する動作のシーケンスは、マイクロコートＲＡＭおよびシーケンサ回 路２２６がＢ　ＳＲＣフィールドが１２の値（入力ＦＩＦＯ２３４に対しては１ ３の値）をもつマイクロコード制御語を実行するとき完了する。レジスタ１１１ ４に供給されたこの値はレジスタがその記憶された値をバスＢ　Ｂｕｓに供給す るようにする。制御回路１１１６はまたＢ　ＳＲＣフィールドの１２（１３）の 値に応答してパルス信号ＣＯを発生し、またそれによってフリップ・フロップ１ １３４をリセットして、出力レジスタ１１１４中の債を無効なものとしてマーク する。
制御レジスタ１１１２中の値が、１６ビツト値がバスＢＢＵＳに供給されるべき であることを指示すると、制御回路１１１６は論理０の値を信号ＭＸＣとしてマ ルチプレクサ１１２６の制御入力端子に供給する。この制御値は、マルチプレク サ１１２６がマルチプレクサ１１３０によって供給される値をマルチプレクサ１ １２４の制御入力ボートに供給するように条件付ける。
マルチプレクサ１１３０はクリップ・フロップ１１３２の出力端子に結合されて いる。上述のように、フリップ・フロップ１１３２はレジスタ１１１Ｏに記憶さ れたバイト位置の位のＭＳＢにプリセットされる。この１ビツトの値はマルチプ ライヤ１１３０によって上位桁に向けて１ビツト位置シフトされる（つまり２倍 にされる）、従りて、マルチプレクサ１１２４によって与えられる債は２か０の いずれかである。かくして、マルチプレクサはバイトＢＯあるいはＢ２のいずれ かを出力レジスタ１１１４の８個のＬＳＢ位置に供給する。
フリップ・フロップ１１３２の出力端子はさらにマルチプレクサ１１２２の制御 入力端子に結合されている。マルチプレクサ１１２２はレジスタ１１２０のＢ３ およびＢｌセクションに結合されている。フリップ・フロップ１１３２によって 与えられる値が論理Ｏあるいは論理ｌであると、マルチプレクサ１１２２はレジ スタ１１２０の各ＢｌまたはＢ３セクションに保持された値はレジスタ１１１４ の８個のＭＳＢ位置に供給する。１６ビツトモードでは、制御回路１１１６は同 時にパルス信号ＬＬおよびＬＭを発生して５選択された８個のＭＳＢおよび８個 のＬＳＢの双方を１／ジスタ１１１４にロートする。この値がＢ　ＳＲＣフィー ルド中の１２（１３）の値をもったマイクロコード制御語によってアクセスされ ると、ＶＲＡＭ２１６によって与えられる３２ピツ、トの値の１６個のＭＳＢあ るいは１６個のＬＳＢが読出されるようになる。レジスタ１１１０中に保持され たバイト位置の値が１または３であると、それはそれぞれ０あるいは２と解釈さ れ、バイトＢ１またはＢ２を含む１６ビツトの値はこの発明の実施例で使用され る入力ＦＩＦＯ２３２および２３４によって供給されない。
上述の例では、入力ＦＩＦＯに供給される制御値は。
該入力ＦＩＦＯをランダムモードで動作させるように設定する。このモードでは 、ＦＩＦＯはアドレスされた値のみをバスＢ　Ｂｕｓに供給する。そのシーケン シャルモートでは５人力ＦＩＦＯ２３２および２３４は、ＶＲＡＭ２１６中の特 定されたアドレスを有する値から開始し、順次に連続してより大きな値に向って 変化する連続する値を供給する。シーケンシャルモードにおけるＰＩＦＯ２３２ および２３４の動作については、そのランダムモートにおける動作との違いにつ いて説明する。
ランダムモートとシーケンシャルモートの第１の相違点は、シーケンシャルモー １（では、制御回路１１１５がパルス信号ＬＲを発生して新しい３２ピッ１−の 値をレジスタ１１２０にロートすると、該制御１１１１１［ｉはＶＲＡＭ２１６ から次の新しい３２ビツトの値を要求するためにパルス信号ＩＲを発生する。
ランダムモートでは、カウンタ１１２８とフリップ・フロップ１１３２は、レジ スタ１１１０に記憶されたバイト位置の値を保持するためのＩ／ジスタとしての み使用され葛、シーケンシャルモードでは、カウンタ１１２８およびフリップ・ フロップ１１３２は、レジスタ１１２０からの連続する８ビツトあるいは１６ビ ツトの値をそれぞれ出力レジスタ１１１４に順次供給するために使用される。カ ウンタ１１２８はプリセット値入力ポートおよびプリセット入力端子をもった通 常の２ビツト２進カウンタである。プリセット入力端子に供給されるパルス信号 が発生すると、カウンタ１１２８は、そのプリセット値入力端子に供給される値 をその内部値としてロードするように設定される。フリップ・フロップ１１３２ は通常の１−リガ形式あるいはＴフリップ・フロップである。このクリップ・フ ロップはプリセット値を有し、入力端子に供給される信号によって上述のように 動作するように設定されるプリセット入力端子をもっている。制御回路１１１６ によって発生されるクロック信号ＣＣＫはカウンタ１１２８およびフリップ・フ ロップ１１３２の双方のクロック信号入力端子に供給される。クロック信号ＣＣ Ｋの連続するパルスに応答して、カウンタ１１２８はその値ＣＶを偵０、ｌ、２ ．３を経て循環させる。クリップ・フロップ１１３２は信号ＣＣＫの連続するパ ルスに応答して、その内部の状態なＯと１との間で変化させる。この発明の実施 例では、入力ＦＩＦＯがそのシーケンシャルモードにあるとき、信号ＣＣＫは信 号ＬＬと同じであり、ＦＩＦＯがそのランダムモードにあるときは、信号ＣＣＫ は一定の論理０値を持つ。その結果、値が出力レジスタ１１１４にロードされる や否や、カウンタ１１２８あるいはフリップ・フロップ１１３２は、マルチプレ クサ１１２２および１１２４を１次のシーケンシャル値を１７ジスタ１１１４の 入力ポートに供給するように設定する。新しい値が出力１／ジスタ１１１４にロ ードされる毎に該レジスタ１１１４の入力ポートに供給される値は変化するので 、レジスタ１１１４中の値がバスＢ　Ｂｕｓに供給されるや否や上記の供給され た値は出力レジスタにロードされる。
カウンタ１１２８の出力値Ｃｖは制御回路１１１６に供給される。この制御回路 １１１６はこの信号をモニターして、レジスタ１１．１８からの３２ビツト値を 何時レジスタ１１２０に転送すべきかを決定する。レジスタ１１１中に保持され た制御値が、入力ＦＩＦＯ２３２がその８ピッ１−モードで動作していることを 指示すると、制御回路１１１６はパルス信号ＬＲを発生して、信号Ｃｖの値が３ から０に変化すること（すなわち信号ＣｖのＭＳＢが１から０に変化するとき） と一致１ノて１／ジスタ１１１８からの３２ビツト値をレジスタ１１２０に転送 する。入力ＦＩＦＯが１６ビツトゆモートで動作しているとき、信号ＣＶの値が １から２、あるいは３から０に変化すると（すなわち信号ＣにのＬＳＢが１から ０に変化すると）、制御回路１１１６はパルス信号ＬＲを発生する。
上述の例では、ＶＲＡＭ制御ユニット２３８およびＶＲＡＭ２１６は定常ストリ ーム中で入力ＦＩＦＯ２３２および２３４に３２ビツトデータ値を供給するもの と仮定している。信号ＣＶの値が３からＯに変わるとき、このストリームが遮断 されるべきであり、また１例えば信号ＩＦＯＲが読出し動作が進行中であること を示す論理値１の値をもっていると仮定すると、制御回路１１１６はパルス信号 ＬＲを発生しない、この例では、＠号Ｉ　ＦＯＲが、要求されたＶＲＡＭの読出 し動作が行なわれ、従つてレジスタ１１１８が有効なデータを含んでいることを 示す論理０の値に変化するまで回路１１１６はその初期状態を凍結する。
信号Ｉ　ＦＯＲが０になると、制御回路１１１６はその動作を再開する。
制御回路１１１６の内部状態が凍結されている間、レジスタ１１１４の内容をバ スＢ　Ｂｕｓに読出す要求を受信すると（すなわち、Ｂ　５ＲＣ＝１２）、制御 回路１１１６はフリップ・フロップ１１３５のセット入力端子Ｓに供給されるパ ルス信号ＩＰを発生する。この動作によりフリップ・フロップ１１３５によつて 供給される信号Ｉ　ＦＯＰＡの状態を論理１に変化させる。信号Ｉ　ＦＯＰＡは 休止論理回路２４０に供給され、該休止論理回路２４０はマイクロコードＲＡＭ およびシーケンサ回路２１０を休止状態にするように設定する。第３Ａ図を参照 して前に説明したように。
クロック信号ＣＫＡおよびＣに８は休止状態で無効状態にされて、データバス回 路２４２　、　Ａ　Ｌ　０２４４　、データＲＡ　Ｍ　２２８およびピクセル補 間器２４６の内部状態を有効に凍結する。信号Ｉ　ＦＯＰＡおよび信号Ｉ　ＦＯ ＲはＡＮＤゲー）　１１３６の入力端子に供給される。これらの信号の両方が、 読出し動作が要求され、プロセッサ２１０が入力ＦＩＦＯ２３２からの値を持つ 休止状態にあることを示す論理１の値をもっていると、ＡＮＤゲート１１３６の 出力信号Ｉ　ＦＯＰは論理ｌに変化する。信号Ｉ　ＦＯＰは休止論理２４０を経 てＶＲＡＭ制御ユニット２３８に供給されるゆ信号Ｉ　ＦＯＰに対する論理ｌの 値は、緊急要求すなわち優先度が高くなったものとしてＦＩＦＯ２３２に対する 読出し要求動作を処理するようにＶＲＡＭ制御ユニット２３８を設定する。読出 し動作が完了すると、信号Ｉ　ＦＯ３はフッリブフロップ１１３３をリセリトン 、信号Ｉ　ＦＯＲおよびＩ　ＦＯＰを論理Ｏの値に変化させる。レジスタ１１１ ８からの要求値が出力レジスタ１１１４に伝播されると、制御回路１１１６はフ リップ・ソロツブ１１３４をセットし、その出力０■はフリップ・フロップ１１ ３５をリセットしてプロセッサ回路２１０をその休止状態から解放する。
ＭＩＩＢ図は入力Ｆ　Ｉ　ＦＯ２３２ノ２ｆｆｌノ連続する８ビツトデータ要求 に対して制御回路１１１６によって発生された信号の相対的タイミングを示すタ イミング図である。
出力ＦＩＦＯ２３６は入力ＦＩＦＯ２３２および２３４によって実行された機能 と木質的に反対の機能を実行し、該出力ＰＩＦ０２３６は、ビデオ信号プロセッ サ２１０のビクセル処理素子から一度に１バイトあるいは２バイトのデータを受 入れ、このデータを３２ビツトのブロックに形成して、このブロックをＶ　ＲＡ 　Ｍ　２１６に転送する。出力ＦＩＦ０２３６は、１個の８ピツｌ〜または１６ ビツトのデータの値が与えられたアドレス値を使用してＶＲＡＭ２１６に書込ま れるランダムモードと、一連の８ビツトまたは１６ビツトのデータの値が連続的 に増加するアドレス値を使用して書込まれるシーケンシャルモードの２つの動作 モードもっている。
ランダム転送のために使用されるアドレス値あるいはシーケンシャル転送のため に使用される開始アドレス値は、統計的デコーダ２３０と入力ＦＩＦＯ２３２お よび２３４とについて前に説明した態様と同じ態様でＶＲＡＭ制御ユニット２３ ８中で設定される。、８個のＭＳＢ用に使用されるＢ　ＤＳＴフィールドの値、 　２２ビツト・アドレス値の１４個のＬＳＢはそれぞれ１５．１４である。ＢＤ ＳＴが１４のとき、バスＢ　ＢＵＳに供給される１６ビツトの値の２個のＬＳＢ の位置の値は出力ＰＩＦＯ２３６内部のレジスタに記憶される。この値は、ＶＲ ＡＭ２１６に供給された３２ビツト（４バイト）の最下位バイト、あるいは書込 まれるべき唯一のバイトとなる特定のバイト位置をポイントする。出力ＦＩＦＯ ２３６およびＶＲＡＭ制御ユニット２３８は、ＶＲＡＭ２１６に書込まれない３ ２ビツト値中の他のバイト位置に対応するＶＲＡＭ２１６中のデータの劣化を防 止する回路を含んでいる。
第１２Ａ図は出力ＰＩＦＯ２３６として使用するのに適した回路を示すブロック 図である。この回路は、予め定められたアドレス値を使用してｌ債の８ビツト値 がＶＲＡＭ２１６書込まれるべきランダムモードにおける正規の動作シーケンス について示されている。この説明の後に。
ＦＩＦＯがランダムモードの代りにシーケンシャルモードで動作し、８ビツト値 の代りに１６ビツトのデータ値が使用されるときの出力ＦＩＦＯの動作の相違点 について説明されている。
Ｖ　ＲＡ　Ｍ　２１１ｉのランダム位置に１バイトのデータを書込む動作シーケ ンスの第１ステツプは、出力ＦＩＦＯをランダムモードで動作させ、８ピッ１− の入力値を持つように設定する出力ＦＩＦＯ２３６に制御値を供給することであ る。この発明の実施例ではＢ　ＤＳＴフィールドの１３の値をもワたマイクロコ ート制御語に応答して、例えばＡ　Ｌ　Ｕ　２４４によって２ビツト制御語がバ スＢ　Ｂｕｓに供給される。マイクロコード制御語Ｂ　ＤＳＴフィーる。レジス タ１２１２は１３の値をもったマイクロコート制御語のＢ　ＤＳＴフィールドに 応答して、出力ＦＩＦＯ２３６用の値としてバスＢ　Ｂｕｓの２個のＬＳＢ位置 によって伝達される値をロードする。
出力ＦＩＦＯ２３６の内部の制御回路１２１６はまたＢＤＳＴフィールド中の１ ３の値に応答して、レジスタ１２２０中に保持されたデータをＶＲＡＭ２１５に 転送する書込み動作を開始させる。このデータは先のデータ出力動作からのデー タの最後の部分的ブロックである。
フリップ・フロップ１２３２によって与えられる信号ＯＦＲが、ＦＩＦＯ２３６ 用のメモリ書込み動作が進行していないことを示す論理０の値をもっていると、 制御回路１２１６はパルス信号ＬＯＲを発生１ノ、レジスタ１２２０中の値を出 力レジスタ１２１８に転送し、またラッチ１２２８に保持された４ビツトバイト マスクを４ビツトレジスタ１２３０に転送する。制御回路がパルス信号ＬＯＲを 発生して信号ＣＫの１周期の１／２の期間の後、制御回路１２１６はフリップ・ フロップ１２３２の入力端子Ｓをセットするために供給されるパルス信号ＷＲを 発生する。この動作は、フリップ・フロップ！２３２によって与えられた信号Ｏ ＦＲの状態を論理ｌの値に変化させる。
信号ＯＦＲはバスＲ／Ｓを経てＶＲＡＭ制御ユニット２３８に供給される。信号 ＯＦＲからの論理１の偵は、ＦＩＦＯ２３６に対するＶＲＡＭ制御ユニットに保 持されたアト１／ス値を使用して、またレジスタ１２１８中に保持された３２ビ ツトのデータ値を使用して、ＶＲＡＭ書込み動作用の要求としてＶＲＡＭ制御ユ ニット２３８によって解釈される。レジスタ１２３０中のバイトマスクはバスＣ ＡＳＭを経てＶＲＡＭ制御ユニット２コ８に供給される。このマスクＶＲＡＭ制 御ユニット２３８中で使用されて、ＶＲＡＭ２１８を、バイトマスク信号ＣＡＳ Ｍに応答するバイト位置をもったレジスタ１２１８中のこれらのバイトのみ、す なわちレジスタ１２２０にロートされたとき制御回路１２１６によって有効であ るとしてマークされたこれらのバイトのみを記憶するように動作させる。バイト が有効であるとマークされる方法、ＶＲＡＭ制御ユニッ１〜２３８における信号 ＣＡＳＭの使用態様については以下に説明する。
制御回路１２１６がパルス信号ＷＲを発生すると同時に、ラッチ１２２８中の４ 個のフリップ・フロップの各々のりセラ１〜入力端子Ｒに供給されるパルス信号 ＲＭを発生する。この信号はラッチ１２２８中のフリップ・フロップＦＦＯ乃至 ＦＦ３をリセットし、各バイト位１ｉＢＯないしＢ３の値を無効としてマークす る。
上述のように、制御ユニット１２１６は、もし信号ＯＦＲが０であるならば書込 み動作を開始させる。制御レジスタ１２１２中の値が変化するとき信号ＯＦＲが 論理Ｏであると、ＶＲＡＭ制御ユニット２３８によって与えられる信号ＯＦＳが 要求されたメモリ書込み動作が行なわれたことを示すまで制御回路１２１６はそ の初期動作を凍結する。信号ＯＦＳはレジスタ１２１８の出力可動化端子ＯＥに 供給され、このレジスタ１２１８をその記憶された値をバスＤＢＵＳに供給する ように動作させる。信号ＯＦＳが論理ｌをもっている間、レジスタ１２１８のデ ータ中のデータはＶＲＡ　Ｍ　２１６に転送される。信号ＯＦＳはまたフリップ ・フロップ１２３２をリセットし、信号ＯＦＲの値を論理０に変化させる。制御 回路１２１６は論理０の値をもった信号ＯＦＲに応答してその正規の動作を再開 させる。
電源がビデオ信号プロセッサ２１０に供給された後、誤ったデータが第１の出力 ＦＩＦＯの要求によってＶＲＡＭ２１６に書込まれるのを防止するために、フリ ップ・フロップ１２２８は例えば通常の電源オンリセット回路によって論理０の 初期値をもつように設定される。後述のように、これらのフリップ・フロップ中 の論理０の値は、レジスタ１２２０からのデータがＶ　ＲＡ　Ｍ　２１６に書込 まれるのを防止する。
先の読出し動作からのデータはレジスタ１２２０からレジスタ１２１８に転送さ れ、メモリ読出し動作が行なわれると、ここに述べた代表的なランダム出力動作 用のアドレス値が特定される。この動作は上述されている。バイト位置レジスタ １２１０はＢ　ＤＳＴフィールド中の１４の値に応答して、バスＢ　ＢＵＳの２ 個のＬＳＢによって伝送された値をロードする。上述のように、この値はレジス タ１２２０のどのバイト位置ＢＯ１Ｂ１．Ｂ２あるいはＢ３が供給されたデータ 値を保持するかを指示する。
制御回路１０６はＢ　ＤＳＴフィールド中の１４の値に応答してパルス信号ＯＰ Ｃを発生し、バイト位置レジスタかロートされて信号ＣＫの１周期の１／２の期 間の後。
２ビツトカウンタ１２２６の初期値としてバイト位置の値を設定する。この値は 信号ｏＣｖとして制御回路１２１６に供給される。パルス信号ＯＰＣの発生と同 時に制御回路１２１６はパルス信号ＬＲを発生して、フリップ・フロップ１２３ ４をセットし、入力レジスタ１２１４中のデータを無効としてマークする。フリ ップ・フロップ１２３４の出力信号ＩＮＶは制御回路１２１１ｉに供給されて、 バスＢ　Ｂｕｓからのデータがレジスタ１２１４にロート可能であることを指示 する。
代表的動作シーケンスの次のステップは８ビツトデータ値を出力ＰＩＦ０２３６ に供給することである。このステップは、マイクロコード制御語がＢ　ＤＳＴフ ィールド中の２０の値をもっときに生ずる。ＢＤＳＴフィールド中のこの値は、 例えばＡ　Ｌ　Ｕ　２４４によって供給され、バスＢ　Ｂｕｓによって伝送され た１６ビツトの値をロードするようにレジスタ１２１４を設定する。制御レジス タ１２１２中の値は、８ビツトの値がプロセッサされるべきことを指示するので 、レジスタ１２工４中の値の８個のＬＳＢ位置の値のみが関連する。ある値がレ ジスタ１２１４にロードされると、制御回路１２１６はフリップ・フロップ１２ ３４のリセット入力端子に供給されるパルス信号ＣＧを発生する。この動作によ って信号ＩＮＶの状態を論理０に変化させ、入力レジスタ１２１４中に保持され た値を有効なものとしてマークする。
入力レジスタ１２１４の８個のＬＳＢ位置は、レジスタ１２２０のビット位置０ −７（バイト位置ＢＯ）および１６−２３（バイト位置Ｂ２）に直接結合され、 また３状態ゲー）　１２２４を経て１／ジスタ１２２０のビット位置８−１５（ バイト位置Ｂｌ）および２４−３１　（バイト位置Ｂ３）に結合される。入力レ ジスタ１２１４の８個のＭＳＢ位置は３状態ゲート１２２２を通ってレジスタ１ ２２０のバイト位置ＢｌおよびＢ３に結合される。３状態ゲート１２２２および １２２４は制御回路１２１６によって発生される各信号ＵＢＥおよびＬＢＥによ って制御される。この発明の例においては、レジスタ１２１２中の制御値が出力 ＰＩＦ０２３６が８ビツトの値を処理する状態にあることを指示すると、制御信 号ＵＢＥは、３状態ゲート１２２２の出力ボートのインピーダンスが高インピー ダンスを呈するように該３状態ゲート１２２２の動作を設定し、また、制御信号 ＬＢＨは、３状態ゲート１２２４がそのデータ入力をその出力ボートに、従って レジスタ１２２０のバイト位置Ｂ、およびＢ、に供給するように上記３状態ゲー ト１２２４の動作を制御する。従って、この例では、レジスタ１２１４の８個の ＬＳＢ位置はレジスタ１２２０のバイト位置ＢＯ乃至Ｂ３の各々に結合される。
制御回路１２１６はまたＢ　ＤＳＴフィールド中の２０の値に応答する。この値 が検出されて信号ＣＫの１周期のｌ／２の期間の後、制御回路１２１６は信号Ｌ ＲＯ，ＬＲＩ。
ＬＲ２またはＬＲ３のうちの１個のパルス信号を発生し、レジスタ１２１４から の８ビツト値をレジスタ１２２０のバイト位置の１つにロートし、ラッチ１２２ ８中の各フリップ・フロップＦＦＯ，ＦＦＩ、ＦＦ２あるいはＦＦ３をセットす ることによって有効データを含むものとして選択されたバイト位置をマークする 。同時に、制御回路１２１６はパルス信号ＬＲを発生して、入力レジスタ１２１ ４に保持されたデータを無効であるとマークする０選択されたレジスタ１２２０ 中のバイト位置は、カウンタ１２２６によって発生された信号ＯＣＶによって決 定される。この例では、この信号すなわちカウンタ１２２６の出力信号はレジス タ１２１Ｏに保持されたバイト位置の値と同じである。
出力ＰＩＦＯ２３６に供給された１バイト・データ値がレジスタ１２２０中のバ イト位置の１つを占める。この値は、新しい制御値が前述のようにレジスタ１２ １２に供給されるとＶ　ＲＡ　Ｍ　２１６に書込まれる。
上述の例では、出力ＰＩＦＯ２３６に供給された初期制御値は、該ＦＩＦＯ２３ ｆｉをそのランダムモードで動作するように設定する。上記の動作状態とは違っ て、シーケンシャルモートが使用されることを制御値が特定するならば、上述の 例はバイト転送動作のシーケンスの最初のもののみについて説明することになる 。シーケンシャルモートでは、カウンタ１２２６によって保持された債は信号Ｃ ＣＫのパルスによつて増加される。この発明の実施例では、出力ＰＩＦ０２３６ がそのシーケンシャルモード動作するようにセットされると、制御回路１２１６ は、パルス信号ＬＲＯ乃至ＬＲ３の１つを発生すると、信号ＣＣＫを発生する。
シーケンスの第２のバイトがレジスタＢ１４に供給されると、増加した計数値を もった信号ＯＣｖは制御回路１２１６が信号ＬＲＯ１ＬＲ１，ＬＲ２またはＬＲ ３の次のものを発生し、従って、入力バイトをレジスタ１２２０の次のバイト位 置ＢＯ１Ｂ１．Ｂ２またはＢ３の各々にロートする。カウンタ１２２６は２ビツ トカウンタであるので、該カウンタ１２２６はモジュロ４出力値、すなわち値０ 、ｌ、２．３、ｏ、ｉ・・・・等を発生する。
カウンタ値ＯＣＶが３からＯに増加すると、レジスタ１２２０の最後のバイト位 置Ｂ３が充満される。制御回路１２１６はパルス信号ＬＯＲを発生し、レジスタ １２２０中のデータを１７ジスタ１２１８に転送し、またパルス信号ＷＲを発生 し、ＶＲＡＭ制御ユニット２３８によってレジスタ１２１８中に保持されたデー タ用のＶＲＡＭ書込み動作のスケジュールを作る。信号ｏＣＶが３から０に変化 したとき、信号ＯＦＲが、書込み動作が進行中であることを示す論理ｌの値をも つと、制御回路１２１６は信号ＬＯＲを発生しない、しかし、ＶＲＡＭ制御ユニ ット２３８によって供給された信号ＯＦＳがフリップ・フロップ１２３２をリセ ットし、信号ＯＦＲの状態を論理０に変化させるまで、その内部状態を凍結する 。
クリップ・フロップ１２３４によって供給される信号ＩＮＶがレジスタ１２１４ 中のデータは有効であること（すなわち、未だレジスタ１２２０へ転送されてい ない）を示している時に、バスＢ　Ｂｕｓからレジスタ１２１４にデータを転送 しようとすると、制御回路１２１６はパルス信号ＯＰを送ってフリップ・フロッ プ１２３３をセットし、このフリップ・フロップ１２３３が生成する信号０ＦＰ Ａを休止論理２４０に送ることによって１回路２１０を休止状態にする。信号０ ＦＰＡは、ＡＮＤゲート１２３６によって信号ＯＦＲと論理的にＡＮＤ処理され て信号ＯＦＰを生成する。この信号ＯＦＦは休止論理２４０を介してＶＲＡＭ制 御ユニット２３８に印加される。この信号はそのとき進行中のＶＲＡＭ書込み動 作の優先順位を上げる。この書込み動作が完了すると、ＶＲＡＭＩ御ユニット２ ３８は、パルス信号ＯＦＳを発してフリップ・フロップ１２３２をリセッ１−シ 、信号ＯＦＲとＯＦＦの値を論理０に変える。
信号ＯＦＲの値の論理１から論理Ｏへの転換に応じて１回路１２１６はパルス信 号ＬＯＲを発して、レジスタ１２２０中の値をレジスタ１２１８中にロードし、 またラッチ１２２８の値をレジスタ１２３０中にロードする。次に制御回路１２ １６はパルス信号ＷＲを発してＶＲＡＭ書込み動作を要求する。信号ＣＫの２分 の１周期後、制御回路１２　］、　ｌｉはパルス信号ＬＯＲを発し、これがパル ス信号ＲＭを発してラッチ１２２８のフリップ・フロップＦＦ０２ＦＦ１．ＦＦ ２およびＦＦ３をリセットする。動作シーケンス中のこの時点で、出力ＰＩＦ０ ２３６は次の入力データ・パイ１−を受取りそれをレジスタ１２２０のバイト位 置ＢＯに記憶するように調整される。従って、制御回路１２１６はパルス信号Ｌ ＲＯ中の１つのパルス信号を発生し、ＬＲ３を介して、レジスタ１２１４中に保 持されていた値をレジスタ１２２０の対応するバイト位置ＢＯ乃至Ｂ３中にロー ドする。これと同時に、制御回路１２１６はパルス信号ＬＲを発してフリップ・ フロップ１２３４をセットして入力レジスタ１２１４中の値を無効とマークし、 信号ＩＮＶを通してフリップ・フロップ１２３３をリセットし処理４１２１０を その休止状態から解放する。
出力ＰＩＦ０２３Ｂの動作のこの最後の変形は１６−ビットのデータ転送である 。このモードで、この出力ＦＩＦＯは、バスＢ　ＢＵＳから１６−ビット値を受 取り、それをＶ　ＲＡ　Ｍ　２１６中にランダムにまたは順次的に書込む。
この出力ＦＩＦＯ２３６は制御レジスタ１２１２中ヘロードされている制御値に によって１６−ビットのデータ転送モードにされる。出力ＦＩＦＯがこのモード のときは、制御回路１２１６によって供給される信号ＵＢＥは３状態ゲート１２ ２２を調整して、レジスタ１２１４の８個のＭＳＢ（ｅｌｌにある値をレジスタ １２２０のビット位置Ｂ１とＢ３に印加する。信号ＬＢＥは、このモードで、３ 状態ゲート１２２４がその出力ボートを高インピーダンスとするようにする。
この１６−ビット転送モードでは、レジスタ１２１０中のバイト位置値のＭＳＢ はカウンタ１２２６のＬＳＢにロードされ、制御回路１２１６は信号ＯＣｖのＬ ＳＢのみに応動する。このビットが０でデータ値がレジスタ１２１４中にロード されると、制御回路はパルス信号ＬＲＯ，ＬＲＩおよびＬＲを発して１６−ビッ ト値をレジスタ１２１４から１２２０のバイト位置ＢＯとＢ１に転送してラッチ １２２８中のフリップ・フロップＦＦＯとＦＦＩをセラ１−シ、レジスタ１２１ ４は無効データを持りているものとしてマークする。また、信号ＯＣＶのＬＳＢ が１のときは、制御回路１２１６はパルス信号ＬＲ２，ＬＲ３、およびＬＲを発 して１６−ビット値をレジスタ１２２０のビット位置Ｂ２と８３に転送して、ラ ッチ１２２８中のフリップ・フロップＦＦ２とＦＦ３をセットし、レジスタ１２ １４は無効データを持っているものとしてマークする。制御回路１２１６は信号 ＯＣｖのＬＳＢの値の１からＯへの転換に応じて、レジスタ１２２０中に保持さ れているデータをレジスタ１２１８へ転送１）かつＶＲＡＭ書込み動作をスケジ ュールする。
第１２Ｂ図は、出力ＦＩＦＯ２３１ｉを介して行なわれる５つの順次単一バイト ・データ転送の相対的タイミングを示すタイミング図である。
この発明のこの実施例で使用している休止論理２４０は２個のＯＲゲート（図示 せず）を持っている。入力信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯＦＰがソノ 第１ゲートに印加され、同ゲートは出力信号ＵＲＥＱを発生する。信号ＵＲＥＱ は、次に説明するようにＶＲＡＭ制御ユニット２３８に印加されて、統計的デコ ーダ２３０．入力ＦＩＦＯ２３２と２３４または出力ＦＩＦＯ２３０のうちの１ つが急いでメモリ動作することを要求している旨を示す。信号ＳＤＰ、ＩＦＯＰ 、ＩＦＩＰおよびＯＦＰもバスＵＲを介してＶＲＡＭ制御ユニット２３８に供給 される。
第２のＯＲゲートに対する入力信号は、語信号５ＤＰＡ、ＩＦＯＰＡ、ＩＦＩＰ Ａおよび０ＦＰＡとＶＲＡＭ制御ユニット２３８から供給される信号ＶＣＵＰＡ である。第２ＯＲゲートの出力信号は信号ＰＡＵＳＥで、前述したようにマイク ロコートＲＡＭとシーケンサ回路２２６に印加される。
第１３Ａ図と第１３Ｂ図とはＶＲＡＭ制御回路２３８として使用するに適した回 路を示すブロック図を構成している。上述したように、ＶＲＡＭ制御ユニット２ ３８は、マイクロコード制御語のＢ　ＤＳＴフィールドに応答する回路を有し、 これは統計的デコーダ２３０．入力ＦＩＦＯ２３２と２３４および出力ＰＩＦ０ ２３Ｂに対するＶＲＡＭ７トレス値を記憶する。更に、ＶＲＡＭ制御ユニット２ ３８は、表示器用プロセッサ２１８にピクセル値を生成するのに使われるビット ・マツプ・アドレスと、Ｖ　ＲＡ　Ｍ　２１６が使用するダイナミック・ランダ ムアクセス・メモリ回路の内容を周期的に復元（リフレッシュ）するのに使用さ れるリフレッシュ・アドレスを記憶するための回路を持っている。ＶＲＡＭ制御 ユニット２３８は、また、統計的デコーダ２３０、入力ＦＩＦＯ２３２と２３４ および出力ＦＩＦ０２３６が発生したメモリ読出し信号とメモリ書込み信号に応 答して表示器用プロセッサ２１８に対する要求信号を読出し、圧縮されたビデオ 信号２１２の源に対する要求信号を書込み、また内部て発生したリフレッシュ要 求信号に応じて種々の要求されたメモリ動作を開始してそれらが適切に完了した ことを表示するように働く回路を持っている。
種々のアドレス値を記憶する回路は制御回路１３１０によって制御される。この 回路１３１０は、クロック信号ＣＫ’、バスＭＣＷによって供給されるマイクロ コード制御語のＢ　ＤＳＴフィールド、および下記するようにマルチプレクサ１ ３７８によって供給される装置選択値、信号５２２２によって供給される垂直フ ィールド同期信号ｖＳに応動する。制御回路１３１０は、主として１種々の装置 に対するアドレス値のローディングの制御を行なう。
統計的デコーダ２３０用のアドレス値、たとえばＢＤＳＴフィールドにおいて値 ３１を有するマイクロコード制御語をロートするには、ビデオ信号処理器２１０ 中の他の回路たとえばＡ　Ｌ　Ｕ　２４４をＢ　ＳＲＣフィールド中のある一つ の値を介して制御しくコンディション）て、それがそのアドレス値の８個のＭＳ ＢをバスＢ　Ｂｕｓに印加されるある値の８個のＬＳＢとして供給するようにす る。ＢＤＳＴフィールドの値３１に応じてこの制御回路１３１０は、信号ＣＫ’ の１周期に亙り１対のマルチプレクサ１３１２と１３１６に信号ＳＴＭとして論 理ｌの値を印加する。この信号によって、マルチプレクサ１３１２は、バスＢ　 Ｂｕｓから送られた８ビツト値をレジスタ１３１４の入力ボートに供給するよう にされる。信号ＳＴＭが論理ｌの値を持っている間、制御回路１３１０はパルス 信号５ＴＨＬを発生し、レジスタ１３１４が自己の入力ボートに印加されたその 値をロードするようにする。
次の命令サイクルでは、そのＢ　ＤＳＴに値３０を有するマイクロコード制御語 によって、制御ユニット１３１０は、信号ＣＫ’の１周期間にわたり論理ｌの値 をもった信号ＳＴＭを保持しパルス信号５ＴＬＬを発生するようにされる。これ らの信号の組合せによって、マルチプレクサ１３１６はバスＢ　Ｂｕｓの１４Ｍ 　Ｓ　Ｂ位置によって伝えられた値を１４ビツト・レジスタ１３１８の入力ボー トに供給するように制御され、またレジスタ１３１８はその入力ボートに印加さ れた値を記憶するように制御される。このレジスタ１３１４と１３１８に保持さ れた値は、マルチプレクサ１３５６の入力ボートＯに印加される２２ビツトのア ドレス値を形成するように連結される。
入力ＦＩＦＯ２３２と２３４および出力ＰＩＦＯ２３６に対するアドレス値の記 憶動作のシケーンスのタイミングは統計的デコーダ２３０に対するアドレス値の 記憶動作のシーケンス・タイミングと同じである。入力ＦＩＦＯ２３２に対する アドレス値の記憶には、制御回路１３１０により供給される信号ＩＦＯＭによっ て、マルチプレクサ１３２０と１３２４を制御して、アドレス値の８個のＭＳＢ と１４個のしＳＢを、それぞれレジスタ１３２２と１３２６に印加させるように する。レジスタ１３２２と１３２６は、各々その入力ボートに印加された値を、 制御回路１３１０によって供給される信号Ｉ　ＦＯＨＬおよびＩ　ＦＯＬＬに応 じてロードする。マルチプレクサ１３２０と１３２４、およびレジスタ１３２２ と１３２６は。
マルチプレクサ１３１２と１３１６およびレジスタ１３１４と１３１８にそれぞ れ対応している。信号ＩＦＯＭ、ＩＦＯＨＬおよびＩ　ＦＯＬＬは信号ＳＴＭ、 ５ＴＨＬおよび５ＴＬＬにそれぞれ対応する。ＩＦＯＬＬとＩ　ＦＯＨＬは２２ と２３というＢ　ＤＳＴ値によってそれぞれ付活される。この両値は信号ＩＦＯ Ｍを付活する。
マルチプレクサ１３２８と１３３２およびレジスタ１３３０と１３３４は、それ ぞれマルチプレクサ１３１２と１３１１ｉＥよびレジスタ１３１４と１３１８と 同一構成を持っている。これらのマルチプレクサおよびレジスタは、制御回路１ ３１Ｏによって供給される信号ＩＦＩＭ、ＩＦＩＨＬおよびＩＨＩＬＬに応動し て２２−ビットのアドレス値を入力ＦＩＦＯ２３４にロードする。この値の８個 のＭＳＢは、ＢＤＳＴフィールドの値が２７であればレジスタ１３３０にロート され、ＢＤＳＴフィールドの値が２６であればレジスタ１３３４にロードされる 。
出力ＰＩＦＤ２３６のアドレス値は、制御回路１３１０により発生した信号ＯＦ Ｍ、０ＰＨＬおよび０ＰＬＬに応じて、各マルチプレクサ１３３６と１３４０を 介してレジスタ１３３８と１３４２にロートされる。上記の信号は前記の各信号 ＳＴＭ、５ＴＨＬおよび５ＴＬＬに対応している。制御回路１３１０は、Ｂ　Ｄ ＳＴフィールドが値１４を有するときはパルス信号ＯＦＭとＯＰ　Ｔ、、、　Ｌ を発生してこのアドレス値の１４８１７）ＬＳＢＴｔレジスタ１３４２ニｏ−ト シ、Ｂ　ＤＳＴフィールドの値が１５のときは、パルス信号ＯＦＭと０ＰＨＬを 発生してこのアドレス値の８＠のＭＳＢをレジスタ１３３８中にロードする。各 レジスタ対１３２２と１３２６、！３３Ｇと１３３４、および１３３８と１３４ ２中に保持されている値を連続することによって形成された２２−ビットのアド レス値はマルチプレクサ１３５６の各入力ボートｌ、２，３に印加される。
統計的デコーダ２３０に対するアドレス値をバスする各マルチプレクサ１３１２ と１３１６の第２人力ボートは、入力ＦＩ　Ｆ　０２３２　ト２３４および出力 ＰＩＦＯ２３６に対すルアトレス値をバスする対応マルチプレクサ対の第２人力 ボートと同様に、加算器１３９２の出力ボートに結合される。下記するように、 この加算器１３９２は増加（インフレメンチット）アドレス値を供給する。
この増加したアドレス値は、統計的デコーダ２３ｏ、入力ＦＩＦＯ２３２と２３ ４および出力ＦＩＦＯ２３６に対すると同じ様に使用される０次に、統計的デコ ーダ２３０での使用についてだけ説明する。増加したアドレス値の８個のＭＳＢ はマルチプレクサ１３１２の第２人力ボートに印加され２１４個のＬＳＢはマル チプレクサ１３１６の第２人力ボートに印加される。信号ＳＴＭが論理０の値を 持っているときは、マルチプレクサ１３１２と１３１６は、これらの値をアンζ レス・レジスタ１３１４と１３１８の入力ボートにそれぞれバスするように制御 される。統計的デコーダ２３０のメモリ読出し動作が進行している間、制御回路 １３１０はパルス信号５ＴＨＬと５ＴＬＬを発生してこの増加したアドレス値を レジスタ１３１４と１３１８にロードする。もし、統計的デコーダ２３０か順次 モードで動作するようにセットされているか、デコーダ２３０がそのランダム・ モードで動作するようにセットされているときもし第２の３２ビツト値をＶ　Ｒ Ａ　Ｍ　２１６が要求すれば、この増加したアドレス値は統計的デコーダ２３０ の次のメモリ読出し動作を行なうために使用される。
加算器１３９２の出力ボートは更に２２−ビット・レジスタ１３４６の入力ボー トに結合されていて、このレジスタはＶＲＡ　Ｍ　２１６のメモリ・リフレッシ ュ動作を行なうために使用されるアドレス値を保持する。レジスタ１３４６の出 力ボートはマルチプレクサ１３５６の入力ボート５に結合されている。リフレッ シュ・アドレス・レジスタ１３４Ｇから供給される値はあるサイクルて変化し、 ４ミリ秒ごとにＶＲＡ　Ｍ　２１６中の各行（ロウ）をアドレスする。この発引 のこの実施例では、このリフレッシュ動作はＶＲＡＭ制御ユニット２３８の内部 にある下記の回路によって制御される。
この実施例で使用されるＶＲＡＭｆ！ｊＨｌユニット２３８に保持されているこ の最後のアト１／ス値はビット・マツプ・アドレスである。このアドレス値は、 たとえばＢＤＳＴ値がそれぞれ１９と１８である２つの別々のマイクロコード制 御語に応じて各パルス制御信号Ｂ　Ｍ　ＨＬとＢＭＬＬを発生することによって 、レジスタ１３４８と１３５０中に書込まれる。この１／ジスタ１３４８と１３ ５０中に書込まれたアドレス値は、圧縮されたビデオ信号２１２の信号源により 生２１０により発生されたルミナンス信号ビット・マツプの開始アドレスである ０表示器用プロセッサ２１８のデータのアクセスに使用されるこのビット・マツ プ・アドレス値はレジスタ１３５４中に保持される。１／ジスタ１３４８中の８ −ビット値とレジスタ１３５０中の１４−ビット値とを連結して得られた２２− ビット・アドレスは、信号源２２２から供給される垂直フィールド同期信号ｖＳ のパルスに応じてレジスタ１３５４中にロートされる。正規動作モードでは、ビ デオ信号処理器２１０は、信号ｖＳの２パルスごとに１回ずつレジスタ１３４８ と１３５０中に新しいビット・マツプ・アドレス値をロードする。従って各ビッ ト・マツプは動きのあるビデオ情景を再生するために２回表示される。
レジスタ１３４８と１３５０の内容は次のようにしてレジスタ１３５４に転送さ れる。信号ｖＳのパルスと同時に、制御回路１３ｉｏは信号ＢＭＭの状態を信号 ＣＫの一周期中論理ｌに変更する。これによってマルチプレクサ１３５２は、レ ジスタ１３４８と１３５０中に保持されているアドレス値をレジスタ１３５４の 入力ボートに印加する。信号ＢＭＭが論理１状態にある間に制御回路１３１０は パルス信号ＢＭＬを発してレジスタ１３５４がその入力ボートに供給される値を ロートするようにする。レジスタ１３５４に保持されたこの値はマルチプレクサ １３５６の入力ポートロに印加される。
信号ＢＭＭか論理０状態にあるときは、マルチプレクサ１３５２は加算器１３９ ２から供給されたｚ２−ビットの増加されたア１くレス値をレジスタ１３５４の 入力ボートに供給するようにされる０表示器用プロセッサ２１８のメモリ読出１ ノ動作中、制御回路１３１Ｏはパルス信号ＢＭＬを発し、またこの信号ＢＭＭを 論理０状態に保持して、増加されたビット・マツプ・アドレス値をレジスタ１３ ５４にロー１＜シて２表示器用プロセッサ２１８の次の読出し動作の用意をする 。
その時のアドレス値が増加されつつある間に、統計的デコーダ２３０、入力ＦＸ ＦＯ２３２と２３４．および出力ＦＩＦＯ２３６のうちの１つに対する新しいア ）くレス値のロードを行なおうとすると、ＶＲＡＭ制御ユニット２３８中に混乱 （コンフリクション）が生ずる可能性がある。この混乱は、新しいアドレス値が ロードされ１次に加算器１３９２から供給される増加された以前のアドレス値が その上に書込まれると、発生する。混乱の可能性が検出されると、制御回路１３ １０は信号ＶＣＵＰＡの状態を論理ｌに変更し、一方アドレス値は増加されレジ スタ対１３１４と１３１８、　１３２２と１３２６．１３３０と１３３４または １３３８と１３４２のうちの１つに記憶される。この信号は、休止論理２４０に 印加されてプロセッサ２１０を増加されたアドレス値が記憶されてしまうまで休 止状態とする。制御回路１３１０は、この混乱の可能性がある場合、すなわち上 記レジスタ対のｌっにデータを記憶させようとする試みが増加されたアドルス値 を記憶させようとする試みと同時に生じたとき、のみプロセッサ２１０を休止さ せる。
アドレス・ロード動作のタイミング関係を例示するものとして、第１３Ｃ図は、 統計的デコーダ２３０に対して最初のアドレス値と増加されたアドレス値がロー ドされるとき制御回路１３１０によって生成され幾つかの信号のタイミング図を 表わしている。
次に述べるように、各装置２３０　、２３２　、２３４および２３６は、正規メ モリ要求または緊急メモリ要求を発生することができる。ＶＲＡＭ制御ユニット ２３８は、一般にラウントロピンと呼ばれる繰返しシーケンスで各装置の正規メ モリ要求信号を処理する。各装置２３０　、２３２　。
２３４および２３６はすべて実質的に同等の優先度を有するものとして取扱われ る。
装置２３０　、２３２　、２３４および２３６によフて発生した緊急メモリ要求 動作は第２のスケジューリング機構によりて取扱われる。この第２のスケジュー ラは、また、リフレッシュ動作、圧縮されたビデオ源２１２からの書込み動作、 およびプロセッサ２１８のビット・マツプ読出し動作も取扱う、このスケジュー ラは成る固定的な優先度計画に従って動作する。ビット・マツプ読出し動作は最 高の優先度を有し、以下優先度が順番に低下する形で、リフレッシュ動作、圧縮 されたデータ書込み動作、出力ＦＩＦＯ２３１ｉに対する緊急メモリ書込み動作 、入力ＰＩＦＯ２３４と２３２に対する緊急メモリ読出し動作、および統計的デ コーダ２３０に対する緊急読出し動作の順に続いている。スケジューリングと上 記の諸動作の開始を制御する回路については次に説明する。
上述のようにメモリ要求信号ＯＦＲ，ＩＦＩＲ，ＩＦＯＲおよびＳＤＲはバスＰ ／Ｓを介してＶＲＡＭ制御ユニット２３８に印加される。第１３Ａ図と第１３Ｂ 図において、それらの信号はバスＲ／Ｓによって伝えられる他の信号から分離さ れてバレルシフタ１３６０に印加される。バレルシフタ１３６０では、４−ビッ ト要求信号が循環シフタ１３６２、マルチプレクサ１３６４の１入カボートとに 印加される。シフタ１３６２は、この４−ビット要求信号の３個のＭＳＢを１ビ ツト位置だけ下位に向けてシフトし、かつ４−ビット要求信号のＬＳＢを出力信 号のＭＳＢ位置にシフトする。シフタ１３６２の出力信号はマルチプレクサ１３ ６４の第２の入力ボートに印加される。マルチプレクサ１３６４によって供給さ れる信号は循環シフタ１３６６と、マルチプレクサ１３６８の１入カボートとに 供給される。ｉ！環クシフタ１３６６、その入力値の２個のＬＳＢと２個のＭＣ Ｂの位置を入換えて、マルチプレクサ１３６８の第２人力ボートに印加する出力 値を生成する。マルチプレクサ１３６４と１３６８はレジスタ１３７６から供給 される２−ビット信号のそれぞれ下位ビットと上位ビットとにより制御される。
値０．１．２または３を有するこの信号に応じて、バレルシフタ１３６０は０． １．２または３ビツト位置をそれぞれ下位のピット位置へ循環シフトさせる作用 を行なう。
バレルシフタ１３６０から供給される出力信号は４−ビット優先度デコーダ１３ ７０に印加される。優先度デコーダ１３７０の出力信号は、その入力ボートに印 加された値の最上位の１の値をもつピッｌ−のビット位置番号０．１．２または ３である。たとえば、４ビツト入力の値が０１０１であったとすれば優先度デコ ーダ１３７０の出力値は２になる。それは１の値を有する最上位ビットがビット 位Ｎ２にあるからである。優先度デコーダ１３７０の出力信号はレジスタ１３７ ２に印加され、このレジスタは制御回路１３１０から供給される信号ＣＣＫに応 じて入力ボートに印加された上記の値をロードする。
レジスタ１３７２中に保持された値は２−ビット加算器１３７４の１つの入力ボ ートに供給される。加算器１３７４の出力ボートは２−ビット・レジスタ１３７ ６の入力ボートに接続されている。レジスタ１３７６の出力ボートは、バレルシ フタ１３６０と加算器１３７４の第２人力ボートとに結合されている。レジスタ １３７６と加算器１３７４とのこの組合せはモジュロ４アキユムレータを構成し ている。どの時点においてもレジスタ１３７６中に保持されている値は、その時 までにレジスタ１３７２によって加算器１３７４に供給された値全部のモジュー ロ４の累算された和である。レジスタ１３７６中に保持された値はメモリ動作が 行なわれるべき装置の番号である。０は統計的デコーダ２３０に相当し、１は入 力ＦＩＦ０２：１２に、２は入力ＦＩＦＯ２コ４に、そして３は出力ＰＩＦ０２ ３６に対応している。バレルシフタ１３６０の動作により、この選ばれた装置に 対するメモリ要求値が優先度デコーダ１３７０に対する入力値のＬＳＢ位置ヘシ フトされ、次のメモリ動作ではこの装置が最低優先度で選ばれるようにする。バ レルシフタ１３６０、優先度デコーダ１３７０、レジスタ１３７２と１３７６、 および加算器１３７４を含んでいるこの回路はスケジューラであって、装置２３ ０　、２３２．２３４および２３６の発生するメモリ要求が確実に実質的に同等 の優先度て処理されるようにする。
レジスタ１３７６の出力信号はＭＳＢ位置に論理０を連続することによって３ビ ツトに引伸ばされている。この３−ビット信号はマルチプレクサ１３７８の１つ の入力ボートに印加される。マルチプレクサ１３７８の２番目の入力ボートは、 緊急要求、リフレッシュ要求、圧縮されたデータ書込み要求およびビット・マツ プ読出し要求を取扱うスケジューラの出力信号を受入れるように、結合されてい る。統計的デコーダ２３０　、　入力ＦＩＦＯ２３２と２３４および出力ＰＩＦ ０２３６に対する緊急メモリ要求は各信号ＳＤＰ、ＩＦＯＰ、ＩＦＩＰおよびＯ ＦＰによフて伝達される。これらの信号は、優先度デコーダ１３８０の入力ボー トのビット位置０．ｌ、２および３にそれぞれ印加される。ビット・マツプ読出 し要求信号は信号源２２０から供給される水平線同期信号ＨＳである。この信号 は優先度デコーダ１３８０の入力ボートのピット位置６に印加される。リフレッ シュ要求信号はカウンタ１３８２によって発生される、このカウンタ１３８２は 普通の７−ピッドラッチング・カウンタである。このカウンタは、信号ＣＫのパ ルスを１２８個カウントして５その論理ｌの値をもつ１ビット出力性号ＲＦを、 コノカウンタがリセットされるまでラッチする。この発男の実施例では、信号Ｒ Ｆは優先度デコーダ１３８０の入力ボートのビット位置５に印加される。カウン タ１３８２のリセット入力端子ＶＲＡＭ信号発生器１３８８から供給される信号 ＲＦＳに結合されている。この信号はリフレッシュ動作の終りに発生器１３８Ｂ によりパルスとして送り出されてカウンタ１３８２なリセットする。
圧縮されたデータ読出し要求信号ＣＶＲは、前述のように、圧縮されたビデオの 信号源２１２によってＶＲＡＭ制御ユニット２３８に印加される。この信号は優 先度デコーダ１３８０の入力ボートのビット位置４に結合される。
優先度デコーダ１３８０の出力ボートはレジスタ１３８４の入力ボートに結合さ れている。レジスタ１３８４は制御回路１３１０から供給される信号ＣＣに′の パルスに応動して、その入力ボートに印加された値をロードするように制御され ている。レジスタ１３８４の３−ビット出力信号はマルチプレクサ１３７８の第 ２の入力ボートに供給される。
マルチプレクサ１３７８はＯＲゲート１３８６によって発生した信号によって制 御される。この信号は、休止論理２４０により発生した信号ＵＲＥＱ、および信 号Ｈ３，ＣＶＲ，ＲＦの論理的ＯＲである。ＯＲゲート１３８６の出力信号は、 優先度デコーダ１３８０への入力信号の１つまたはそれ以上のものか論理ｌであ るどきのみ、論理ｌである。
マルチプレクサ１３７８は、その制御入力信号が論理０のとき、レジスタ１３７ ６から供給された３−ビット値をバスさせその他の場合にはレジスタ１３８４か ら供給された３−ビット値をバスさせるように、調整されている。マルチプレク サ１３７８でバスされた値は、？ルチブレクサ１３５６に印加され６個のアドレ ス値のうちのどれをＶ　ＲＡ　Ｍ　２１６のアドレス入力ボートとバンク選択論 理に、および加算器１３９２の第１入力ポートに印加すべきかを１表わす、マル チプレクサ１３７８から供給される値はＲＯＭ　１３９０にも印加され、このＲ ＯＭは増分値を加算器１３９２の第２人力ボートに供給する。　ＲＯＭ１３９０ は、たとえば、統計的デコーダ２３０、入力ＦＩＦＯ２３２または２３４、或い は出力ＰＩＦ　０２３５によりメモリ動作が行なわれるときは増分値１をメモリ 動作がビット・マップ読出１ノ動作であれば増分値６４を、メモリ動作がリフレ ッシュ動作であれば増分値２５６を供給するように、プログラムされている。前 述のように、制御回路１３１０はマルチプレクサ１３７８から供給される３−ビ ット値に応動して、適当なレジスタに対するロー１く信号を付活１ノて、増加さ れたアドレス値をメモリ・サイクル中にレジスタ中にロードする。
ＶＲＡＭ信号発生器１３８８は、マルチプレクサ１３７８により供給される３− ビット信号に応じて、ランダム読出しまたは書込み動作、直列読出し動作または リフレッシュ動作を行なうようにＶ　ＲＡ　Ｍ　２１６に対する制御信号な発生 し、またメモリ動作が完了すれば、適切なストローブ信号をパルス状に発生する 。このＶＲＡＭ信号発生器は出力ＦＩＦＯ２３６から供給される４−ビット信号 ＣＡＳＭを受取るように結合されている。この信号は２メモリ書込み動作中、列 （コラム）アドレス・ストローブ信号ＣＡＳＯ，ＣＡＳＩ、ＣＡＳ２およびＣＡ Ｓ３を選択的に非可動化するために使用されるもので、上記列アト１／ス・スト ローブ信号はその１つがＶ　ＲＡ　Ｍ　２１５内のメモリ集積回路の８列の６対 に印加される。前述のように。
この実施例で使用されているＶＲＡＭ２１６は、８列１６行のマトリクスの集積 回路として構成されている。各集積回路は４ビツトのデータを受取りまたは供給 する。メモリの８列のすべてから供給される３２ビツトを８−ビット値に分割す るために、上記の列は対をなすようにされ、列アドレス・ストローブ信号ＣＡＳ Ｏ，ＣＡＳ１．ＣＡ３２およびＣＡＳ３のそれぞれ異なる１つが４つの列対のそ れぞれに印加される。参考資料としてここに引用するＮＥＣエレクトロニクス社 発行の１９８５年「メモリ製品データブックＪ３−４５乃至３−５４頁に記載さ れているように、Ｐ　Ｐ　０４１２６４集積回路に対するメモリ書込み動作に関 して月アドレス・ストローブが動作状態にされなければ、アドレスされたメモリ セルにデータは書込まれない、従って、もし信号ＣＡＳＭの４ビツトのうちの何 れかが論理Ｏであれば、＠号発生器１３８８は対応するＣＡＳ信号を非可動化し 、バスＤ　Ｂｕｓの対応するバイト位置のデータはＶ　ＲＡ　Ｍ　２１５中に書 込まれず、アドレスされた３２−ビット語中の上記バイト位置に前からあった内 容は損なわれずに残っている。
ＶＲＡＭ信号発生器１３８８は５行なわれるメモリ動作の形式に対して適した、 列アドレス・ス１−ローブ信号ＣＡ丁万、ＣＡＳＩ、ＣＡＳ２およびＣＡＳ３と 行アドレス・ストローブ信号ＲＡＳ、書込み可動化信号Ｗ１、出力可動化信号面 、直列制御信号ＳＣおよび直列出力可動化信号ＳＯＥと同様に生成する。これら の信号のタイミング図は上掲のメモリ製品データブックの引用部に記載されてい る。
ＶＲＡＭ信号発生器１３８８は、ＶＲＡＭ２１６を構成する個々の集積回路を制 御する信号を発生するだけでなく。
統計的デコーダ２３０、入力Ｆ　Ｉ　ＦＯ２３２、２３４、出力ＦＩＦＯ２３６ およびリフレッシュ・カウンタ１３８２に対して要求を受けたメモリ動作は遂行 されたことをそれぞれ知らせるストローブ信号ＳＯ３，ＩＦＯＳ、ＩＦＸＯｌＯ ＦＳおよびＲＥＳを供給する。これらの信号はメモリサイクルの終りに発生する 。前述した刊行物「メモリ製品データブック」の引用部に開示されているタイミ ング図および既述の説明から、この分野の技術者はＶＲＡＭｅ号発生器１３８８ として使用するに適した回路を、容易に設計し製造することが可能であろう。
ＶＲＡＭ信号発生器は、更に、マルチプレクサ１３７８から供給される信号の値 ４に応じてその制御出力端子に高インピーダンスを与える。この高インピーダン ス状態によって合成ビデオ信号源２１２は、ＶＲＡＭ２１Ｂのメモリ書込み動作 を制御することができる。この発明のこの実施例では、マルチブレク、す１３７ ８から供給される４の値は、マルチプレクサ１３５６に結合されたデコーダ１３ ５５によってデコートされる。デコーダ１３５５に供給された４の値はこのデコ ーダを制御して論理ｌの値をマルチプレクサ１３７６の入力端子ＥＮに印加させ るようにする。この信号によって、マルチプレクサ１３５６はＶ　ＲＡ　Ｍ　２ １１ｉのアドレス入力ボートに高インピーダンスを与えるようにされる。この高 インピーダンスにより圧縮されたビデオ信号源２１２は可動化されて、ＶＲＡＭ ２１６のアドレス入力ボートを１メモリサイクルの量制御する。
各ＶＲＡＭメモリサイクルは信号ＣＫ’の４周期の間にわたっている。制御回路 １３１Ｏは、この信号ＣＫ’を使つて信号ＣＣＫ’を発生する。この信号ＣＣＫ ’　、ＶＲＡＭメモリサイクルより信号ＣＫ’の１周期の２分の１だけ進んでい る。信号ＣＣＫの前縁から信号ＣＫ’の１周期後、すなわちＶＲＡＭメモリサイ クルの開始点で、スケジューリング回路はスケジュールされているメモリ動作の 中から成るメモリ動作を選択しており、かつどの動作が選択されているかを示す 値がマルチプレクサ１３７８の出力ボートから取出せる。
この選択された値は、マルチプレクサ１３５６を制御して選ばれたレジスタ中の アドレスまたは高インピーダンスをＶ　ＲＡ　Ｍ　２１６のアドレス入力端子と バンク選択論理に印加させ、またＶＲＡＭ信号発生器１３８８を制御して、もし 水平線同期信号ＨＳ、カウンタ１３８２、出力ＦＩＦＯ２３２によって或いは統 計的デコーダ２３０、入力ＦＩＦＯ２３２または入力ＦＩＦＯ２３４のうちの１ つによって選択されたメモリ要求が発生すると、直列読出し動作リフレッシュ動 作、ランダム書込み動作またはランダム読出し動作をそれぞれ行なうための信号 を発生させる。メモリサイクルの終りよりも信号ＣＫ’の１周期分前に、ＶＲＡ Ｍ信号発生器１３８８は適当なパルス信号ＲＥＳ、ＯＦＳ、ＳＤＳ、ＩＦＯ３ま たはＩＦＩＳを送り出して、要求されたメモリ動作は実行されてことを示す。
ＶＲＡＭ制御ユニットは、圧縮されたビデオ信号の信号源２１２が周期的にＶＲ ＡＭメモリサイクルを使用して圧縮されたビデオデータをＶＲＡＭ２１６にロー ドするので、すべてのＶＲＡＭメモリサイクルを使用するとは限らない、ＶＲＡ Ｍ２１６の使用に関する競合の可能性は、緊急メモリ要求を取扱うスケジューリ ング回路によって解決される。
圧縮されたビデオの信号源２１２は、Ｖ　ＲＡ　Ｍ　２１６中に記憶すべき３２ −ビットの値を持っているときは、信号ＣＶＲの状態を論理ｌに変える。信号Ｃ ＶＲは優先度デコーダ１３８０のビット位置４入カボートに印加される。スケジ ューリング回路がこの形式の要求を取扱うときは、４の値を、ＶＲＡＭ信号発生 器１３９８．制御回路１３１０．　ｇＪ：びマルチプレクサ１３５６に結合され ているデコーダ１３５５に供給する。この値は、信号発生器１３８８とマルチプ レクサ１３５６を制御して、それらの出力端子の高インピーダンスを呈するよう にする。この再出力端子はバスＡＤ／ＣＴＬを介してＶ　ＲＡ　Ｍ　２１５に結 合されている。更に、この４という値は、制御回路１３１０を制御して圧縮され たビデオ信号源２１２に信号ＧＲＡＮＴとして論理１の値を供給する。この信号 は、信号源２１２内のアドレスおよび制御回路を可動化して、メモリ書込み動作 の信号を発生させ、信号源２１２からＶＲＡＭ２１６中にデータを記憶させる。
ＶＲＡＭ信号発生器１３８８を、スケジューラから供給された値をランダム読出 し、ランダム書込み、直列読出しまたはリフレッシュ動作を行なうべきかを表わ す信号に変換する第１の回路と、この様な信号からＶＲＡＭ集積回路に供給する 実際の信号を生成する第２の回路との２つの別々の回路に区分することが考えら れている。第１の回路はＶＲＡＭ制御ユニット２３８の一部になり、従って処理 器集積回路２１Ｏの内部にあることになろう、しかし第２の回路は回路２１０の 外部に形成されて、圧縮されたビデオの信号源２１２と共有することになろう。
ここで説明するこの発明の実施例は、ルミナンス・ビット・マツプのアドレスを 記憶するために１対のビット・マツプ・アドレス・レジスタを持っているが、カ ラー・ビデオ信号を処理するこの発明の実施例として２つの色差信号ビット・マ ツプのアドレスを記憶するために２個の付加ビット・マツプ・レジスタを持つ形 にすることも考えられる。更に、すべてのビット・マツプ・アドレス・レジスタ に対する最初のビット・マツプ・アドレス値を、ビデオ信号プロセッサ２１０が 停止状態にある間マイクロプロセッサ２２４に記憶しておくようにすることも考 えられる。
以上はビデオ信号プロセッサ２１０の回路に関する詳細な説明である０次にこの プロセッサを使用して、圧縮されたビデオ信号をデコード（すなわち引伸ばし） する方法を説明する。
第１図に関連して上述したように、このプロセッサにより再構成される画像は、 絶対または相対的双線形多項式（Ａｌｌ　＋Ｂ、＋Ｃ）の形で、またＤＰＣＭエ ンコード技法を使つて個々にコード化されたビクセルとして、矩形領域（以下、 セルという）を表わす記録（レコード）にコート化されている。第１図に示され た記録フォーマットは概念的には有効なものであるが、好ましいコートされたデ ータの配列が第１４図に示されている。このデータは、５つの部分すなわち各セ ルに割当てられるデータを含んでいる“セルテーブル”、統計的にコード化され たデータの別々のブロック（以下、“データ”という）、双線形多項式を作るた めに使用されるテーブル（以下、スロープ・リストという）ＤＰＣＭコート化デ ータをデコードするために使用するテーブル（以下、テ−プルＤという）との対 をなす２テーブル、およびその時表示されている画像のビット・マツプ、で構成 されている。統計的にコート化されたデータセグメントはその統計的デコーダ２ ３Ｇを使ってプロセッサ２１０で読出し得るように５個々別々のものである。セ ルテーブル、データ値、スロープ・リスト、テーブルＤおよびビット・マツプは すべてＶ　ＲＡ　Ｍ　２１６中に記憶される。更に、デコート動作の進行につれ て、新しいすなわちその時々のビット・マツプが生成され、それは次に表示すべ き画像を表わしている。
セルテーブルは、各セルごとに、数としてコード化された（タトえば、１＝絶対 、２＝相対的、３＝ＤＰＣＭ）その形式丁、その左上隅におけるビクセル値のビ ット・マツプ中の座標値（Ｘ　ＰＯ３，Ｙ　ＰＯ３）、ｇよびその寸法（Ｈ，Ｗ ）を含んでいる。そのセルが相対的セルか絶対セルであれば、多項式の係数Ａ、 ＢおよびＣに関する情報も与えられる。もしそのセルが相対的セルであれば、そ の時のセル中のビクセル値の、その時表示されている画像のビット・マツプ中の セルの対応するビクセル値に対する偏差値ΔＸとΔＹが与えられる。デコーディ ングを簡単化するために、記録は長さが一定であるもの（記録当り１０個の１６ −ビツ１−・ワード）とする、データが１０ワードより少ない記録（ＤＰＣＭの ようなンは１０フードに付加（水増し的に）される。
多項式Ａ、　十Ｂ、＋Ｃ中のスロープ項を表わす係数ＡとＢは特殊な形にコード 化されるゆセルテーブルは実際のＡ、Ｂの値を含む代りに、そのスロープ・リス ト中にインデクス値を含んでいる。このスロープ・リストは各画像と共に（或い は、各画像のシーケンスと共に）デコーダに伝達される。スロープ令リストに関 するこの理由は、デコード作用の効率を改善するため２次に述べるようにデコー ダがスロープテーブルを利用できるようにするためである。
圧縮された画像全体なデコー１（するに使用するマイクロコードは、一般にプロ セッサの利用可能なマイクロコードＲＡ　Ｍ　３１０にフィツトしないであろう から、デコーディング動作は幾つかの“バス”に分けられる。その第１のバスは すべての絶対セルをデコードし。続いて相対的セル用の他のバスおよびＤＰＣＭ セル用の別のバスがある。このプロセスは第１５図に概要が示されており、すな わち、スイッチ１５１０の順次選択作用によって３回呼出される同一のプロセス １５２０　（特定形式のセル全部をデコートするため）で、構成されている。
プロセス１５２０の詳細は第１６図に示されている。最初。
統計的デコーダ２３０と入力ＦＩＦ０・２３２はステップ１６１０と１６２０で 、統計的にコード化されたデータとセルテーブルとをそれぞれ含むＶＲＡＭのセ グメントをアドレスするように始動される。ステップ】６３０ではセルテーブル の記録から値Ｔを読出す、この値Ｔはセル形式を特定する。ステップ１　Ｂ２Ｏ ては値Ｔを特別の“テーブルの終り”の値と比較する。この“テーブルの終り” のフラッグとしては通常は０が使用され、比較動作が迅速に行なわれるようにさ れる。もし２テーブルの終りに達しない場合には、この値Ｔを処理されるセルの 形式と比較する（ステップ１６５０）　、もしこのコードがそのとき処理されて いる形式であれば、記録がデコードされ（ステップ１６６０）、そうでない場合 にはその記録はスキップされる（ステップ１６７０）　。
次にセルのデコーディング・プロセスについて詳しく説明する。初めに、絶対お よび相対的セルのデコートを効率的の行なうためのこのプロセスのキー要素があ る０スロープ・テーブル“の概念を紹介して説明することが必要である。
“スロープゆテーブル”の概念は第１７Ａ図と第１７Ｂ図に例示されている。第 １７Ａ図は双線形多項式関数Ａ、＋ＢＹ　＋Ｃでフィルされる矩形債域を表わし ている。この様な双線形関数は、この関数からの値で直接フィルされる絶対セル と、この関数によフて与えられる値をそのときより前のビデオ画像のセルからの ビクセル値に加算する相対的セルとの双方に使用されるものであることを。
想起されたい、スロープ・テーブルは絶対および相対的セルの双方に対して同一 のものである。
関ａＰ（ｘ、ｙ）＝Ａ、＋Ｂ、＋ｃの値は、第１行の値ＰＯ１Ｐ１．Ｐ２等とし て、および第２行ＰＯ′、Ｐｉ’、Ｐ２′等として示されている。この関数の値 を即時計算しようとする２つの問題か生じる。第１の問題は２つの乗算（Ａ、と Ｂ、）か必要なことである。もし係ａ　（Ａ。
Ｂ、Ｃ’）がすべて整数であれば、周知の増分加算法によってこの問題は解決す ることができる。これは、Ｐ（Ｘ◆１．ｙ）　＝　Ｐ　（ｘ、ｙ）　＋　Ａとい う事実、すなわち、セル内の１つの水平線内の相連続するビクセルの値は累算器 に値Ａを順次加算することによって計算できるということを利用している。しか し、この発明の場合には、係数Ｃの値は常に整数であるが、ＡとＢの値はそうで はない。
その理由は１画像のルミナンス値の空間的変化は通常ｌピクセル当り１グレーレ ベルよりも小さいからである。
それで、事実、Ａ、Ｂは小数部をもっているだけでなく、普通は絶対ｆｆ１１よ りも小さい、また、２つのビクセル値は１命令サイクル中に計算されるから、こ れらのビクセル値の計算に飽和を伴う２重加電動作（デュアル・アット・クイズ ・サチュレート・オバレーション）を使用することも望ましい、しかし、この飽 和を伴う２重加電動作は整数の加算だけに適用できるもので２小数のスロープ値 を累算することはできない。
この第２の問題を解決するために、′スロープ・リスト”と０スロープ・テーブ ル”を使用する。スロープ・リストは、処理される全画像に対して排他的なスロ ープ値として使用される。ＡとＢの特定値（１／２５６の精度で特定されている ）の小さなセットである。換言すれば、その画像内で自然に発生するＡとＢの値 のそれｆれは、このスロープ・リスト中の１つの値で近似される。
次に、このスロープ・リスト中で見られるＡの特定値に対する関数Ｐ　（ｘ、ｙ ）を評価した結果を示す第１７Ａ図について考察する。差の値ＤＯ１Ｄ１．Ｄ２ ．Ｄ３等は、１つの中間ビクセル値を介して隔てられたビクセル値相互間の差の 整数部として計算されている。たとえば、Ｄ２はＰ２−ＰＯの値の整数部に等し く、Ｄ３はＰ３−Ｐｉの整数部に等しく、以下同様という具合になりている。
最初の差の値ＤＯとＤｌの対は実際のビクセル値ＰＯとＰｉから値ＰＯををそれ ぞれ差引いて得たものであることに注意された。
この差の値の組は、多項式中のＡの値にのみ依存するものであるから、スロープ ・リスト内のＡの各個に対して差の値を算出することができる。与えられたスロ ープ・リストについてその様なすべてのテーブルの組を“Ｘスロープ・テーブル ”と名付ける。特定のスロープ・リストが与えられると、整数の値を含むスロー プ・テーブルは、非常に少なくなり即時デコーディング・コストで完全に予め算 出されたＶ　ＲＡ　Ｍ　２１６中に記憶することができる。
この図にはビクセルが対をなして示されているが、それは第４Ｂ図を参照して前 述したデコーディング・プロセッサ中でデコーディング・プロセスに飽和を伴う ２重厘算ＡＬＵ動作を使用するからである。この図に示されている値はすべて８ −ビット値であり、各僅の対は１つの１６−ビット・ワードにバックされている 。このＸスロープ・テーブルを利用できるものとすれば、関数Ｐ　（ｘ、ｙ）の 値は、たとえば次の様な単一のＡＬＵ演算で計算することかできる。
（Ｐ４．Ｐ５）−（Ｐ２、Ｐ３）＋）（Ｄ４、Ｄ５）ここに、＋）は飽和を伴う ２重加算動作を表わしている。初めに、累加レジスタに対をなす８−ビット値（ Ｐｏ、ｐｏ）をロードし、順次スロープ・テーブルからの対をなす値を加算する ことによって、各ビクセル値の対に対して１回だけのＡＬＵ動作を使ってＰ　（ ｘ、ｙ）値の正確な再構成を行なうことができる。
上記の方法はｌ走査線上の値を発生するだけである。
次の走査線を発生させるには値（ＰＯ′、ＰＯ′）が必要となる。それは、次の 計算で得られる。
（ｐｏ’、ｐｏ’）＝　（ｐｏ、ｐｏ）＋）（ＱＯｌＱＯ）ここに、（ＱＯｌＱ Ｏ）は、Ｘスロープ・テーブルから類推できるがそれとは異なる構成をもつ″Ｙ スロープ・テーブル”からの値である。第１７Ａ図に示されるようにＹスロープ ・テーブルでは、関数Ｐ　（ｘ、ｙ）の垂直方向に隣接する値を減算してそのス ロープ・テーブル値を得ている。この点が、１つの中間ビクセルで隔てられてい る値同士が減算されるＸスロープ・テーブルと違う点である。また、Ｙスロープ ・テーブルでは、２つの８−ビット・ワードの両半部に同一値が重複している。
要約すると、ビデオ信号プロセッサ２１０は、圧縮されたビデオ・データの一部 としてそのときの画像に使用されるスロープのリストを含んでいるスロープ・リ ストを受入れる。プロセッサ２１０は次に、絶対または相対的セルをデコーディ ングするに先立って、スロープ・リスト中の各スロープに１個のベクトル・エン トリーをもってＸとＹの両スロープ・テーブルを構成する。これらのスロープ・ テーブルはＶ　ＲＡ　Ｍ　２１［ｉ中の予め定められた位置に記憶される。スロ ープ・テーブルはスロープ・リストにではなくセル・テーブルにコード化するこ とも考えられるが、スロープ・リストの方かよりコンパクトであるからコート化 効率の面で有効である。
スロープ・リストとＸおよびＹスロープ・テーブルの概念が第１７Ｂ図の例に示 されている。上述のように、ＸとＹスロープ・テーブルはそれぞれスロープ・リ スト中のどのスロープ値に対してもエントリーを持っている。
エントリーは、Ｘスロープ・エントリーについては１つおきのビクセル値相互間 の是に相当する一連の値で、またＹスロープ・エントリーについては隣接ビクセ ル値相互間の差に相当する一連の値で構成されている。下記の例では、スロープ ・リスト中の項目（アイテム）６に対するＸスロープ・テーブル・エントリー、 １．２５とスロープ・リスト中の項目ｌＯに対するＹスロープ・テーブル・エン トリー、２．２５とが発生される。
Ｘスロープ・テーブル・エントリーは、１６−ビットのスロープ値を前の和に繰 返し加算することによってランニング和を累加することにより発生させられる。
各加算動作の後、累加された和の整数部（すなわち、８個のＭＳＢ）が記憶され る。このＸスロープ・テーブル・エントリーはこの記憶された値の１つおきのも のの差をとることによって生成される。これらの値は選ばれたスロープ値に対す るＸスロープ・テーブル・エントリーとして記憶される。Ｘスロープ・テーブル ・エントリーを発生するアルゴリズムは、中間の介在値によって隔てられている 値相互間の差を記憶する。その理由はＸスロープ・テーブル・エントリーから絶 対または相対的セルを再構成するのに飽和を伴なう２重加算動作を使用するから である。この動作は並列的に２つの加算を行なうので、絶対または相対的セルを 再構成するためのアルゴリズムは、サンプルの１つおきのものの各相を別々に累 加する。このＸスロープ・テーブル・エントリーはこの２重累加動作が正しく効 率的に行なわれるように配列される。
Ｙスロープ・テーブル・エントリーを発生させるには１選ばれたスロープ値を上 記と同様に累加しその累加和の整数部を記憶する。しかし、Ｙスロープ・テーブ ル・エントリー中に記憶される差の値は、記憶サンプルの隣接するもの同士から 生成される。
第１８図は、プロセッサが絶対セルのデコードを実行する動作のシーケンスを示 している。最初のステップ１８１０は、デコーディング・プロセスの残余の期間 中、より効率良くアクセスするために、入力ＦＩＦＯ２３２を使ってセル・テー ブルからデータＲＡ　Ｍ　２２８へ値を転送することである。ステップ１８１２ は、値Ａに相当するＸスロープ・テーブル・エントリーを、入力ＦＩＦＯ２３４ を使つてセル・テーブル・エントリーからデータＲＡ　Ｍ　２２８へ転送するこ とである。これは、セル・テーブル・エントリーを、下記するプロセスの“イン チ・ループ中の急速アクセスに利用できるように行なわれる。ステップ１８１４ は出力ＦＸＦＯ２３６を、そのセルの開始点に相当するその時の画像ビット・マ ツプ中のアドレスに対して初期化すルウステップ１８１６は入力ＦＩＦＯ２３４ をｙスミ−ブ・テーブル中の第１エントリーに対する点に初期化する。
次のステップ１８１８では、たとえばデータ・バス２４２中のＲ３（記号的に“ 値”という）レジスタを値（Ｃ，Ｃ）に、すなわちセル・テーブル記録から得ら れ上位８ピッ１−位置と下位８ビット位置の双方に一定値Ｃをもつ１６−ビット ・ワードに、初期化する。ステップ１８２０では、他のレジスタたとえばｙカウ ントと呼ぶレジスタＲ２をセル・テーブル・エントリーからの値Ｈに初期化する 。
ステップ１８２２は、プロセス中の“アウタ・ループ（ＯＵ−ｔｅｒ　１ｏｏｐ ）　”　、すなわち処理されるセルの各走査線に対して１回行なわれるループ２ を始める。先ず（ステップ１８２２）　、データＲＡ　Ｍ　２２８中のポインタ ・レジスタの１個たとえばＤＲ２を、既にステップ１８１２でデータＲＡＭ２２ ８中に転送されている５ｘスロープ・テーブル中の第１エントリーに対する点に 初期化する。ステップ１８２４では、データ・バス回路２４２のループ・カウン タ５１４（記号的には“ｃｎｔ　’　という）を値Ｗ／２に初期化する。これは 、セルの各水平線に対して発生されるビクセル値対の数である。約束として、こ のコード化システムは１線当り偶数個のビクセルを有するセルを発生するだけと する。突って、Ｗは常に偶数である。ステップ１８２６はレジスタ“値”中にあ る値をＡ　Ｌ　Ｕ　２４４の出力レジスタ４１６にバスさせ、これはスロープ・ テーブルの説明で前述したように出力ビクセル値を累加するのに使用されるもの である。ステップ１８２８はこのプロセスの“インナ・ループであつて、詳細に 下記するが、セル線の水平線上における各ビクセル対に対して１回行なわれる。
そのセルに対してビクセル・データの１水平線の処理の後１次のステップ１８３ ０では、′値”にＹスロープ・テーブル値を加算する。これは第１７Ａ図に関連 して前述したように、計算　値＝値＋）（ＱＯ，ＱＯ）と等価である。ステップ １８３２は、出力ＰＩＦ０２３Ｂをセル中の次の水平線の開始ビクセル・アドレ スに再初期化し、ステップ１８３４は゛ｙカウント°の偵を減少させる。テスト １８３６は、“ｙカウント°がＯに到達したか、ステップｙ８２２ヘルーブバッ クしたか（もし上記がＯに到達しなければ）或いはループを出た（０に到達して ）か、どうかをチェックする。これで、１つの絶対セルの処理が完了する。
第１９図は第１８図のプロセスのインナ・ループ１８２８を実際のマイクロコー ド制御ワードまたは命令の形で示している。インナ・ループ１８２８は、ループ ・カウンタ５１４の制御下で交互に実行される２つの命令から成っている。
ここに掲示されている命令アドレスは例示目的だけのものであるが、下記するよ うに、条件付きのブランチ動作がマイクロコードＲＡＭとシーケンシング回路２ ２６によって行なわれるやり方のために、それらの番号は完全には任意的なもの ではない。
第１の命令（１）は、計算ＡＬＵ＝ＡＬＵ＋）”　ＤＲ２＋◆を行なう、ここに 、記号”Ｄ　Ｒ２◆◆はテーブル４に関連して前述した通っである。この計算は 、Ｘスロープ・テーブル・エントリーからの１対の値をＡＬＵ出力レジスタ４１ ６（双線形関数値の累算器として使用されている）に加算し、またデータＲＡ　 Ｍ　２２８のポインタ・レジスタＤＲ２をスロープ・テーブル中の次の対をなす 値に対する点に自動増加させる。この命令は、また、ループ・カウンタを減少さ せ、次でマイクロコートＲＡＭとシーケンシング回路２２６を次のマイクロコー ド制御ワードである命令２をロードするような条件付けも行なう、命令２は、回 路２１０を制御してＡＬＵ出力レジスタ４１６中の値を出力ＦＩＦＯ２３６を通 して送るようにし、こうしてＶＲＡＭ中に２つのビクセル値を書込む、この命令 に関して、ループ・カウンタ０条件を使用して条件付きブランチがセットされる 。もしこの条件が誤りであれば、制御は命令ｌヘバスしてループが継続する。水 平線のビクセル・データが完了すると、ループ・カウンタはＯになり５その条件 は真であり、マイクロコード・シーケンサはアドレスのＬＳＢを強制的にＯにす るようにさせられる。これによりて、命令０へのジャンプが起こり、従ってイン ナ・ループから出口へ出て行く。
これは２命令ループであり、かつループを一周するごとに２個のビクセル値が発 生されるので、このインチ・ループはｌビクセル値当り１命令の速度で実行され る。
−例として、命令サイクル蒔聞が８０ｎｓで画像が２５６×２４０ビクセルを有 しプロセッサ２１０に休止状態が無いものとすれば、このインナ・ループの可焼 最大実行時間（すなわち画像が１絶対セルで表わされるとすれば）０．３フィー ルド期間（約１／２００秒）である、アウタ（外部）ループのような、このシス テムの上記とは別のプロセスおよび第１ε図の処理には更にデコード時間が加わ る。また、画像は通常は完全に一つの形のセルで構成されているものでないこと を想起されたい、相対的およびＤＰＣＭセルではデコードするのに絶対セルの場 合よりも長い時間を要することが理解されよう。しかし、この様な因子があって も、通常は２フィールド期間未満で画像をデコードすることができる。２フィー ルド期間というデコード時間は所望のＴＶフレーム率３０分の１秒に相当するこ とに注意されたい。
第２Ｃ図は、ブロセ・ンサ２１０が相対的セルのデコードを実行する動作のシー ケンスを示している。多くのステップは絶対セルのデコーディング・プロセスに おけるステップと同様なものであるが、幾つかの重要な相違点がある。この相対 的セルのデコーディング・プロセスでは、双線形多項式Ａ、＋Ｂ、＋Ｃの値を発 生させることの他に、この関数の値を前の画像ビット・マツプの矩形領域から得 られるビクセル値に加算する。こうして得た和は、次にその時の画像ビット・マ ツプに書込まれる。更に、このピクセル値は、前の画像のビット・マツプから直 接取出されるのではなく、ピクセル補間器２４６を使ってそれらのピクセル群か ら補間することにより得られる。
ビクセル補間器２４６は、パイプライン構成であるから、その出力値は入力値に 対し遅延する。この時間的遅延は、その時のおよびそれより前の画像セル中のピ クセルを通して行なわれる走査動作を複雑なものとする。その理由は入力および 出力ＦＩＦＯの歩調が揃つていないからである。この問題は、インナ・ループを ２つの同じ命令グループに分割することによって解決される。Ｗ７２回実行きれ る１つのインナ・ループ（絶対デコーディングの場合のように）の代りに、Ｎ１ 回実行されるものとＮ２回実行されるもの（但し、Ｎ１＋Ｎ２＝Ｗ／２）との２ つのインナ・ループがある。この値ＮｌとＮ２は次のように予め計算される。す なわち、第１のインナ・ループの後入力ＦＩＦＯ２３２が前の画像ビット・マツ プにおける連続する次の水平線中の開始ピクセル位置に対する点に進められるよ うに、および第２のインナ・ループの後出力ＰＩＦＯ２３６がその時の画像ビッ ト・マツプにおけるその時のセルの連続する次の水平線の開始ピクセル位置に対 する点へ進められ得るように、計算される。
最後に、第９図について論議したように、２本のピクセル・データ走査線が前の 画像から読出されてその時のセルにおける１本のピクセル水平線を生成すること を想起されたい、ＶＲＡＭ２１６に対するアクセス回数を減らす、従ってデコー ディング時間を減少させるために、第２０図のプロセスは、このプロセスのＹル ープを通じである時に使用される２本の線のうちの下側の線は、Ｙループを通じ て次に使用される２木の線のうちの上側の線と同じ線であるという事実を利用し ている。従って、ＶＲＡＭからこのデータを２回読出す代りに、このループを１ 周するごとに次のループ１周で使用するためにこのデータをデータＲＡ　Ｍ　２ ２８中の“ライン・バッファ”に記憶させる。
第２０図に示したプロセスは、セル・テーブル記録からデータＲＡ　Ｍ　２２８ に対して値を転送するステップ２０１Ｏから始まる。ステップ２０１２は、その 時のセル・テーブル記録から得られる値ＡのＸスロープ・テーブル・エントリー を、ＶＲＡＭ２１６　からデータＲＡＭ２２８へ転送する。
これらの転送動作には入力ＦＩＦＯ２３２を使用する。ステップ２０１４．２０ １６および２０１８は、それぞれ、その時の画像ビット・マツプに対する点への 出力ＦＩＦＯ２３６の初期化、前の画像ビット・マツプに対する点への入力ＦＩ ＦＯ２３２の初期化、その時のセル・テーブル記録からの値Ｂに相当するＹスロ ープ・テーブル・エントリーに対する点への入力ＦＩＦＯ２３４の初期化を行な うステップである。ステップ２０２０は、ΔＸとΔＹの小数部に等しい変位値で ビクセル補間器２４６を初期化する。このビクセル補間器は、前の画像の開始点 アドレスのＬＳＢがＯであれば“同相（イン・フェーズ）”モードに初期化され 、そうでなければ“隣相（アウト・オブ・フェーズ）″モードで働くようにセッ トされる。ステップ２０２２は、デコーディング・プロセスの残部て使用するた めにＷの値を２等分する。ステップ２０２４は２つのインナ・ループのカウント 値であるＮ１とＮ２の値を計算する（矩形枠２０２４では、この可変“位相”は 前の画像の開始点アドレスＬＳＢと同一値を持っている）、ステップ２０２６は 、レジスタをセル・テーブル記録からのＨの値に初期化して、セル中の水平線を カウントするようにする。ステップ２０ｚ８は、前の画像セルの１本の水平線を データＲＡ　Ｍ　２２８中の線バッファ中にロードし、ポインタ・レジスタＤＲ ＩとＤＲ２をその線バッファ中の第１の１６−ビット値に対する点にリセットす る。ステップ２０３０は、ビクセル補間器２４６のバイブラインを、最初の有効 な結果をそこから読出すことのできる点までロードする。たとえば、第９Ｂ図を 参照すれば、ステップ２０３０は命令サイクルＴＩ乃至Ｔ１１を含んでいる。
ステップ２０３２はこのプロセスの“アウタ・ループの出発点である。先ず、（ ステップ２０３２）　、データＲＡＭ２２８中の１つのポインタ（例えばＤＲＯ ）を、Ｘスロープ・テーブル・エントリー中の第１の値に対する点に初期化する ０次に、その時のセル・テーブル記録からの複製（ジューブリケーテット）定数 項である値（Ｃ，Ｃ）が、双線形関数Ｐ　（ｘ、ｙ）の値を累加するのに使用さ れるＡ　Ｌ　Ｕ　２４４のＢ入力ラッチ４１２中にロードされる。ステップ２０ ３６．２０３８および２０３９は、インナ・ループ命令を開始しＮ１回（ただし 、ＮｌはＯのこともある）実行する。ステップ２０４０は、次に入力ＦＩＦＯ２ ３２を前の画像からのセルにおける次の水平線の開始点に対する点にリセットす る。ステップ２０４２は線バッファ・ポインタ（ＤＲｌとＤＲ２）をこの線バッ ファの開始点に対する点にリセットする。ステップ２０４４．２０４６および２ ０４８はインナ・ループ命令を開始しＮ２回実行する（ここに、Ｎ２は０のこと もある）。
ステップ２０５０ては、出力ＰＩＦＯ２３６が使用したアドレス値を、その時の ビット・マツプ用のセルの次の線における第１ピクセル位置に対する点に進める 。ステップ２０５２は、ビクセル補間器を通してもう１つの値の組（４ピクセル ）をバスさせる。これらの値は、前の画像におけるセルの右端を少し越えた位置 を有するピクセルに相当し、線上の最後の補間結果を生成するのに使用される、 しかし、このステップは、また、ビクセル補間器に別の１対の結果を生じさせる 。この結果はステップ２０５２で読出され、簡単に破棄される。ステップ２０５ ４は゛ｙカウント°の値を減少させ、テスト２０５６では、そのセルのビクセル 値の最終水平線の処理が完了したかどうかをチェックする。もし完了していれば 、プロセッサはアウタ・ループへ出力し、そうでなければステップ２０３１てこ のループを継続する。
第２１図は、第２０図に示したプロセスのインチ・ループを示している。このル ープは４つの命令で構成されている。第１の命令（１）はＡ　Ｌ　Ｕ　２４４の ８入力レジスタ４１２における値をある値”ＤＲＯ（すなわち５レジスタＤＲＯ に保持されているアドレス値を有するデータＲＡＭセル中の値）に加算する。こ の値はＸスロープ・テーブルから与えられる。またこの命令の期間中、ＤＲＯ中 に保持されているアト１／ス値は１だけ増分増加される。ＡＬＵ２４４のＢ入力 レジスタ４１２は双線形関数Ａ　ｘ　＋　Ｂ　ｙ　＋Ｃの値を累加するのに使用 されていることを想起すべきである。命令ｌは、また入力ＦＩＦＯ２３２を使つ てｌ対のビクセル値を読出し、それをデータ・パルス回路２４２のレジスタＲＯ 中にロー１（する。これらのビクセル値は、ビクセル補間器に印加されて１対の 補間ビクセル値を発生させる４つのビクセルのうちの下側の対に相当する。次の 命令２は、ＡＬＵ出力値（命令ｌの結果）をＢ入力レジスタ４１２に戻して配置 する。これは、また、この値をビクセル補間器２４６の出力値に加算して、連続 する２つのビクセルに対する。関数Ａ、　十Ｂ、＋Ｃ＋前の画像の値を生成する 。この対をなすビクセル値は次の命令３で出力ＦＩＦＯ２３６を介してＶＲＡＭ ２１６中に書込まれる。その上、命令３は、レジスタＤＲＩに保持されているア ドレス値を使って、データＲＡ　Ｍ　２２８に保持された線バッファからの値（ ２ビクセル）をビクセル補間器にロードする。これらのビクセルは補間器２４６ に供給されている４ピクセルのうちの上側の対に相当する。この命令はまたデー タ・バス回路２４２のループ・カウンタ５１４を増分減少させる。最後に命令４ は、補間器２４６に対するビクセル値の下側の対である、レジスタＲＯ中の値を とって、これをビクセル補間器２４６とデータＲＡＭ２２８中の線バッファの双 方にロードする（レジスタＲ２中のアドレスを使って）、ループ・カウンタを基 礎とする条件付きブランチ動作がＯに到達すると、所要数のビクセル値が発生さ れるまでループ中でこの命令が繰返されるようにする。
このインチ・ループは４つの命令サイクルで２ビクセル値を発生し、これは休止 状態が無いものとすれば、２５６　ｘ２４０の画像の０．６フイールドの最大総 経過時間に相当する（これは、インナ・ループだけについてのもので、前述した 他のものは無視している）。
第２２図は、ＤＰＣＭセルのデコーディングに含まれている動作のシーケンスを 示す、ＤＰＣＭセル中の各ビクセル値は圧縮されたビデオ画像のデータ・セグメ ント中の１個の値Ｖでコード化される。この値Ｖは、その時の画像における可能 性のあるすべてのビクセル−ビクセル間の差を含んでいる値のテーブル（テーブ ルＤ）に対するインデクスをなしている。このテーブルＤはデータＲＡ　Ｍ　２ ２８に記憶されている。ＤＰＣＭセルの大部分のビクセル値は、テーブルＤから 得られる差のビクセル値をターゲット・ビクセルのすぐ左のビクセル値に加える ことにより、発生される。セルの左端のビクセル値はテーブルＤからの差のビク セル値を前の線の対応する値に加えることによって発生される。セルの左上隅の ビクセルの“上にある”仮想ビクセルは一定値１２８を有するものと見なす。
ＤＰＣＭデコーディング・プロセスは、Ｖ　ＲＡ　Ｍ　２１６中のセル・テーブ ルからの＠Ｘ　ＰＯＳ、Ｙ　ＰＯ５、Ｈ，Ｗ、を入力ＦＩＦＯ２３２を介してデ ータＲＡ　Ｍ　２２８に転送する（ステップ２２１０）ことによって始まる０次 に、出力ＰＩＦ０２３Ｂがその時のセルの左上隅のビクセルに相当するアドレス （Ｘ　ＰＯ３，Ｙ　ＰＯ３）に対する点へ、初期化される（ステップ２２１２） 　、ステップ２２１４ではレジスタ、たとえばＲ３（°最後の線°）が値１２８ にセットされる。このレジスタ“最後の線°は、その時の線の第１ビクセルを発 生させるときに使用するため、前の線の第１ビクセル値を記憶するのに使用され る。ステップ２２１６は、セル中の水平線数を保持している。たとえばＲ２のよ うなレジスタ“ｙカウントをロードする。
ステップ２２１８はデータ・バス回路２４２のループ・カウンタ５１４にセル・ テーブル記録からの値Ｗをロー１くする。ステップ２２２０は値’ＤＲ２（すな わちテーブルＤからの値）を読出すレジスタＲ２中に統計的デコーダ２３０から の値Ｖ（すなわちテーブルＤに対するインデクス）をロードすることによフて、 水平線上の第１ビクセルの値を計算し、次に計算“最後の線十最後の線中）ＤＲ ２”を行なう。次に、インナ・ループが実行される（ステップ２２２２）。最後 に５出力ＦＩＦＯがその時のビット・マツプの次の水平線の第１ビクセル値に対 する点にリセットされ（ステップ２２２４）　、レジスタ゛ｙカウント°は増分 減少させられてループが終了する（すなわち、ｙカウント＝０のとき）までテス トされる（ステップ２２２６．２２２８）　。
第２３図はＤＰＣＭデコーディング・プロセスのインナ・ループに対するマイク ロコート命令を示している。最初の命令２は、その時の累加値（ＡＬＵ出力レジ スタ４１６中の）を出力ＦＩＦＯ２３６を介してＶＲＡＭ２１６　に書込み、ま たこの値をデータ・バス回路２４２のレジスタＲ２中に記憶させる。このループ の最初の命令は、ループ・カウンタ５１４に保持されている値が０かどうかによ って、ループを出るかまたは継続する条件付きブランチを持っている。次の命令 １は、統計的デコーダ２３０を使ってＶ　ＲＡ　Ｍ　２１６から７個を読出して これをレジスタＲ１中に記憶させる０次の命令３は、レジスタＲＯからのこの値 をデータＲＡＭ回路２２８のレジスタＲ２に転送する。このループの最後の命令 ４は、レジスタＲ１中の前のビクセル値を値″ＤＲ２（データＲＡ　Ｍ　２２８ 中のテーブルＤからの差の値である）に加算し、ループの一番上にブランチバッ クさせる。
ＤＰＣＭデータのデコートに使用されるこの命令シーケンスのインチ・ループは 飽和を伴う２重加算動作であ両バスの８個のＬＳＢ位置によって運ばれるデータ の１個のバイトについて動作している。この飽和を伴なう２重加算動作は、実際 の差の値ではなくテーブルＤから得られる近似的な差の値を使用することから生 ずるどの様な誤った差の値をも飽和させるために使用される。この形式の飽和加 算法は、飽和を伴なう２重加算動作においてＡ　Ｌ　Ｕ　２４４によってのみ支 持される。
このＤＰＣＭデコーディング命令シーケンスのインナ・ループは４つの命令ごと にｌビクセルを発生し、これは休止状態が無いとすれば１インチ・ループのみに ついて、　２５６　ｘ２４０の画像に対して１．２フイールドの最大総経過時間 に相当する。
これまでの、ビデオ信号プロセッサ２１０の内部回路、デコーディング・プロセ ス、およびインナ・ループの実際のマイクロコード命令に関する説明を利用すれ ば、当該専門家にとりて、完全なデコーディング・プロセスを構成するマイクロ コード命令シーケンスを作ることは容易な筈である。
上述したこの発明の実施例では、信号源２１２から供給される圧縮されたデータ はセル・テーブルの形式であるが、他の形式たとえば２進トリーの形でデータを 供給することも考えられる。その場合には、プロセッサ２１０は２進トリー・デ ータをセル・テーブル形式に変換するようにプログラムされることになろう。
ゲータＲＡ門 Ｆｌに、　９Ｅ （ｈ Ｈダ〃Ｂ Ｈθ、１４ Ｈθ１７Ａ 国際調査報告 国際調査報告 ＵＳ　８８０３ｇ１６

Claims (12)

    【特許請求の範囲】
  1. （１）圧縮されたビデオデータとピクセルデータとを含むビデオ画像を表わすデ ジタルデータであって、その一部が統計的にコード化されているデジタルデータ を供給する入力手段と、 この入力手段に結合されており、制御信号に応答して、上記入力手段によって供 給される統計的にコード化されたデジタルデータをデコードする統計的デコーデ ィング手段と、 上記制御信号と上記入力手段によって供給されるピクセルデータとに応答して、 上記ピクセルデータによって表わされる上記ビデオ画像中のピクセル相互間にあ る上記ビデオ画像中のピクセルを表わす補間済ピクセル値を生成するピクセル補 間手段と、 上記制御信号に応答し、上記統計的デコーディング手段により供給されるデジタ ルデータと上記ピクセル補間手段によって供給される補間済ピクセル値とに対し て算術演算を実行する算術データ処理手段と、この算術データ処理手段に結合さ れており、この算術データ処理手段からの処理されたビデオデータを出力信号と して供給する出力手段と、 上記統計的デコーディング手段、上記算術データ処理手段及び上記ピクセル補間 手段が同時に動作してデコードされ伸張されたデータを上記出力信号として生成 するようにする上記制御信号を発生する手段と、を含む、ビデオ信号プロセッサ 。
  2. （２）ビデオランダムアクセスメモリ（ＶＲＡＭ）を含み、圧縮されたビデオデ ータと処理されたビデオデータとを記憶するメモリ手段と、このメモリ手段中の 上記圧縮されたビデオデータと処理されたビデオデータとに応答する、上記処理 されたビデオデータを発生する集積回路とを含み、 上記集積回路は、 ＶＲＡＭからの処理されたビデオデータに応等して、この処理されたビデオデー タによって表わされるピクセル値相互間のピクセル値を生成するピクセル補間器 と、制御信号と、上記ピクセル補間器と上記メモリ手段の一方からの処理された ビデオデータと、上記メモリ手段からの圧縮されたビデオデータとに応答して、 さらに処理されたビデオデータを生成する演算処理手段と、上記圧縮されたビデ オデータに応答して、上記演算処理手段が上記圧縮されたビデオデータの絶対デ コーディング、相対的デコーディングまたはＤＰＣＭデコーディングを選択的に 実行するようにするための上記制御信号を生成する制御手段と、 上記メモリ手段に結合されており、可変長コート化された圧縮されたビデオデー タをデコードし、デコードされた圧縮されたビデオデータを上記制御手段と上記 演算処理手段とに供給する統計的デコーディング手段と、上記メモリ手段に結合 されており、上記制御手段からの別の制御信号に応答して、上記メモリ手段から の処理されたビデオデータを上記補間器手段に結合し、また、上記演算処理手段 からの処理されたビデオデータを上記メモリ手段に結合するＩ／Ｏ手段と、 上記制御手段からの制御信号と、上記Ｉ／Ｏ手段と、上記統計的デコーディング 手段とに応答して、上記ＶＲＡＭをアドレスするためのアドレス信号を生成する メモリ制御手段と、 を含む、圧縮されたビデオデータを処理するための装置。
  3. （３）上記制御手段が、 複数の制御信号を記憶するメモリ手段と、上記記憶する手段からの複数の制御信 号の中のいくつかのものを順次供給する手段と、 を含んでいる、請求の範囲（２）に記載の装置。
  4. （４）上記制御信号のいくつかのものを順次供給する手段が上記制御信号のいく つかのものに応答して上記制御信号を供給する、請求の範囲（３）に記載の装置 。
  5. （５）上記Ｉ／Ｏ手段が少なくとも１つの入力ＦＩＦＯと１つの出力ＦＩＦＯと を含むものである、請求の範囲（２）に記載の装置。
  6. （６）上記Ｉ／Ｏ手段、上記統計的デコーダ、上記演算処理手段及び上記メモリ 制街手段が第１のデータバスによって相互接続されており，上記制御手段、上記 演算処理手段及び上記ピクセル補間器が第２のデータバスによ　って相互接続さ れており、上記第１と第２のデータバスが双方向性の制御可能なデータバスによ って相互接続されている、請求の範囲（２）に記載の装置。
  7. （７）上記双方向性のデータバスが、各々が第１と第２のデータバスヘの入力接 続と第１と第２のデータバスヘの出力接続とを有する複数の複数ビットレジスタ を含み、この複数のレジスタは、それに記憶されている値を第１と第２のデータ バスの一方または双方に供給するか、あるいは、第１のデータバスまたは第２の データバスのいずれかによって供給される値を記憶するように、上記制御手段か らの信号によって選択的に制御可能とされている、請求の範囲（６）に記載の装 置。
  8. （８）複数の複数ビットレジスタの中の少なくとも１つが、上記制御手段からの 信号に応答して、それに記憶されているサンプルのビット位置を変更する回路を 含んでいる、請求の範囲（７）に記載の装置。
  9. （９）セグメントが相異るコード化プロセスを用いてコード化されている圧縮さ れたどデオ信号を処理して、動く画像を表わす伸張されたビデオ信号を生成する 集積回路であって、 この集積回路をメモリ手段に結合するためのＩ／Ｏポートと、 アドレス信号を上記メモリ手段に結合するためのアドレス出力ポートと、 上記Ｉ／Ｏポートに結合されており、可変調コード化された圧縮されたビデオ信 号をデコードするための統計的デコーダと、 上記Ｉ／Ｏポートに結合されており、処理されたビデオ信号を上記Ｉ／Ｏポート に供給し、また、上記Ｉ／Ｏポートからの処理されたビデオ信号を供給するＩ／ Ｏ回路と、 上記処理されたビデオ信号によって表わされるピクセル値相互間のピクセルを表 わす値を生成するピクセル補間器と、 制御信号に応答して、２進値に対して算術関数及びプール関数を実行ずる演算処 理手段と、 別の制御信号に応答して、上記統計的デコーダ、上記Ｉ／Ｏ手段、上記ピクセル 補間器及び上記演算処理手段を選択的に相互接続する手段と、 上記制御信号と上記別の制御信号とを生成して、選択的に、上記演算処理手段が 上記Ｉ／Ｏポートに供給される圧縮されたビデオデータに対して複数のデコーデ ィングアルゴリズムの１つを実行ずるようにする制御手段と、 上記アドレス出力ポートに結合されており、少なくとも上記制御信号に応答して 、メモリアドレス信号を生成するアドレス発生手段と、 を含む、集積回路。
  10. （１０）上記制御手段が、 複数の制御信号を記憶するメモリ手段と、上記複数の制御信号のいくつかのもの を上記記憶する手段から順次供給する手段と、 を含むものである、請求の範囲（９）に記載の装置。
  11. （１１）上記制御信号のいくつかのものを順次供給する上記手段が上記制御信号 のいくつかのものに応答して、上記制御信号を供給するようにされている、請求 の範囲（１０）に記載の装置。
  12. （１２）上記Ｉ／Ｏ手段が少なくとも１つの入力ＦＩＦＯと１つの出力ＦＩＦＯ を含んでいる、請求の範囲（９）に記載の装置。
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