JPS6142034A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6142034A JPS6142034A JP16365784A JP16365784A JPS6142034A JP S6142034 A JPS6142034 A JP S6142034A JP 16365784 A JP16365784 A JP 16365784A JP 16365784 A JP16365784 A JP 16365784A JP S6142034 A JPS6142034 A JP S6142034A
- Authority
- JP
- Japan
- Prior art keywords
- control
- address
- microinstruction
- field
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装健におけるマイクロプログラム制
御装置に関し、特１ｃｗイクロプログラムを記憶する制
御記憶に関する。
御装置に関し、特１ｃｗイクロプログラムを記憶する制
御記憶に関する。
（従来の技術）
従来から、マイクロプログラム制御装置にはマイクロプ
ログラムを記憶するための制御記憶管備えていた。マイ
クロプログラムは多数のマイクロ命令語の形で制御記憶
に記憶させ、制御記憶から１ワードごとにマイクロ命令
語の形で取出し、デ−タ処理回路を制御する。マイクロ
命令語は一般にアドレスフィールドと制御フィールドと
Ｋよって構成される。アドレスフィールドは、分岐を行
うための分岐先アドレスデータによって構成される。一
方、制御フィールドはデータ処理回路を制御する制御ビ
ットがら構成される。マイクロ命令語は上位の命令を実
行するため、あるいは各種の事象を処理するためにシー
ケンスを形成する。シーケンスのなかのマイクロ命令語
にはシーケンスを分けるために分岐するマイクロ命令語
と、分岐しない１イクロ命令語とがある。従来の制御記
憶では分岐するマイクロ命令語も分岐しないマイクロ命
令語も区別がなく、制御記憶の内部の任意の場所に記憶
できる。
ログラムを記憶するための制御記憶管備えていた。マイ
クロプログラムは多数のマイクロ命令語の形で制御記憶
に記憶させ、制御記憶から１ワードごとにマイクロ命令
語の形で取出し、デ−タ処理回路を制御する。マイクロ
命令語は一般にアドレスフィールドと制御フィールドと
Ｋよって構成される。アドレスフィールドは、分岐を行
うための分岐先アドレスデータによって構成される。一
方、制御フィールドはデータ処理回路を制御する制御ビ
ットがら構成される。マイクロ命令語は上位の命令を実
行するため、あるいは各種の事象を処理するためにシー
ケンスを形成する。シーケンスのなかのマイクロ命令語
にはシーケンスを分けるために分岐するマイクロ命令語
と、分岐しない１イクロ命令語とがある。従来の制御記
憶では分岐するマイクロ命令語も分岐しないマイクロ命
令語も区別がなく、制御記憶の内部の任意の場所に記憶
できる。
（発明が解決しようとする問題点）
斯かる制御記憶は、制御記憶の内部にマイクロ命令語を
配列することに大きな自由度を有する反面、分岐しない
マイクロ命令語に本来不要なアドレスフィールドを記憶
するハードウェアを備えなければならないという欠点が
あった。
配列することに大きな自由度を有する反面、分岐しない
マイクロ命令語に本来不要なアドレスフィールドを記憶
するハードウェアを備えなければならないという欠点が
あった。
本発明の目的は、分岐を行いアドレスフィールドを必要
とするマイクロ命令語を記憶するためのエリアと１分岐
を行わずにアドレスフィールド金必要としないマイクロ
命令語を記憶するためのエリアとに制御記憶を分けて上
記欠点を除去し、分岐しないマイクロ命令語のアドレス
フィールド金記憶する制御記憶のノ・−ドウエアを削除
できるように構成したマイクロプログラム制御装置を提
供することにおる。
とするマイクロ命令語を記憶するためのエリアと１分岐
を行わずにアドレスフィールド金必要としないマイクロ
命令語を記憶するためのエリアとに制御記憶を分けて上
記欠点を除去し、分岐しないマイクロ命令語のアドレス
フィールド金記憶する制御記憶のノ・−ドウエアを削除
できるように構成したマイクロプログラム制御装置を提
供することにおる。
（問題点を解決するための手段）
本発明によるマイクロプログラム制御装置は、第１およ
び第２の記憶部と、制御記憶と、解読手段と、−ｆイク
ロ命令カウンタと、リターンアドレスレジスタと、アド
レス生成手段とを真備して構成したものでおる。
び第２の記憶部と、制御記憶と、解読手段と、−ｆイク
ロ命令カウンタと、リターンアドレスレジスタと、アド
レス生成手段とを真備して構成したものでおる。
第１の記憶部は、制御フィールドと分岐先アドレスフィ
ールドとから成るＩＩ！１の形式のマイクロ命令語を保
持するためのものである。
ールドとから成るＩＩ！１の形式のマイクロ命令語を保
持するためのものである。
第２の記憶部は、制御フィールドのみから成る＃Ｌ２の
形式のマイクロ命令語を保持するためのものである。
形式のマイクロ命令語を保持するためのものである。
制御記憶は、第１および第２の記憶部のうちで、読出し
アドレスにより指定されたものからマイクロ命令語を出
力するためのものでおる。
アドレスにより指定されたものからマイクロ命令語を出
力するためのものでおる。
解読手段は、制御フィールドの内容を解読して制御伊号
を生成するためのものである。
を生成するためのものである。
マイクロ命令カウンタは、制御記憶の読出しアドレスを
マイクロ命令語の実行と同期して＋１だけ増分して更新
しつつ保持するためのものでおる。
マイクロ命令語の実行と同期して＋１だけ増分して更新
しつつ保持するためのものでおる。
リターンアドレスレジスタは、解読手段からの制御信号
に応答して第１の記憶部に保持されたマイクロ命令語か
ら第２の記憶部に保持されたマイクロ命令語へ分岐を実
行する時に、第２の記憶部からｍｌの記憶部へのリター
ンアドレスとしてマイクロ命令カウンタの出力をセット
して保持するためのものでめる。
に応答して第１の記憶部に保持されたマイクロ命令語か
ら第２の記憶部に保持されたマイクロ命令語へ分岐を実
行する時に、第２の記憶部からｍｌの記憶部へのリター
ンアドレスとしてマイクロ命令カウンタの出力をセット
して保持するためのものでめる。
アドレス生成手段は、解読手段からの制御信号に応答し
てマイクロ命令カウンタの内容と２分岐先アドレスフィ
ールドの内容と、リターンアドレスレジスタの内容との
うちの一つを選択して制御記憶へ読出しアドレスとして
供給するためのものである。
てマイクロ命令カウンタの内容と２分岐先アドレスフィ
ールドの内容と、リターンアドレスレジスタの内容との
うちの一つを選択して制御記憶へ読出しアドレスとして
供給するためのものである。
（実施列）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。第１図において、１
は制御記憶、２は制御レジスタ、器は解読手段、４はマ
イクロ命令カウンタ、５はリターンアドレスレジスタ、
６はアドレス生成手段である・ 第２図は、第１図のマイクロプログラム制御装置の具体
的な構成を示すブロック図である・第２図において第１
図と同じ要素には同じ番号を付してあシ、１０は第１の
記憶部、１１は第２の記憶部、２０は分岐先アドレスフ
ィールドのエリア、２１は制御フィールド（１ビツト）
のエリア、すなわち制御ビット、３０はデコーダ回路、
３１および６２はそれぞれＡＮＤゲート、６３はＯＲゲ
−）、４０は加算器、４１はレジスタである。
一実施例を示すブロック図である。第１図において、１
は制御記憶、２は制御レジスタ、器は解読手段、４はマ
イクロ命令カウンタ、５はリターンアドレスレジスタ、
６はアドレス生成手段である・ 第２図は、第１図のマイクロプログラム制御装置の具体
的な構成を示すブロック図である・第２図において第１
図と同じ要素には同じ番号を付してあシ、１０は第１の
記憶部、１１は第２の記憶部、２０は分岐先アドレスフ
ィールドのエリア、２１は制御フィールド（１ビツト）
のエリア、すなわち制御ビット、３０はデコーダ回路、
３１および６２はそれぞれＡＮＤゲート、６３はＯＲゲ
−）、４０は加算器、４１はレジスタである。
第２図において、制御記憶１は制御フィールドと分岐先
アドレスフィールドとによシ構成されるマイクロ命令語
を保持する丸めの第１の記憶部１０と、制御フィールド
のみによって構盛されたマイクロ命令語を保持する丸め
の第２の記憶部１１とから成る。制御記憶１をノＳ−′
＋エアによシ実現する場合には、制御フィールドを保持
するエリアと分岐先アドレスフィールドを保持するエリ
アとに分けて実現し、制御フィールドを保持するエリア
は読出しアドレスの全ビットでアクセスされ、分岐先ア
ドレスフィールドを保持するエリアは読出しアドレスの
ビットの内の第１の記憶部１０を表示するのに必要なビ
ット数でアクセスされる。したがって、第２の記憶部１
１からマイクロ命令語を読出した場合には、マイクロ命
令語に存在しない分岐先アドレスフィールドが出力され
るが、このフィールドは無視される。
アドレスフィールドとによシ構成されるマイクロ命令語
を保持する丸めの第１の記憶部１０と、制御フィールド
のみによって構盛されたマイクロ命令語を保持する丸め
の第２の記憶部１１とから成る。制御記憶１をノＳ−′
＋エアによシ実現する場合には、制御フィールドを保持
するエリアと分岐先アドレスフィールドを保持するエリ
アとに分けて実現し、制御フィールドを保持するエリア
は読出しアドレスの全ビットでアクセスされ、分岐先ア
ドレスフィールドを保持するエリアは読出しアドレスの
ビットの内の第１の記憶部１０を表示するのに必要なビ
ット数でアクセスされる。したがって、第２の記憶部１
１からマイクロ命令語を読出した場合には、マイクロ命
令語に存在しない分岐先アドレスフィールドが出力され
るが、このフィールドは無視される。
制御記憶１から読出されたマイクロ命令語は、読出しレ
ジスタである制御レジスタ２にセットされる。マイクロ
命令語は、制御レジスタ２にセットされた時点で実行さ
れる。マイクロ命令語の分岐先アドレスフィールドは、
アドレス生成手段６へ送られる。マイクロ命令語の制御
フィールドはコードを形成する制御ビットのグループご
とに解読手段６へ送られる。制御フィールドの内部で、
制御記憶１の読出しアドレスを指示する制御ビット２１
は解読手段６へ送られる。
ジスタである制御レジスタ２にセットされる。マイクロ
命令語は、制御レジスタ２にセットされた時点で実行さ
れる。マイクロ命令語の分岐先アドレスフィールドは、
アドレス生成手段６へ送られる。マイクロ命令語の制御
フィールドはコードを形成する制御ビットのグループご
とに解読手段６へ送られる。制御フィールドの内部で、
制御記憶１の読出しアドレスを指示する制御ビット２１
は解読手段６へ送られる。
解読手段６は、デコード回路３０と、一対のＡＮＤゲー
ト３１．３２と、ＯＲゲート６６とによって構成される
。デコード回路る０は、制御ビット２１の内容を入力し
、マイクロ命令カウンタ４の内容と２分岐先アドレスフ
ィールドの内容と。
ト３１．３２と、ＯＲゲート６６とによって構成される
。デコード回路る０は、制御ビット２１の内容を入力し
、マイクロ命令カウンタ４の内容と２分岐先アドレスフ
ィールドの内容と。
リターンアドレスの内容とを含む３本の制御信号を出力
する。これらのうちでリターンアドレスの出力を指示す
る制御信号は、その１１解読手段６の出力となる。デコ
ード回路δ０の出力のうちで、分岐先アドレスフィール
ドの出力を指示する制御信号は、条件付き分岐の条件を
判断して得た結果信号（分岐する、あるいは分岐しない
の２本の信号線による）の間で一対のＡＮＤゲート３１
゜ろ２によ、１ｊｌＪＡＮＤがとられる。これらのうち
ＡＮＤゲー）３１Ｏ出力は分岐アドレスフィールドの出
力の選択ｔアドレス生成手段６に指示するための解読手
段６から出力される。ＡＮＤゲート６２の出力は、デコ
ード回路ｉｓＯの出力に現れたマイクロ命令カウンタ４
の出力を指示する制御信号との間でＯＲゲート３るによ
１）ＯＲがとられる。そこで、ＯＲゲートる６の出力は
マイクロ命令カウンタ４の出力を指示する解読手段６か
ら出力される。解読手段６から３本の信号線の出力は、
アドレス生成手段６に送られる。解読手段６からの出力
により分岐アドレスフィールドの内容を指示する出カバ
、リターンアドレスレジスタ５にも送られる。
する。これらのうちでリターンアドレスの出力を指示す
る制御信号は、その１１解読手段６の出力となる。デコ
ード回路δ０の出力のうちで、分岐先アドレスフィール
ドの出力を指示する制御信号は、条件付き分岐の条件を
判断して得た結果信号（分岐する、あるいは分岐しない
の２本の信号線による）の間で一対のＡＮＤゲート３１
゜ろ２によ、１ｊｌＪＡＮＤがとられる。これらのうち
ＡＮＤゲー）３１Ｏ出力は分岐アドレスフィールドの出
力の選択ｔアドレス生成手段６に指示するための解読手
段６から出力される。ＡＮＤゲート６２の出力は、デコ
ード回路ｉｓＯの出力に現れたマイクロ命令カウンタ４
の出力を指示する制御信号との間でＯＲゲート３るによ
１）ＯＲがとられる。そこで、ＯＲゲートる６の出力は
マイクロ命令カウンタ４の出力を指示する解読手段６か
ら出力される。解読手段６から３本の信号線の出力は、
アドレス生成手段６に送られる。解読手段６からの出力
により分岐アドレスフィールドの内容を指示する出カバ
、リターンアドレスレジスタ５にも送られる。
マイクロ命令カウンタ４は、加算器４０とレジスタ４１
とによシ構成される。加算器４０は制御記憶１の読出し
アドレスを入力し、読出しアドレスを＋１だけ増分して
更新する。更新された読出しアドレスはレジスタ４１に
送られ、レジスタ４１には制御レジスタ２にセットされ
たマイクロ命令語の実行に同期して更新された読出しア
ドレスがセットされる。レジスタ４１の内容ハ、リター
ンアドレスレジスタ５とアドレス生成手段６とに送出さ
れる。
とによシ構成される。加算器４０は制御記憶１の読出し
アドレスを入力し、読出しアドレスを＋１だけ増分して
更新する。更新された読出しアドレスはレジスタ４１に
送られ、レジスタ４１には制御レジスタ２にセットされ
たマイクロ命令語の実行に同期して更新された読出しア
ドレスがセットされる。レジスタ４１の内容ハ、リター
ンアドレスレジスタ５とアドレス生成手段６とに送出さ
れる。
解読手段６からの分岐アドレスフィールドの内容を指示
する制御信号が％１１の時には、リターンアドレスレジ
スタＩｓＫはマイクロ命令カウンタ４の内容がセットさ
れる。第２の記憶部１１に保持されたマイクロ命令語へ
分岐する第１の記憶部１０が保持しているマイクロ命令
語の格納アドレスの次のアドレスがリターンアドレスレ
ジスタ５にセットされる。第１の記憶部１０に保持され
たマイクロ命令語が！２の記憶部１１への分岐を実行す
ると、第２の記憶部１１に保持されたマイクロ命令語へ
マイクロ命令語のシーケンスが移行する。このとき、リ
ターンアドレスレジスタ５には上記の値がセットされる
。第１の記憶部１ｏに保持されたマイクロ命令語への戻
シは、制御ビット２１の内容の指示によシアドレス生成
手段６を使用してリターンアドレスレジスタ５の内容、
すなわち、ｊｌｌの記憶部１０により指示されたアドレ
スを選択することによシ実現される。
する制御信号が％１１の時には、リターンアドレスレジ
スタＩｓＫはマイクロ命令カウンタ４の内容がセットさ
れる。第２の記憶部１１に保持されたマイクロ命令語へ
分岐する第１の記憶部１０が保持しているマイクロ命令
語の格納アドレスの次のアドレスがリターンアドレスレ
ジスタ５にセットされる。第１の記憶部１０に保持され
たマイクロ命令語が！２の記憶部１１への分岐を実行す
ると、第２の記憶部１１に保持されたマイクロ命令語へ
マイクロ命令語のシーケンスが移行する。このとき、リ
ターンアドレスレジスタ５には上記の値がセットされる
。第１の記憶部１ｏに保持されたマイクロ命令語への戻
シは、制御ビット２１の内容の指示によシアドレス生成
手段６を使用してリターンアドレスレジスタ５の内容、
すなわち、ｊｌｌの記憶部１０により指示されたアドレ
スを選択することによシ実現される。
アドレス生成手段６は、セレクタによ〕構成され、マイ
クロ命令カウンタ４の内容と、リターンアドレスレジス
タ５の内容と１分岐先アドレスフィールドの内容とのな
かから解読手段６から出力される制御信号（３本の信号
ＩＩ）に従って−りの続出しアドレスを選択する。アド
レス生成手段６の出力は、制御記憶１とマイクロ命令カ
ウンタ４とによって送出される。
クロ命令カウンタ４の内容と、リターンアドレスレジス
タ５の内容と１分岐先アドレスフィールドの内容とのな
かから解読手段６から出力される制御信号（３本の信号
ＩＩ）に従って−りの続出しアドレスを選択する。アド
レス生成手段６の出力は、制御記憶１とマイクロ命令カ
ウンタ４とによって送出される。
第３図は、マイクロ命令語のシーケンスの実例を示す遷
移図であシ、第４図はシーケンスを構成するマイクロ命
令語を制御記憶１に配置した配置図である。これらの実
例では、初めに制御記憶１の第１の記憶部１０にアクセ
スしてマイクロ命令語Ａを読出す、このとき、マイクロ
命令カウンタ４にはｉイクロ命令１１１ＡＩのアドレス
がセットされる０次にマイクロ命令語Ａを実行し、この
実行によって分岐が行われるならば、マイクロ命令語Ａ
の分岐先アドレスによシ第１の記憶部１０がアクセスさ
れ、マイクロ命令＃ｌＢが読出される。このとき、マイ
クロ命令カウンタ４にはマイクロ命令語Ｂ１のアドレス
がセットされる。１イクロ命令語Ａの実行で分岐が行わ
れなけれｄマイクロ命令カウンタ４のアドレスにょ９第
１の記憶部１゜がアクセスされ、マイクロ命令１！ＡＩ
が読出される。このとき、マイクロ命令カウンタ４には
！イク篇命令１１Ａ５のアドレスがセットされる。マイ
クロ命令語Ａ１の実行においそは無条件分岐が実行され
、分岐先アドレスによ６１２の記憶部１１がアクセスさ
れ、！イクロ命令語Ａ２が読出される。このとき、マイ
クロ命令カウンタ４にはマイクロ命令語Ａδのアドレス
がセットされ、リターンアドレスレジスタ５にはマイク
−命令語Ａ５のアドレスがセットされる。マイクロ命令
１１Ａ２の実行では制御ビット２１の内容、が嘴イクロ
命令カウ／り４の出力を指示するので、マイクロ命令カ
ウンタ４のアドレスによシ第２の記憶部１１がアクセス
され、マイクロ命令語Ａ６か読出される。
移図であシ、第４図はシーケンスを構成するマイクロ命
令語を制御記憶１に配置した配置図である。これらの実
例では、初めに制御記憶１の第１の記憶部１０にアクセ
スしてマイクロ命令語Ａを読出す、このとき、マイクロ
命令カウンタ４にはｉイクロ命令１１１ＡＩのアドレス
がセットされる０次にマイクロ命令語Ａを実行し、この
実行によって分岐が行われるならば、マイクロ命令語Ａ
の分岐先アドレスによシ第１の記憶部１０がアクセスさ
れ、マイクロ命令＃ｌＢが読出される。このとき、マイ
クロ命令カウンタ４にはマイクロ命令語Ｂ１のアドレス
がセットされる。１イクロ命令語Ａの実行で分岐が行わ
れなけれｄマイクロ命令カウンタ４のアドレスにょ９第
１の記憶部１゜がアクセスされ、マイクロ命令１！ＡＩ
が読出される。このとき、マイクロ命令カウンタ４には
！イク篇命令１１Ａ５のアドレスがセットされる。マイ
クロ命令語Ａ１の実行においそは無条件分岐が実行され
、分岐先アドレスによ６１２の記憶部１１がアクセスさ
れ、！イクロ命令語Ａ２が読出される。このとき、マイ
クロ命令カウンタ４にはマイクロ命令語Ａδのアドレス
がセットされ、リターンアドレスレジスタ５にはマイク
−命令語Ａ５のアドレスがセットされる。マイクロ命令
１１Ａ２の実行では制御ビット２１の内容、が嘴イクロ
命令カウ／り４の出力を指示するので、マイクロ命令カ
ウンタ４のアドレスによシ第２の記憶部１１がアクセス
され、マイクロ命令語Ａ６か読出される。
このとき、マイクロ命令カウンタ４ではマイクロ命令語
Ａ４のアドレスがセットされる。マイクロ命令ＩＦｉＡ
Ｍは、マイクロ命令１１Ａ２と同じように実行される。
Ａ４のアドレスがセットされる。マイクロ命令ＩＦｉＡ
Ｍは、マイクロ命令１１Ａ２と同じように実行される。
マイクロ命令ＩＦＡ４の実行中には制御ビット２１の内
容がリターンアドレスレジスタ５の出力を指示するので
、リターンアドレスレジスタ５のアドレスによって萬１
の記憶部１ｏがアクセスされ、マイクロ命令語Ａ５が読
出される。
容がリターンアドレスレジスタ５の出力を指示するので
、リターンアドレスレジスタ５のアドレスによって萬１
の記憶部１ｏがアクセスされ、マイクロ命令語Ａ５が読
出される。
このトキ、マイクロ命令カウンタ４Ｋｔｉマイクロ命令
語Ａ６のアドレスがセットされる。マイクロ命令語Ａ５
の実行の以降にも、同様にして次のマイクロ命令語の読
出しが続けられる。なお、マイクロ命令語を第１の記憶
部１０と第２の記憶部１１とに分離する作業は、マイク
ロプログラムをアセンブルすると１ＡＫ簡単に実施でき
る。
語Ａ６のアドレスがセットされる。マイクロ命令語Ａ５
の実行の以降にも、同様にして次のマイクロ命令語の読
出しが続けられる。なお、マイクロ命令語を第１の記憶
部１０と第２の記憶部１１とに分離する作業は、マイク
ロプログラムをアセンブルすると１ＡＫ簡単に実施でき
る。
（発明の効果）
本発明には以上説明したように、制御記憶を第１の記憶
部と挑２の記憶部とに分け、それぞれの記憶部に特定の
マイクロ命令語を保持できるように構成することＫよシ
、制御記憶のハードウェア量を削減できるという効果が
ある。
部と挑２の記憶部とに分け、それぞれの記憶部に特定の
マイクロ命令語を保持できるように構成することＫよシ
、制御記憶のハードウェア量を削減できるという効果が
ある。
第１図は、本発明によるマイクロプログラム制御装置の
一実膣列を示すブロック図である。 第２図は、第１図によるマイクロプログラム制御装置の
具体的な構成を示すブロック図である。 ｆｌＩＬ３図は、本発明においてマイクロ命令語のシー
ケンス例を示す遷移図である。 第４図は、制御記憶上のマイクロ命令語の配置例を示す
説明図である。 １・・・制御記憶 ２Φ釦参制御レジスタ ６・拳・解読手段 ４−・・マイクロ命令カウンタ ５＠・會リターンアドレスレジスタ ６・・・アドレス生成手段 １０．１１・φ書記憶部 ２０・・・分岐先アドレスフィールドのエリア２１・１
制御フイールドのエリア（制御ビット〕 ６０・・・デコーダ回路 ３１．３２−−−ＡＮＤゲート る６・＠−ＯＲゲート ４０・・・加算器 ４１ψ・・レジスタ
一実膣列を示すブロック図である。 第２図は、第１図によるマイクロプログラム制御装置の
具体的な構成を示すブロック図である。 ｆｌＩＬ３図は、本発明においてマイクロ命令語のシー
ケンス例を示す遷移図である。 第４図は、制御記憶上のマイクロ命令語の配置例を示す
説明図である。 １・・・制御記憶 ２Φ釦参制御レジスタ ６・拳・解読手段 ４−・・マイクロ命令カウンタ ５＠・會リターンアドレスレジスタ ６・・・アドレス生成手段 １０．１１・φ書記憶部 ２０・・・分岐先アドレスフィールドのエリア２１・１
制御フイールドのエリア（制御ビット〕 ６０・・・デコーダ回路 ３１．３２−−−ＡＮＤゲート る６・＠−ＯＲゲート ４０・・・加算器 ４１ψ・・レジスタ
Claims (1)
- 制御フィールドと分岐先アドレスフィールドとから成る
第１の形式のマイクロ命令語を保持するための第１の記
憶部と、前記制御フィールドのみから成る第２の形式の
マイクロ命令語を保持するための第２の記憶部と、前記
第１および第２の記憶部のうちで読出しアドレスにより
指定されたものからマイクロ命令語を出力するための制
御記憶と、前記制御フィールドの内容を解読して制御信
号を生成するための解読手段と、前記制御記憶の読出し
アドレスをマイクロ命令語の実行と同期して＋１だけ増
分して更新しつつ保持するためのマイクロ命令カウンタ
と、前記解読手段からの制御信号に応答して前記第１の
記憶部に保持されたマイクロ命令語から第２の記憶部に
保持されたマイクロ命令語へ分岐を奥行する時に前記第
２の記憶部から前記第１の記憶部へのリターンアドレス
として前記マイクロ命令カウンタの出力をセットして保
持するためのリターンアドレスレジスタと、前記解読手
段からの前記制御信号に応答して前記マイクロ命令カウ
ンタの内容と、前記分岐先アドレスフィールドの内容と
、前記リターンアドレスレジスタの内容とのうちの一つ
を選択して前記制御記憶へ読出しアドレスとして供給す
るためのアドレス生成手段とを具備して構成したことを
特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16365784A JPS6142034A (ja) | 1984-08-03 | 1984-08-03 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16365784A JPS6142034A (ja) | 1984-08-03 | 1984-08-03 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142034A true JPS6142034A (ja) | 1986-02-28 |
Family
ID=15778101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16365784A Pending JPS6142034A (ja) | 1984-08-03 | 1984-08-03 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142034A (ja) |
-
1984
- 1984-08-03 JP JP16365784A patent/JPS6142034A/ja active Pending
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