JPS61231632A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマイクロコンピュータの処理方式に係り、特に
マイクロプログラム制御方式のマイクロコンピュータに
好適な命令解読方式を具備するデータ処理装置に関する
。

〔発明の背景〕

マイクロコンピュータの分野では、高集積化に伴ない論
理の複雑さが生じるため、規則的な構造の論理回路によ
って集積回路を実現する方法が主流になりつつある。そ
の１つがマイクロプログラム制御方式である。マイクロ
プログラム・制御方式のデータ処理装置としては、命令
語からマイクロプログラムＲＯＭのアドレスを生成する
命令デコーダを用いて構成されているものが一般的であ
る。

この命令デコーダを省略したマイクロプログラム制御方
式が特開昭５７−２０３１４１号公報に記載されている
が、この方式は命令語を直接マイクロスログラムＲＯＭ
のアドレス情報の一部に置数する為、命令語の語長が８
．１６．３２ビツトと増大するにつ、れてマイクロプロ
グラムＲＯＭのアドレス畏が命令語長と供に長くなり、
マイクロプログ２ムＲＯＭのアドレスデコーダが増大す
るが、この点については特に配慮がなされていなかった
。

（発明の目的〕 ・本発明の目的は、主記憶装置に格納された命令語を゛
読み出し、解読して実行するデータ処理装置において、
種々の命令形式に対応できる命令解読方式を備えたデー
タ処理装置を提供することにある。

゛〔発明の概要〕 前記目的を達成する為、本発明では機械命令語をハード
ウェアの構成に適したオーソゴナルな中間機械語に再配
列し、これを実行するようにした命令解読方式を採る。

　　　　　　　　　　　□〔発明□の実、施例〕 以下に本発明の一実施例を図面に従って説明する。

第２図は本発明の一実施例を示すもので、一つの半導体
基板に構築されたシングルチップ・マイ′コン１０の構
成図であり、データ処理装置となる中央処理袋・置１０
１を核として、主記憶装置１１０２゜タイマ機能や入出
力機能を有する周辺装置１０３゜ダイレクト・メモリ・
アクセス・コントロー、う］０４．アドレス変換装置］
０５から成る。第２図中の破線で示したプロセッサ部分
２０は、第１図及び第３図以降に詳細に説明する。

第１図は、本発明の一実施例を示すプロセッサ部分２０
の構成図であり、命令語記憶・変換ユニット２０１．マ
イクロプログラムＲＯＭ　（ＲｅａｄＯｎｌｙ　Ｍｅｍ
ｏｒｙ　）を主要素とするマイクロプロゲラ−、ム記憶
・制御ユニット２０２．デコーダユニット、Ｉ＋！べ。

、、、、：２ｏ　ａ　、演算ユニット２０４．パスイン
タフェースユニット２０５．読み出しと書き込みが可能
な第１の主記憶装置２０６．読み出しが可能な第２の主
記憶装置２０７．アドレスの入出力バッファ２０８２、
データの人出力バッファ２０８３　、クロック供給及び
電源供給バッファ２０８４　、アドレス・データ・クロ
ック、電源以外の信号でプロセッサ部分２０と第２図に
於ける他の装置１０３，１０４．。

１０５等とを結ぶ信号線の人出力バツファ２０８１から
成る。第２図により、命令フェッチから実行までの動作
を説明する。

（１）命令フェッチ バスインタフェースユニット２０５内のプログラム（命
令）フェッチ用レジスタ（命令アドレスレジスタ）の内
容がバス２１２を介してプロセッサ２０内の主記憶装置
２０６，２０７に印加される一方、アドレスの入出力バ
ッファ２０８２にも出力され、プロセッサ２０外のバス
２２２へ供給される。このアドレスに対応した命令語が
第１の主起２１３に印加される。バス２１３の内容は命
令語記憶・変換ユニット２０１に供給される。

（２）命令語記憶及び変換 命令記憶・変換ユニット２０１に印加された命令語は一
時記憶されると共に解読され、マイクロプログラム記憶
・制御ユニット２０２の入力となる情報に変換される。

（３）マイクロ命令読出し マイクロプログラム記憶・制御ユニット２０２では、命
令語記憶・変換ユニット２０１で命令語から変換された
情報を必要に応じてバス２３１を介して入力し、マイク
ロ命令列としてバス２３２に出力する。

（４）マイクロ命令解読 マイクロプログラム記憶・制鮮ユニット２０２からバス
２３２を経由してマイクロ命令がデコースインタフェー
スユニット２０５を直接制御する信号群２３４が出力さ
れる。

（５）演算実行 演算ユニット２０４では、信号群２３３に従って所望の
データ演算を行なう。又、バスインタフニー、スユニッ
トでは、プロセッサ２０と他の装置間のデータ転送やプ
ロセッサ２０内でのデータ転送のタイミングの制御をバ
ス２１１９人出力バッファ２０８１　、バス２２１及び
信号線２３５，２３６を介して行なう。

一方、バッファ２０８４に供給されたクロック及び電源
は信号線２１４を介して各ユニットへ供給さく１７） れる。

第３図は第１図の命令語記憶・変換ユニット２０１、マ
イクロプログラム記憶・制御ユニット２０２、デコーダ
ユニット２０３．演算ユニット２０４の構成の一例を示
したものである。バス２１３を経由して命令語記憶・変
換ユニット２０１３０２に転送される。

ここで、命令語記憶部３０１に読み込まれる命令語の代
表的な命令フォーマットの例を第４図に示す。

（１）演算命令 第１のオペランドコードで指定した第１オペランドの内
容と第２のオペランドコードで指定した第２オペランド
の内容を演算し、結果を第２オペランドの位置に格納す
る。オペレーションコード内の演算のタイプは算術演算
や論理演算等の演算の種類を規定する。

（２）分岐命令 オペレーションコード内の分岐条件で指定されたコンデ
ィションが満足した場合は第１のオペランドコードで指
定するオペランドの内容が示すプログラムアドレスに分
岐する。コンディションが満足しない場合は次の命令語
を実行する。

（３）ビット操作命令 第２のオペランドコードで指定する第２オペラを記憶す
る。テストの後、そのビットの内容をオペレーションコ
ード内のビット操作のタイプで示す動作（クリア、セッ
ト、チェンジ、テスト）を実行し、必要に応じて第２オ
ペランドの対応するビット位置に格納する。

上記命令語（１）、、（２）、（３）は本来盛り込みた
い機能をある一定の規則に基づき、限定されたビット内
におさめた結果、命令が一命゛令のビット長の制約から
オーソゴナリテイを犠牲にして体系化している。

第３図に示す本実施例は、命令語記憶部３０１から読み
出した命令語を命令解読部３０２において解読し、命令
実行に必要な各種情報を完全なオーソゴナルコード体系
を有する命命令（以下中間機械語と呼ぶ）に変換する。

即ち、実行されるべきオペレーションを指定するオペレ
ーションコードと、オペランドを含む主記憶装置の位置
を識別するオペランド指定子を表現する情報ビットを独
ト２′０２及び第２の命令解読手段となるデコーダユニ
ット２０３へ行く。中間機械語のあるものは少なくとも
１つのオペランド指定子を含んでおり、そのオペランド
指定子が示すオペランドがソースオペランドであるか、
デスティネーションオペランドであるかの情報は、全て
オペレーションコードに表現されている。又、オペレー
ションコード及びオペランド指定子を表現する情報にお
いて、マイクロプログラム記憶・制御ユニット２０２で
解読を必要とする情報３０３１以外の中間機械語の各情
報は、マイクロ命令２３２で制御できるデコーダニニッ
ト２０３内の各デコーダ２０３１．２０３２゜２０３３
、２０３４．２０３５の入力と１対１に対応している（
第３図）。デコーダユニット２０３内の各種デコーダで
生成された制御信号群２３３は演算ユニット２０４を制
御し、中間機械語が示す所望の演算処理を実行する。

を示している。　　　　　　　・・　　　　５ユーザプ
ログラムが格納されている主記憶装置に異なった２種類
の命令体系Ａ、Ｂで表現した命令語が格納されている場
合、即ち２進の命令コードが同一であっても命令の処理
内容（命令機能）が異なっている時、命令体系Ａの命令
語を解読する命令解読部３０２と、命令体系Ｂの命令語
を解読する命令解読部５０２とを備える。命、令解読、
部８．０２で生成された情報は、バス３０２１を介し、
て、マルチプレクサ５０３に送られる。同様に命令解読
部５０２で生成された情報はバス５０２１を介しく２１
） てマルチプレクサ５０３に送られる。マルチプレクサ５
０３は一フリップ・フロップ５０４の内容に基づいてバ
ス３０２１の内容とバス５０２１の内容のいずれか一方
を選択し、記憶部３０３に格納する。

この時２つの命令解読ｍ５ｏ２，５０２は、命令体系Ａ
の命令□コー゛・ドで表現された命令と命令体系じであ
れば、全く同一の中間機械語を生成する。

即ち、命令体系が異なった命令語であっても命令機能が
同じであれば、記憶部３０３に格納される・情報が同じ
であることから、中間機械器で制御されるプロセッサ２
０内の大部分のパードウ王ア５００（第′２図では、命
令語記憶・変換ユニット２０１を除くプロセッサ２０内
のハードウェアを指す）は、命令体系が異なっていても
共通に制御できる。

一方、フリツ、ブ″−フロップ５０４は、プロセッサ２
０のリセット時にあらかじめ定めでオイた端子５０５に
入力きれた信号のレベルを制御−路５０Ｇで検出し；結
果をセットできる構成となうている。端子５０５は、ア
ドレスバスの最下位ビットの端子と兼用している。

第６図は他の実施例を示すもので、第５図で示すバス２
１３を介して命令記憶部３０１に読み込む命令語と命令
解読部３０２及び命令解読部５０２で生成し記憶部３０
３に格納する中間機械語を主記憶装置６００に混在して
格納した場合の命令記憶・変換ユニット２０１の構成を
示している。主記憶装置には２つの命令体系を有する命
令コードが格納されており、一方は命令記憶部３０１を
経て命令解読部３０２で中間機械語に変換されバス３０
２１を経由してマルチプレクサ６０３で選択され記憶部
３０３に格納され、他方は命令記憶部６０１、バス６０
１１を経由してマルチプレクサ６０３で選択され記憶部
３０３に格納される。マルチプレクサ６０３は、フリッ
プ・フロップ６０４の内容に基づいてバス３０２１の内
容とバス６０１１の内容のいずれか一方を選択する。又
、主記憶装置６００に格納する命令語には、マルチプレ
クサ６０３を互いにスイッチできる命令が定義されてお
り、該命令を実行すれば制御線６０４１を介してフリッ
プ・プロップ６０４を制御できる。一方、第７図に示す
様に、端子６０５に入力された信号のレベルを制御回路
６０６で検出することでフリップ・フロップ６０４を制
御しても良い。

マルチプレクサ６０３及び記憶部３０３は、命令記憶部
６０１の内容をバイト（８ビツト）単位で制御できる構
造になっており、命令記憶部６０１を必要としない応用
例においては、バス２１３のビット幅でマルチプレクサ
６０３に入力できる構造となっている。

第８図は、第３図における命令記憶・変換ユニット２０
１の機能を細分化したブロック図である。

各ブロックの特徴を次に示す。

（１）命令記憶手段３０１ 主記憶装置よりバス２１３を経由して読み出された命令
語を一時記憶するバッファ・メモリである。高速のパイ
プライン処理を可能とする為命令語の先読みがされる。

（２）コード照合手段８０２ 命令語によってオペレージコンコードとオペランドコー
ドの配置が異なっている。この為、命令記憶手段３０１
よりバス３０１１に読み出した命令語をコード照合手段
８０２内にあらかじめ定義して置いたコードパターンと
照合しその一致を検出する。

（３）コード再配列情報記憶手段８０３命令語をオーソ
ゴナルな命令フォーマットを有する中間機械語に変換す
るためのコードの再配列情報を定義し記憶する。定義し
た再配列情報は、コード照合手段８０２からの信号８０
２１に従って読み出されバス８０３１に送られる。

（４）再配列手段８０４ バス３０１１を経由して入力された命令コードをオーソ
ゴナルな命令フォーマットを有する中間機械語に変換す
る為、バス８０３１の内容に従って命令コードの再配列
を行なう。変換後の中間機械語は、実行されるべきオペ
レーションを指定するオペレーションコードと、オペラ
ンドを含むメモリ位置を識別するオペランド指定子が各
々独立なビット位置に配列される。オペランドを必要と
しない命令を除くいくつかの命令は、少なくとも１つの
オペランド指定子を含んでいる。

第９図は第８図で示す命令記憶・変換ユニットの一実施
例を示すもので、ファーストイン・ファーストアウ゛ト
（Ｆｉｒｓｔ−Ｉｎ　　Ｆｉｒｓｔ−Ｏｕｔ）　　型メ
モリ９０１（以下ＦＩＦＯと略す）及びＦＩＦＯ９０１
の制御回路９１１を主な構成要素とする命令記憶手段３
０１と、プログラマブル・ロジックＳアレイ（Ｐｒｏｇ
ｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　Ｈ以下Ｐ
ＬＡと略す）を主な構成要素とするコード照合手段８０
２及びコード再配列情報手段８０３と、例えば、Ｍｅｔ
ａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ　　（
以下ＭＯ８と略す）トランジスタを使用したスイッチア
レイを主要素とする再配列手段８０４で構成している。

第９図に於けるａからｊまでの信号に関して、そのタイ
ミングを基本クロックφ１及びφ２と並置して第１０図
に示す。

まず、主記憶装置より読み出された命令語はバスａを介
してデータバッファｂにラッチされる。

ラッチされたデータは、基本クロックφ２のタイミング
でバス２１３を介してＦＩＦＯ９０１に転送される。こ
の時、制御回路９１１はバス２１３よりデータをＦＩＦ
Ｏに書き込む制御を信号線９１！Ｏを介して行なってい
る。同時にバスＣには実照合手段８０２及びコード再配
列情報記憶手段８０３は、プリチャージ回路及びドライ
バを除けば全てＮＭ、Ｏ，Ｓトランジスタのみから構成
されるダイナミックＰＬＡ　（９０２，９０３）で構成
している。従って入力ラッチ９１２及び出力ラッチ９１
３．９１４が付加されている。信号ｄがラット９１２に
入力されてから、ラッチ９１３の出力り及びラッチ９１
４の出力ｉが決定するまでのタイミングは第１０図に示
す通りである。信号りは再配列前の命令コードであり、
信号ｉは再配列情報で、、ある。再配列手段８０４では
、信号ｉに従って信号りの内容を配列し直すことで信号
ｊを得る。

第１１図は、第９図の命令、記憶手段３．０１の詳軸回
である。

ＦＩＦＯ９０１は１ポートのランダム　アクセス　メモ
リ（Ｒａｎｄｏｍ　ＡｃｃｅｓＳＭｅｍｏｒｙ）　　（
以下ＲＡＭと略す）〕で構成されている。データ線１１
００は基本クロックφ□の期間にプリチャージ回路によ
って充電されており、基本クロックφ２の期間にデータ
のアクセスを行なう様になっている。センスアンプは、
アクセスされたデータの増幅を行なう為に付加されてい
る。制御回路９１１は、命令語をバス２１３よりＦＩＦ
Ｏ９０１に書き込む際に書き込み位置を指定するライト
ポインタ（第１１図ではＷＰで示す）　、ＦＩＦＯ９０
１に書き込まれた命令語を読み出す際に読み出し位置を
指定するリードポインタ（第１１図ではＲ，Ｐで示す）
、及び前記各々のポインタの値を増加するインクリメン
タで構成されている。

第１２図は第１１図で示す制御回路９１１の詳細な論理
回路図であり、ＦＩＦＯ９０１が８ワード（１ワードは
バス２１３のビット長に相当する）の場合、即ち、ライ
トポインタ、リードポインタが共に３ビツトの場合の実
施例を示して、い、る、。バス９１１１はラインポイン
タ及び５リードポインタの、内容を読み出して転送する
バスである。、両者のポイン）りは好ＳＥＴ信号によっ
て内部状態をり１シアできる。■ＳＥＴ信号はプロセッ
サ２０のリセ、２ト時にＦＩＦＯ９０１をクリアする場
合や分岐台、令を実行しプログラムの分岐が行なわれた
時にＰ　Ｉ　Ｆ、０９０１に先読みした命令語が無効に
なった一合にアク５テイブになる信号である。各信号１
♀００は主記憶装置からＰ　Ｉ　Ｆ　０９０１ｉ乎命令
語、を読み込むことのできやメモリ空間が存、在しない
事、即ちＦＩＦＯ９０１が論理的に空きが無く先。読み
した命令語で満たされている事を示す信号である。又信
号１２０１は主記憶装置からＦＩＦＯ９０１に命令語を
読み込むことのできるメモ、り空、間が、８１、ワード
存在する！、即ち先読みし、た命令語がＦ　、Ｉ　、Ｆ
　Ｏ９０１、に１つも存在しない事を示、す信号である
。信号１２０２はラインポインタのインクリメゼト、信
号。

信１−１２０３はリードポインタのインクメント信１号
、信号１２０４はラインポインタの内容をバス９１１！
へ出力する信号、信号１２０５はリードポインタの内容
をバス９１１１へ出力する信号である。

第１．３図は第９図の命令記憶手段３０１の他の実施例
、を示すもので、ＦＩＦＯ９０１をＰＬＡでット長で転
送できる制御を同時に行なっている。

ＦＩ・ＦＯへのデータの入出力を制御しているＰＬＡは
、：第１，１４図に示すＦＩＦＯ制御ステート・ダイア
グラム・を満足する。ＰＬＡ１３００の状態は第１４図
に示す状態Ｓ、からＳｉ、までの１０通りの状態を遷移
するが、全ての状態においてＦＩＦＯ・Ｒａ５ａ、を信
号が入力すると８１の状態になる。状態Ｓ、ｉＬ及、び
Ｓ、はＦ　Ｉ　Ｆ　０１３０１が空の状態（Ｈｎｐｔｙ
：第１４図、では・Ｅ、で示す）、即ち命令語がフェッ
チされて、、い：・ない、状態を・示している。又、状
１１　ｓ　ｍ　−Ｓ、、Ｓ、−及、びＳ１ｇ、は新たに
フェッチされる命令語・を格納す・る領域がＦ　Ｉ　Ｆ
　０１３０１内に存在しない事を示す状態’　（Ｆｕｌ
ｌ　＝第１４図ではＦで示す）である。

一方、各ステート（８１〜５１ｏ）は状態記憶部１３０
２内に格納されており、新しい状態がＰＬＡ１３００よ
り出力されると信号１３００２によってその状態を状゛
を入力するビット長（バス２１３のビット数）とＦＩＦ
Ｏ９０１に格納されたデータを読み出すビット長を２：
１なる読み出し及び書き込みの制御を行なった場合のＦ
ＩＦＯ９０１の構成例を示したものである。メモリセル
１１１０の読み出し、書き込みを制御するワード線が２
つ（１５００１，１５００２）で構成されている。

第１６図は第１５図のＦ　Ｉ　Ｆ　０１５００の入出力
を制御する制御回路１５１０の詳細な論理回路図である
。

第１２図に比較して、リードポインタが２つ存在してい
る（ＲＰ、、ＲＰＬ）点が特徴であり、この２つのリー
ドポインタＲＰヨ、ＲＰＬによってＦＩＦＯ内のデータ
を１／２ワード長としても１ワード長としでも取り扱う
ことができる。

第１７図はＦ　Ｉ　Ｆ　０１５００内のデータを１／２
ワード長で取り扱った場合にデータの先頭を常に上位側
のビットから定めるための制御回路の構成例を示したも
のである。先ずＦ　Ｉ　Ｆ　０１５００及び制御　　　
　□回路１５１０のリセットと同時にフリップ・プロッ
プ１７００を信号１７００１によってリセットする（状
態Ｏ）。リセット後、フリップ・プロップ１７００はラ
ッチ１７０２を選択する。Ｆ　Ｉ　Ｆ　０１５００内の
データを１／２ワード長で取り扱った場合は信号１７０
０２によってフリップ・フロップ１７００をセットする
（状態１）、この時フリップ・プロップの出力信号はラ
ッチ１７０１を選択する。更に、Ｆ　Ｉ　Ｆ　０１５０
０の内のデータを１７２ワード長で取り扱った場合は信
号１７００２によってフリップ・フロップ１７００をリ
セットする（状態０）。以上の動作を繰り返す事でデー
タの先頭を知ることができる。

第１８図は第１７図で示すフリップ・フロップの一部の
詳細図であり、第１９図はそのタイミングチャートを示
している。

第２０図は、第８図及び第９図で示すコード照合手段８
０２、コード再配列情報記憶手段８０３、再配列手段８
０４の構成の一実施例を示したものである。各信号線ｄ
ｖ　ｅ＋　ｆｔ　ｇ＊　ｈｐ　ｉ及びｊは第９図で示す
対応する信号と同じものであり、そのタイミングチャー
トは第１０図で示す如くである。コード照合手段８０２
はＡＮＤ型のダイナミックＰＬＡで構成しており、コー
ド再配列情報記憶手段８０３はＯＲ型のダイナミックＰ
ＬＡで°−□構成している。再配列手段８０４はＮチャ
ネル型ＭＯＳトランジスタを用いて図の如く構成してい
る。本構成の中で最も特徴とすべき事は、マイクロプロ
グラム記憶・制御ユニット２０２、デコーダユニット２
０３の入力となるべき信号、即ち、記憶部３０３に格納
すべき情報ｊを生成する際に、命令語（信号線ｄ）をデ
コードして命令語と全く異なる新たな２進コード（情報
ｊに相当）を生成するのでなく、命令語を表現している
２進コードの一部を使用するか或いは全てを再配列し直
して情報ｊを生成している点である。更に命令語の２進
コードを再配列する為に、命令語のコードが全く異なっ
ていても再配列の形式が全く同じ手順の命令語は同じ再
配列となる様な再配列情報を定義している点である。本
実施例によれば、従来命令語からマイクロプログラム記
憶・制御ユニットの入力であるマイクロプログラムアド
レスを生成していた命令デコーダの機能を実現でき、加
えて該デコーダに比べて約１１５〜１／１０程度のハー
ドウェアで同機能を実現できる。

第２１図は、第２０図の再配列手段８０４の他の実施例
であり、第２０図と異なる点はＰＬＡのＯＲアレイ（コ
ード再配列情報記憶手段８０３）の出力に従って情報ｊ
を任意に指定できる点にある。第２０図の実施例は、命
令コードの一部或は全てを並べ替えて情報ｊを得るが、
本実施例は命令コードと独立なコードを情報ｊとする事
ができる。即ち、コード再配列情報記憶手段８０３の内
容を変えるだけで、命令語を表現している２進コードが
いかなる場合でも任意のコードパターンを有する情報ｊ
を得ることができる。

第２２図は第８図のコード照合手段８０２の内容をダイ
ナミックに変換できる様に読み出し、書き込み可能なメ
モリセルで構、成した場合の例を示す。

後、照合したい命令語をバスｄを介してデータ線２２１
０１に入力する。メモリセル２２１０は定義し仝内容と
データ線２２１０１の内容を比較し、一致していなかっ
た時信号線２２１０２をＬｏｗレベルにドライブする。

１ワニド内の全ビットが一致した時、信号線２２１０２
はＨｉｇｈレベルを維持する。一致検出された信号線２
２１０２　、の少なくとも１″′？の信号線は後段のコ
ード再配列情報記憶手段８０３を駆動する。

第２３図は第２２図のメモリセル２２１０の一例の詳細
！である。

メモリセル２２１０にデータを書き込む時は信号線Ｗに
よって制御する。またデータ線り及びＤは極性が反転す
るが、プリチャージサイクル中はＨｉｇｈレベルにドラ
イブされる。この時信号線ＣはＬｏｗレベルにドライブ
される為、プリチャージの動作はコード再配列情報記憶
手段８０３にとって好まマイクロプログラムアドレスレ
ジスタ２４０３にセットすべきマイクロプログラムアド
レスの一部をセレクタ２４０２で選択し、選択された信
号２４０２　ａとマイクロ命令レジスタ２４０６の出力
の一部である信号２４０６　ｅを合成して、前記マイク
ロプログラムアドレスレジスタ２４０３に格納する。マ
イクロプログラムアドレスレジスタ２４０３の出力はア
ドレスデコーダ２４０４に送られる一方、マイクロプロ
グラムインクリメン、り２４０８で１の増加をし信１号
２４０８　ａとしてセレクタ２４０２に送られる。アド
レスデコーダ２４０４では、マイクロプログラムアドレ
スをデコードし、その結果をマイクロ命令記憶部２４０
５に送る。

マイ、クロ命、令、記憶部２４０５では指定されたマイ
クロ命令を読み出して、マイクロ命令し、ジスタ２４０
６に格、納見る。マイクロ命令レジスタ２４０６の出力
は、３つに大別、され、、伺、号２４０６ａ、はデ、巳
ニダユニット２０３、及び演算ユニット２．０４を制御
す、る信号であり、信号２４０６　ｂはマイク、ロブロ
グ、ラムで分岐が、生じた場合に分岐先アドレスを指定
する信号であり、信号２４０６ｃｌｔマイ、クロプログ
ラムの次のアドレ、スを制御！る信竺である。制御回路
？４０７は信号２４０６　ｃに従ってセレクタ２４０２
を制御、！る信号２４０７、ａ及びマイクロプログラム
アドレスを退避する、スタック２４０９を制御！る信号
２４０７ｂを生感す、る制御、回路である０、。

第２５図（ａ）は第２４、図におけるマイクロプログラ
ムアドレスレジスタ２４０３、アドレスデコーダ２４０
４、マイクロ命令記憶部２４０５及びマイクロ命令レジ
ス、り２４０６の二寒施例を示すも省、である。　。

、ア、イクロプログ？ムアドレスレジスタ２４０３の１
ビ、ットは例えば、９２５図（ｂ）に示す様にフリ。

ツブ・フロップ２５０３７示す構成と４って、いる。ま
たアドレスデコーダ２４０４はＡＮＤ型のダイナミツり
Ｐ、　Ｌ　Ａでありマイクロ命令記憶部はＯＲ型のダイ
ナミック、ＰＬ、Ａで構成されている。また、マイクロ
命令し、ジスタ２４０６はダイナミックラッチで構成さ
れている。

第２６図に各信号のタイミングを、基本クロックの出４
力２４（ｊｌ　ａが確定してからマイクロ命令レジスタ
２４０６．の出力を得るまで１クロツクサイクル必要と
する。　　　　　　・ 第２７図は基本クロックφ１及びφ２を停止させること
なく、マイクロプログラム記憶・制御ユニット２０２を
停止させた場合の各信号のタイミングを示して、いる。

信号２４Ａはマイクロプログラム記憶・制御□ユ・ニッ
ト２０２に停止を与える信号であり、該信号がＨｉｇｈ
レベルになると、マイクロプログラム記憶レ・スレジス
タ２４０３の更新を停止・すると共にマイクロ命令レジ
スタ２４０６の出力が全てＬｏｗレベルとな、る、この
時のマイクロ命令”レジスタ、の固有の値（全てＬｏｗ
レベルである事）、（３Ｂ） を被制御系にとって見かけ上何もしない状態（いわゆる
Ｎｏ　０ｐｅｒａｔｊｏｎ状態）とする事で、マイクロ
プログラム記憶・制御ユニット２０２を見かけ上停止さ
せることができる。第２７図の例はマイクロ命令２（図
ではμＩＲ２で表現）とマイクロ命令３（図ではμＩＲ
３で表現）の各サイクルの間に１クロツクサイクル分の
停止を与えた場合（図ではＮ’！ｏｐと表示）のタイミ
ングを示している。

第２８図はデコーダユニット２０３内の演算制御デコー
ダ２０３０の構成を示したものであり、デコーダコント
ローララッチ２８００、レジスタ制御第１デコーダ２８
１０、レジスタ制御第２デコーダ２８２０、演算回路制
御デコーダ２８４０及び遅延回路２８３０　。

２８５０から成る。レジスタ制御第１デコーダ２８１０
は演算すべきデータが格納されているソースレジスタを
指定する部分であり、レジスタ制御第２デコーダ２８２
０は演算結果を格納するデスティネーションレジスタを
指定する部分であり、演算回路制御デコーダ２８４０は
演算の種類（加算、減算、論理和。

論理積、排他論理和）を指定する。演算すべきソ−スレ
ジスタを読み出して演算を行なってから結果が確定する
まで１クロツクサイクル必要とする為、遅延回路２８３
０で信号２８０１を１クロツクサイクル遅延させている
。演算回路制御デコーダ２８４ｏの出力信号２８４１及
び２８４２は使用するタイミングが異なるため、遅延回
路２８５０で信号２８４２を遅延させている。

第２９図は第２８図のデコーダコントロールランチ２８
００、レジスタ制御第１デコーダ２８１０．レジスタ制
御第２デコーダ２８２０及び遅延回路２８３ｏの構成の
一実施例を示したものである。

本実施例の最も特徴とする事は、レジスタ制御第１デコ
ーダ２８１０及びレジスタ制御第２デコーダをＡＮＤ型
のダイナミックＰ　ＬＡで構成し、該ＰＬＡの出力線２
８１２をＰチャネル型Ｍｏｓトランジスタでプリチャー
ジし、プリチャージ期間に出力される信号２８１２の固
有のレベル（本実施例ではＨｉｇｈレベル）をレジスタ
の入出力に対し全て非選択の状態とし、プリチャージ期
間が終了後ＰＬＡの論理が成立した信号線２８１２のみ
ティチャージを行ないレジスタの入出力信号線２８１３
をレジスタの選択状態にしている点である。

第３０図はレジスタ制御第１デコーダ２８１０の各信号
のタイミングを基本クロックと並置して示しである。デ
コーダコントロールラット２８００の出力２８０１が決
定してからレジスタの読み出し制御信号雀２８１１ｆＪ
へ決定しレジスタの内容が読み出されるまでが１クロツ
クサイクルで行なわれている。即ち本実施例によれば、
スタティックＰＬＡに比べて約１／３のハードウェア量
で実現でき、信号線２８１２の電荷の流出は選択された
信号線のみである為消費電力が小さくなり、従来のスタ
テイクデコーダと同等のレジスタアクセスのタイミング
で動作可能となる。

また、前記ＰＬＡの出力線の論理和が必要とする場合は
、出力線同志を直結したワイアードオア構成とする事で
論理和が得られる。

第３１図は演算ユニット２０４の構成の一例を示したも
ので、データを一時記憶するテンポラリレジスタ３１０
０、演算結果の状態を格納するステイタスレジスタ３１
１０、演算回路３１２０、演算すべきデータを一時記憶
するソースラッチ３１３０、演算結果を左１ビツト或は
右１ビツトシフトできるシフト回路３１４０、演算結果
を一時記憶するデスティネーションラッチ３１５０、バ
ス２１３から読み込んだデータを一時記憶するり一ドデ
ータレジスタ３１６０１．７ト′データレジスタ３１７
０から成る。

先ず、演算すべきデータの一方をバス３１Ａを介してソ
ースラッチ３１３０へ送る。この時、ソースラッチ３１
３０の内容とリードデータレジスタ３１６０の内容が演
算回路へ入力され、信号線２８２３で指定した演算が行
なわれる。演算結果はデスティネーションラッチ３１５
０で一時記憶され、バス３１Ｂを介して信号２８１３で
指定されたレジスタへ書込まれる。

一方、演算結果に従って該結果の符号を示す信号、該結
果がゼロであった事を示す信号、演算結果のキャリー（
ボロー）を示す信号、演算時のオーバーフローを示す信
号は全て信号線３１Ｃを経てスティタス制御回路３１８
０に入力され、マイクロ命令の一部である信号２８０３
で指定された前記信号の状態をスティタスレジスタ３１
１０に格納する。

第３２図、第３３図及び第８４図は第３１図に示す演算
ユニット２０４の各構成要素の詳細回路図の一例を示し
たものである。

バス３１Ａ、３１Ｂは基本クロックφ１がＨｉｇｈ（１
）テンポラリレジスタ３１００の１ビツト構成テンポラ
リレジスタ３１００の１ビツトの構成は。

最下位ビットで示すと、バス３１Ｂ−０に接続された書
き込み用ゲート３１０１−０．ドライブ用ゲート３１０
３−Ｑ、帰還用ゲート３１０２−０、バス３１Ａ−〇に
接続された読み出し用ゲート３１０４−０から成る。テ
ンポラリレジスタの書き込み動作は制御信号３２００　
ａをＨｉｇｈとすることにより、書き込みバス３１Ｂ−
０の内容を書き込み用ゲート３１０１−０を通過して行
なわれる。一方、読み出し動作は制御信号３２００ｂを
Ｈｉｇｈとすることにより、ドライブ用ゲート３１０３
−０の出力が読み出し用ゲート３１０４−０を介して読
み出しバス３１Ａ−０に印加される。

（２）スティタス制御回路３１８ｏ及びスティタスレジ
スタ３１１０ スティタス制御回路３１８０はマイクロ命令２８ｏ３及
び演算結果のスティタス情報３１Ｃを入力とし、スティ
タスレジスタへ書き込むセット信号３２８１及び書き込
むべきデータ３２８２を出力とするＰＬＡである。ステ
ィタスレジスタ３１１０は最下位ビットで示すと、テン
ポラリレジスタ３１００の最下位ビットに比べて、入力
ゲート３１１０−０を付加した構成である。ここで注目
すべき点は、ゲート３１１０−０を通過してデータ３２
８２を書き込む動作が演算ユニット２０４内のバス３１
Ａ及び３１Ｂのプリチャージ期間で行なわれている事に
ある。

（３）ソースラッチ３１３０ 演算データを一時記憶するダイナミックラッチであり、
制御信号２８１３に従ってデータを反転して入力できる
。

（４）演算回路３１２０ ３本の制御線３３２１に従って、加算、論理和、論理積
、排他的論理和を得ることができる。

（５）シフト回路３１４０ 信号線３３４１に従って左右１ビットのシフトができる
。信号線３３４１ＲをＨｉｇｈにすることで１ビツトの
右シフト、信号線３３４１ＬをＨｉｇｈにすることで１
ビツトの左シフトとなる。

（６）デスティネーションラッチ３１５０シフト回路３
１４０の出力を一時記憶するダイナミックラッチである
。バス３１Ｂへデータを出力できる唯一のソースである
。

（７）リードデータレジスタ３１６０及びライトデータ
レジスタ３１７０ リードデータレジスタ３１６０はバス２１３の内容を一
時記憶するもので、その内容は演算回路３１２０の入力
の一方シこ成るか或いはバス３１Ａへ転送される。一方
、ライトデータレジスタ３１７０はバス２１３へ出力す
るデータを一時記憶するもので、その内容は演算結果を
経由するバス３１Ｂより入力される。

第３４図はバス２１３が１６ビツトであり、リードデー
タレジスタ３１６０及びライトデータレジスタ３１７０
が３２ビツトの場合の構成を示したもので、バス２１３
への入出力を制御する信号２３６ａ。

２８ｆ３ｂ’、２８６ｃ、２３６ｄは、前記２つのレジ
スタの入出力を下位１６ビツト、上位１６ビツトと独立
に制御する。

例を示すものである。

プロセッサ２０のリセット時、端子３５３ｏのレベルを
レベル検出、記憶回路３５３１で検出し、その内容を記
憶する。　　・ 動作例を次の２つの場合に分けて説明する。

（１）レベル検出・記憶回路３５３１の出力３５３２が
Ｌｏｗレベルであった時の動作 メモリアドレスレジスタ１（第３５図ではＭＡＲＩで表
示）の内容をバス２１２に転送し、バッファ３５２０を
介して端子３５２１に転送する。マルチプレクサ２（図
ではＭＰＸ２で表示）　３５５０はバス２１２の内容を
選択し主記憶装置３５００に印加する。バス２１２の内
容がプロセッサ２０外の主記憶装置のアドレスを示して
いる場合は、端子３５１１より入力されたバス２１３の
内容をバッファ３５１０で選択する。一方、バス２１２
の内容がプロセッサ２０内の主記憶装置のアドレスを示
している場合は、バス３５０１の内容をバッファ３５１
０で選択する。バッフ否かをデコードするデコーダ３５
６０の出力３５６１で制御される。バッファ３５１０の
出力３５１２はマルチプレクサ１（図ではＭＰＸＩで表
示）　３５４０で選択され命令記憶手段３０１に転送さ
れる。

（ｉ）命令のフェッチ 命令のフェッチはメモリアドレスレジスタ１（ＭＡＲＬ
）に命令アドレスレジスタ（ＭＡＲ）の内容をセットし
、主記憶装置の読み出しを行なう。

（ｉｉ）データのリード及びライト データのリード及びライトはデータアドレスレジスタ（
ＤＡＲ）の内容をメモリアドレスレジスタ１　（ＭＡＲ
Ｌ）にセットして、主記憶装置の読み出し及び書き込み
を行なう。この時のデータアドレスレジスタ（ＤＡＲ）
には演算ユニット２０４で既に実効アドレス計算されて
おり、その内容がＤＡＲにセットされている。

（ｉ）命令のフェッチ メモリアドレスレジスタ２　（ＩＡＲ２）に命令アドレ
スレジスタ（ＩＡＲ）の内容をセットし、バス３５０２
を介してマルチプレクサ２　（ＭＰＸ２）３５５０に転
送する。マルチプレクサ２　（ＭＰＸ２）ではバス３５
０２の内容を選択し、主記憶装置３５００に印加する。

一方、主記憶装置３５００の出力はバス３５０１を介し
てマルチプレクサ１　（ＭＰＸＩ）で選択され命令記憶
手段３０１に転送される。

（３ｉ）データのリード及びライト 既に演算ユニット２０４で計算されたデータアドレスレ
ジスタ（ＤＡＲ）内の実効アドレスをメモリアドレスレ
ジスタ１　（ＭＡＲＬ）に転送し、バス２１２を介して
バッファ３５２０に転送する。バッファ３５２０の内容
は端子３５２１を介してプロセッサ２０外の主記憶装置
に印加される。

一方、リード或いはライトすべきデータは端子３５１１
及びバス２１３を介してプロセッサ２０内の演算ユニッ
ト２０４とプロセッサ２０外の主記憶装置、或いはバス
２１３に接続されているプロセッサ２０内の主記憶装置
との間で授受される。

即ち、レベル検出・記憶回路３５３１の出力３５２２が
Ｈｉｇｈレベルの場合は、命令のフェッチはプロセッサ
２０内に具備された主記憶装置３５００から行ない、デ
ータのリード及びライトは主記憶装置３５００以外の主
記憶装置と行ない、命令のフェッチとデータのリード及
びライトが同時に行なわれることを特徴としている。従
って本実施例によれば、命令のフェッチとデータのリー
ド及びライトが同時に行なう事が可能となるため、命令
語の処理時間が短縮される。

第３６図はメモリをアクセスするサイクル（命令フェッ
チサイクル、データリードサイクル、データライトサイ
クルを指す）を可変とするプロセッサ２０の一実施例を
示すものである。

命令で読み出し及び書き込み操作のできるレジの値に従
ってメモリのアクセスサイクルを変化させた例を示す。

第３７図の（ａ）で示すレジスタ、：９う。従ってこの
場合に適合したマイクロプログラム記憶・制御ユニット
２０２を構成することで、レジスタ値が１の場合はメモ
リアクセス制御回路より信号２４Ａにマイクロプログラ
ム記憶・制御ユニット２０２へ１クロックサイクル分の
停止を行ないメモリアクセスが３クロツクを実現できる
。

即ち、本実施例によればプロセッサ２０と組み合わせて
使用される主記憶装置のアクセスのサイクルを、命令で
レジスタの値を指定することで変えることができ、使用
する主記憶装置が変わりそのアクセスサイクルが変わっ
ても、プロセッサ２０外に余分な制御回路を付加するこ
となく適応できる。

〔発明の効果〕

本発明によれば、処理する命令語の命令形式が変わって
も、命令語記憶・変換ユニットを除く、プロセッサ内の
全てのハードウェアを変更、追加することなく対応でき
、命令語を解読するハードウェア規模が、従来の命令デ
コーダ方式の１１５ができる。

【図面の簡単な説明】

第１図員土本発明の一実施例を示すプロセッサの構成図
、第２図は本発明の一実施例を示すシングルチップマイ
コンの構成図、第３図から第２３図は本発明の実施例を
示す命令語記憶・変換ユニットの構成図、第２４図から
第２７図はマイクロプログラム記憶・制御ユニットの構
成の一例を示す図、第２８図から第３０図はデコーダユ
ニットの構成の一例を示す図、第３１図から第３４図は
演算ユニットの構成の一例を示す図、第３５図から第３
７図はメモリのアクセスに関する説明図である。 ２０・・・プロセッサ部分、２０１・・・命令語記憶・
変換ユニット、２０２・・・マイクロプログラム記憶・
制ｆ１４ユニット、２０３・・・デコーダユニット、２
０４・・・演算ユニット、２０５・・・パスインタフェ
イスユニット。

Claims (1)

1. 【特許請求の範囲】 １、命令語に従ってデータを処理する装置において、 （Ａ）１回の読み取り操作で与えられる命令語を少なく
   とも１語以上記憶できる命令語記憶手段と、 （Ｂ）前記命令語記憶手段に接続され、命令語を中間機
   械語に再編成する第１の命令解読手段と、（Ｃ）前記第
   １の命令解読手段に接続された記憶部と、 （Ｄ）前記記憶部と接続された少なくとも１つ以上のマ
   イクロプログラム記憶手段とマイクロ命令を解読する少
   なくとも１つ以上の第２の命令解読手段で構成されてお
   り、 前記第１の命令解読手段では前記命令語から前記第２の
   命令解読手段の入力と１対１に対応する情報を前記記憶
   部に格納し、 前記第２の命令解読手段では前記マイクロプログラム記
   憶手段の出力であるマイクロ命令で前記第２の命令解読
   手段の出力を無効にできる様に制御した事を特徴とする
   データ処理装置。 ２、実行されるべきオペレーションを指定するオペレー
   ション情報を含む命令語の少なくとも一つはオペランド
   を含む主記憶装置の位置を識別するオペランド指定情報
   を少なくとも１つ含んでいる命令語であって、前記命令
   語に応答してオペランドを処理するデータ処理装置にお
   いて、 （Ａ）相続き入力される命令語を通常順次検索して記憶
   できる命令語記憶手段と、 （Ｂ）前記命令語記憶手段に接続されており、命令語に
   含まれているオペレーション情報とオペランド指定情報
   の位置を検出して、オペレーション情報及びオペランド
   指定情報を独立に抽出できる命令解読手段と、 （Ｃ）前記命令語記憶手段に接続されており、オペレー
   ション情報及びオペランド指定情報が格納されるビット
   位置があらかじめ定められている記憶部とを備えており
   、 前記命令語に含まれるオペレーション情報とオペランド
   指定情報を抽出し、前記記憶部の定められたビット位置
   に配列し直して格納して、該記憶部の内容に従って処理
   を行なう事を特徴とするデータ処理装置。 ３、実行されるべきオペレーションを指定するオペレー
   ション情報を含む命令語を記憶する主記憶装置、前記命
   令語の少なくとも一つはオペランドを含む主記憶装置の
   位置を識別するオペランド指定情報を少なくとも１つ含
   んでいる命令語であって、前記主記憶装置には、前記命
   令語が命令の機能が同じでも命令を表現する２進コード
   が異なる少なくとも２種類の命令形式を持つ命令語で表
   現されており、前記少なくとも２種類の命令形式を持つ
   命令語に応答してオペランドを処理するデータ処理装置
   とを有するにおいて、 前記データ処理装置は、 （Ａ）前記主記憶装置から相続く命令語を通常順次検索
   して記憶できる命令語記憶手段と、 （Ｂ）前記命令語記憶手段に接続されており、命令語に
   含まれているオペレーション情報とオペランド指定情報
   の位置を検出して、オペレーション情報及びオペランド
   指定情報を独立に抽出し、かつ前記主記憶装置内の命令
   語の複数の命令形式に対応した複数個の前記命令解読手
   段と、（Ｃ）前記複数個の命令解読手段のいずれか１つ
   の出力を選択するマルチプレクサと、 （Ｄ）前記マルチプレクサを制御する制御手段と、（Ｅ
   ）前記マルチプレクサに接続され、オペレーションコー
   ド情報及びオペランド指定情報が格納されるビット位置
   があらかじめ定められている記憶部を備えており、 前記主記憶装置から読み出した命令語に含まれるオペレ
   ーション情報とオペランド指定情報を抽出して、前記記
   憶部の定められたビット位置に配列し直して格納して、
   該記憶部の内容に従って処理を行なう事を特徴とするデ
   ータ処理システム。 ４、特許請求の範囲第３項記載において、マルチプレク
   サを制御する制御手段は、主記憶装置内の命令あるいは
   他から与えられた命令を実行することで、該制御手段を
   制御できる事を特徴とするデータ処理システム。 ５、実行されるべきオペレーションを指定するオペレー
   ション情報を含む命令語の少なくとも一つはオペランド
   を含む主記憶装置の位置を識別するオペランド指定情報
   を少なくとも１つ含んでいる命令語であって、前記命令
   に応答してオペランドを処理するデータ処理装置におい
   て、 （Ａ）相続き入力される命令語を通常順次検索して記憶
   できる命令語記憶手段と、 （Ｂ）前記命令語記憶手段に接続されており、命令語に
   含まれているオペレーション情報とオペランド指定情報
   の位置を検出して、オペレーション情報及びオペランド
   指定情報を独立に抽出できる命令解読手段と、 （Ｃ）オペレーション情報及びオペランド指定情報が格
   納されるビット位置があらかじめ定められている記憶部
   と、 （Ｄ）主記憶装置から読み出した命令語に含まれるオペ
   レーション情報とオペランド指定情報を前記記憶部の定
   められたビット位置に格納するため抽出し配列し直した
   情報を転送する第１のパスと、 （Ｅ）前記記憶部と主記憶装置を結ぶ第２のパスと、 （Ｆ）前記第１のパスか前記第２のパスのいずれか一方
   を選択できるマルチプレクサと、 （Ｇ）前記マルチプレクサを制御できる制御回路とを備
   えており、 前記記憶部に格納された情報に従って処理を行なう事を
   特徴とするデータ処理装置。 ６、特許請求の範囲第５項記載において、マルチプレク
   サを制御する制御手段は、主記憶装置内の命令あるいは
   他から与えられた命令を実行することで、該制御手段を
   制御できる事を特徴とするデータ処理装置。 ７、特許請求の範囲第５項記載において、命令及びオペ
   ランドを記憶する主記憶装置とデータ処理装置が１チッ
   プの半導体基板上の構成されていることを特徴とするデ
   ータ処理装置。 ８、外部から与えられる命令語に従ってマイクロプログ
   ラムメモリの該当するアドレスからマイクロ命令を読み
   出して演算部の制御を行なうデータ処理装置において、 （Ａ）外部から相続いて入力される命令語を通常順次検
   索して少なくとも１語以上記憶できる命令語記憶手段と
   、 （Ｂ）前記命令語記憶手段に接続され、前記命令語を解
   読し前記マイクロプログラムメモリのアドレスを生成す
   る命令解読手段とを備えており、前記命令解読手段は、 ・あらかじめ定めておいた情報と命令コードとを照合し
   その一致を検出できるコード照合手段と、 ・前記コード照合手段の結果を受けて、命令コードの全
   てあるいは一部の配列を変える為の配列情報が定義でき
   るコード再配列情報記憶手段と、 ・前記コード再配列情報記憶手段に接続され、前記配列
   情報に従って命令コードを配列し直す再配列手段から構
   成され、 前記命令コードに対応した再配列手段の結果をマイクロ
   プログラムメモリのアドレスとしたことを特徴とするデ
   ータ処理装置。 ９、特許請求の範囲第８項記載において、コード照合手
   段かコード再配列情報記憶手段の少なくとも一方がプロ
   グラム可能な記憶素子 （ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ
   ）で構成されている事を特徴とするデータ処理装置 １０、特許請求の範囲第８項記載において、コード照合
   手段は、随時読み出し及び書き込みが可能な記憶素子（
   Ｒａｒｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で記憶素
   子の内容とデータ線の内容の一致が検出できるメモリセ
   ルで構成した事を特徴とするデータ処理装置。 １１、主記憶装置から読み出した命令語あるいは他から
   与えられた命令語を順次実行するデータ処理装置におい
   て、 前記主記憶装置から相続く命令語を通常順次検索して少
   なくとも１語以上記憶できる命令語記憶手段を備えてお
   り、前記命令語記憶手段は命令語を記憶するメモリ部と
   メモリ部に対するデータの読み出し及び書き込みを制御
   する制御部から成り、１回の書き込み操作で取り扱うデ
   ータ長の半分のデータ長を読み出す事ができることを特
   徴としたデータ処理装置。 １２、特許請求の範囲第１１項記載において、メモリ部
   を制御する制御部をプログラム可能な記憶素子（Ｐｒｏ
   ｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）で構成
   した事を特徴とするデータ処理装置。 １３、関連する複数のマイクロ命令から成るマイクロ命
   令群が複数格納されているメモリから、メモリアドレス
   レジスタに取り込まれた情報に従って対応するマイクロ
   命令を読み出すと共に、該マイクロ命令をマイクロ命令
   レジスタに格納し、該マイクロ命令レジスタの内容に基
   づいて演算部を制御する様に形成されたマイクロプログ
   ラム制御装置において、 マイクロプログラム制御装置の機能を停止させる信号が
   発生すると、前記メモリアドレスレジスタの更新を禁止
   する第１の手段と、 読み出されたマイクロ命令を無効にして見かけ上演算部
   が何もしない様な固有の信号を発生させる第２の手段と
   を設けることで、 マイクロ命令を格納する前記メモリへ供給する基本クロ
   ックの供給を停止することなく、前記メモリの読み出し
   動作を停止することなく、見かけ上マイクロプログラム
   制御装置の機能を停止することを特徴とするマイクロプ
   ログラム制御装置。 １４、特許請求の範囲第１３項記載において、メモリア
   ドレスレジスタの更新を禁止する第１の手段は、前記メ
   モリアドレスレジスタを更新する基本クロックとマイク
   ロプログラム制御装置の機能を停止される信号を入力と
   したノアゲートである事を特徴とするマイクロプログラ
   ム制御装置。 １５、特許請求の範囲第１３項記載において、読み出さ
   れたマイクロ命令を無効にして見かけ上演算部が何もし
   ない様な固有の信号を発生させる第２の手段は、マイク
   ロ命令レジスタの内容の更新を禁止すると共にマイクロ
   命令レジスタの出力を全てＬｏｗレベルに固定する事を
   特徴とするマイクロプログラム制御装置。 １６、特許請求の範囲第１３項記載において、読み出さ
   れたマイクロ命令を無効にして見かけ上演算部が何もし
   ない様な固有の信号を発生させる第２の手段は、マイク
   ロ命令レジスタの出力に接続された論理回路であり、前
   記マイクロプログラム制御装置の機能を停止させる信号
   でマイクロ命令レジスタからの入力が無効となる様に、
   マイクロ命令レジスタからの信号と前記マイクロプログ
   ラム制御装置の機能を停止させる信号との論理積或は論
   理和を必要に応じて設けた前記論理回路である事を特徴
   とするマイクロプログラム制御装置。 １７、主記憶装置から読み出した命令或いは他から与え
   られた命令に従ってマイクロプログラムメモリの該当す
   るアドレスからマイクロ命令を読み出しデコードして演
   算部の制御信号を生成し演算部の制御をおこなうデータ
   処理装置において、マイクロ命令に従って前記演算部内
   のレジスタの読み出し及び書き込みを制御する制御信号
   を生成するレジスタ制御デコーダをＡＮＤ型のダイナミ
   ック・プログラマブル・ロジック・アレイで構成し、該
   プログラマブル・ロジック・アレイの出力線をＰチャネ
   ル型ＭＯＳトランジスタでプリチャージし、プリチャー
   ジ期間に出力される信号の固有の第１のレベルをレジス
   タの入出力に対し非選択の状態とし、プリチャージ期間
   が終了後、前記プログラマブル・ロジック・アレイの論
   理が成立している出力線のみをディスチャージし、この
   時の第２の固有レベルをレジスタの入出力に対し選択状
   態として前記レジスタの読み出し及び書き込みを制御し
   ている事を特徴とするデータ処理装置。 １８、特許請求の範囲第１７項記載において、前記プロ
   グラマブル・ロジック・アレイの出力線の論理和は、出
   力線を直結して得る様に構成した事を特徴とするデータ
   処理装置。