JPS59160775A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、多相パルス列の論理およびその時間系列を
自由に制御することのできる論理回路試験装置、制御装
置、若しくは各種プロセサのタイミング発生回路に関す
る。

（従来技術） 従来のタイミング発生回路はゲートによる論理の半固定
的合成によるものと、メモリなどの記憶装置に論理パタ
ーンを記憶し、それを一定シーケンスにしたがいアクセ
スし、その出力カーらタイミングパルス列を得る方法が
あるが、下記の欠点を有している。

（１）　　ゲートによる論理合成によシタイミングを得
る方法では、ある単一クロックに同期したタイミングパ
ルス列を発生させる場合に論理構成が固定的となるため
、異なったタイミングを必要とする場合には、論理回路
を再構築しなければならない。

さらに、タイミング列が長く複雑になるにしたがい、ゲ
ート数が増大し論理設計が複雑になる欠点を有している
。

（２）第１図（メモリアドレス時間軸Ｃに対し、論理Ｂ
を示す）に示すように、メモリにプログラムされた論理
Ｂを一定シークンスにしたがいアクセスする方法では、
メモリ１セルに対し、１メモリアドレスを必要とする方
法であるため、たとえば第１図のＡのｒＬＪは、アクセ
ス用カウンタの桁上げ時間を（Ｔ）とした場合にこのタ
イミングを発生するために必要とするメモリ容量は（２
／Ｔ）必要となる。

さらに、時間的分解能をｎ倍にすると、その必要メモリ
容量は（ｎ−Ｌ／Ｔ）となりｎ倍のメモリ容量を必要と
する。

したがって、メモリ容量が増大し、回路が大型になり、
プログラムが長くなるという欠点を有していた・ （発明の目的） この発明は、これらの欠点を解決するためになされたも
ので、複数の異なったタイミングパルスを同一回路で発
生することができ、複雑なタイミングパルスを必要とす
る論理試験装置、制御装置、若しくは各種プロセッサに
利用できるタイミング発生回路を提供することを目的と
する。

（発明の構成） この発明のタイミング発生回路は、ループの場合にはメ
モリから転送される処理命令データを命令レジスタにラ
ッチして命令レジスタ出力を命令処理回路に送り、命令
処理回路はメモリからのインデックスデータの数値焙処
理をしてデータセレクト信号をデータセレクト回路に出
力するとともに、命令処理回路によりメモリのアドレス
データをスタックレジスタにブツシュし、このスタック
レジスタのスタック出力データをデータセレクト回路で
選択してプリセットカウンタに送り、アドレスデータを
メモリに転送し、ジャンプの場合にはインデックスデー
タをデータセレクト回路で選択してプリセットカウンタ
に送り、アドレスデータをインデックスデータとする、
ようにしたものである。

（実施例） 以下、この発明のタイミング発生回路の実施例について
図面に基づき説明する。第２図はこの発明の一実施例の
構成を示すブロック図である。この第２図において、１
は命令解読機能を有するアドレスカウンタであり、２は
その出力であるメモリアドレスラインである。３はタイ
ミングの論理とアドレスカウンタ１に対する処理命令を
記憶したメモ！ｊ　（ＲＯＭまたはＲＡＭ）を示す。

このメモリ３により取り出すべきタイミング出力はタイ
ミング出力端子４よシ取り出すようになっている。メモ
リ３の出力としてのインデックスデータはインデックス
データライン５を通して命令処理回路９およびデータセ
レクト回路１１に転送するようになっている。

また、メモリ３から処理命令データライン６を通して処
理命令データが命令レジスタ７に転送するようになって
いる。この命令レジスタ７の出力この命令処理回路９は
命令レジスタ７の出力８にしたがい命令処理を行なって
、データセレクト信号１０をデータセレクト回路１１・
に転送するようになっている。

データセレクト回路１１はセットデータ出力１２をプリ
セットカウンタ１３に転送するようになっており、また
、このプリセットカウンタ１３には命令処理回路９から
桁上げおよびセット信号データライン１５を通して導入
するようになっている。

一方、１４は一時待避レジスタ（以下、スタックレジス
タと云う）でアシ、メモリアドレスライン２を通してプ
リセットカウンタ１３の出力が入力されるようになって
いるとともに、命令処理回路９からスタックブツシュダ
ウン信号１６が入力され、スタック出力データ１７をデ
ータセレクト回路１１に出力するようになっている。

また、１８はアドレスカウンタ１のクロック係号を示し
、１９はアドレスカウンタｌのリセット信号である。

ミンク発生回路の動作について説明する。まず、アドレ
スカウンタ１の処理命令［Ｎ０ＰＪ　　について述べる
。

アドレスカウンタ１がクロック信号１８で決定される命
令処理速度Ｔで桁上げする。すなわち、アドレスカウン
タ１はメモリ３の出力を処理命令データライン６を通し
て命令レジスタ７にラッチし、命令レジスタ７は命令レ
ジスタ出力８を命令処理回路９に転送する。

この命令処理回路９はプリセットカウンタ１３に桁上げ
信号を処理する時間Ｔで桁上げおよびセット信号データ
ライン１５を通して与える。このとき、メモリアドレス
ライン２を通して転送されるメモリアドレスは桁上げさ
れる。

次に［ＬＯＯＰＪについて述べる。アドレスカウンタ１
がクロック信号１８により決定される処理速度Ｔで処理
命令データライン６で示されるインデックスデータの数
値分だけ同一アドレスを出力する。

アドレスカウンタ１２において、メモリ３から出力され
る処理命令データを命令レジスタ７にラッチし、命令処
理回路９に命令レジスタ７から命令レジスタ出力８を与
えてる。このとき、命令処理回路９はスタックブツシュ
ダウン信号１６により、スタックレジスタ１４にメモリ
アドレスライン２の値をブツシュする。そして、命令処
理回路９はインデックスデータライン５を通してメモリ
３からのインデックスデータを数値焙処理する。

また、命令処理回路９はスタックレジスタ１４のスタッ
クデータをスタック出力データ１７としてデータセレク
ト回路１１に与える。

このとき、命令処理回路９から出力されるデータセレク
ト信号１０はデータセレクト回路１１に出力することに
より、このデータセレクト回路１１はスタック出力デー
タを選択している。

これにより、データセレクト回路１１からはセットデー
タ出力１２がプリセットカウンタ１３に出力される。こ
のセットデータ出力１２には、スタック出力データ１７
が出ており、プリセットカウンタ１３は命令処理回路９
の出力である桁上げおよびセット信号１５により、プリ
セットカウンタ１３の出力をメモリアドレスライン２を
通して出力され、このメモリアドレスライン２にプリセ
ットカウンタ１３の出力が維持されることになる。

このようにして、命令処理回路９は桁上げおよびセット
信号１．５により、プリセットカウンタ１３の桁上げ信
号を与える。

次に［Ｊ　ＵＭＰ　Ｊについて述べる。アドレスカラ／
り１がクロック信号１８により決定される処理速度Ｔで
処理命令データライン６で示されるインデックスデータ
の数値によりジャンプ（飛び越し）する。このアドレス
カウンタ１は、処理命令データライン６を通してメモリ
３から出力される処理命令データを命令レジスタ７にラ
ッチし、この命令レジスタ７から命令レジスタ出力８を
命令処理回路９に出力して命令処理回路９に処理命令ケ
与える。

これにより、命令処理回路９はデータセレクト信号１０
をデータセレクト回路１１に出力し、このデータセレク
ト回路１１に対しで、インデックスデータライン５を通
してメモリ３から転送されてくるインデックスデータを
選択させる。

したがって、データセレクト回路１１はインデックスデ
ータを選択し、セットデータ出力１２をデータセレクト
回路１１から出力する０このセットデータ出力１２はイ
ンデックスデータライン５を通して転送されてくるイン
デックスデータと同値となる。

このとき、命令処理回路９は桁上げおよびセット信号１
５をプリセットカウンタ１３に与える。

このプリセットカウンタ１３からメモリアドレスライン
２に出力するアドレスイ直はインデックスデータライン
５のインデックスデータの値となり、ジャンプを終了す
る０ 次に、前記３種の命令を使用して行なった実施例につい
て説明する。第３図にこの発明のタイミング発生回路の
メモリ３に記憶したプログラム例を示す。第３図Ａは第
２図のメモリアドレスライン２のメモリアドレスを示し
、１６進で記しである。

また、第３図のＢは第２図のメモリ３から出力されるタ
イミング出力であり、この例ではＤｌ。

Ｄ２．Ｄ３の３ビツトについて記す。

第３図のＣは第２歯のインデックスデータライン５にの
るインデックスデータであり、実際は任意のビット数で
表わされる。

第３図のＤは各アドレスでの処理命令を示す。

第３図のＥは第３図に示すプログラム例における使用時
間を表わしている。

この発明のタイミング発生回路を動作させるためには、
第２図のアドレスカウンタ１にクロック信号１８を入力
し、第２図のリセット信号１９を入力する。このとき、
第２図のアドレスカウンタ１の出力であるメモリアドレ
スライン２の番地は「０」となり、第３図Ｆで示される
メモリアドレスが第２図のメモリアドレスライン２によ
り、メモリ３に入力される。

このとき、第２図のタイミング出力４である第３図のメ
モリア上゛−ラスライン２で示される出力論理は第２図
のタイミング出力４のＤＩ、Ｄ２．Ｄ３　ともに「０」
である。

このときの第２図のアドレスカウンタ１に対する処理命
令が第３図のＤで示すように、［ＬＯＯＰＪとなってい
る。

このとき、第２図のインデックスデータライン５のイン
デックスデータは第３図のＣのように１’−００１０Ｊ
であるため、第２図のアドレスカウンタ１の命令処理回
路９はこのときのアドレス値、すなわち、第３図のＦを
処理速度（Ｔ）の１０倍（ＩＯＴ）時間維持する。

このときの取り出すべきタイミング出力論理は第４図Ａ
のようになる。

次に、この処理の終了後、第２図のアドレスカウンタ１
は桁上げを行ない、第３図のＧを実行する０ このときの処理命令はｒＮＯＰＪであるため、このアド
レスで示されるタイミング重力４を処理時間（Ｔ）だけ
実行する。このときの状態を第４図のＢに示す。

次に、第２図のアドレスカウンタ１は桁上げを行ない、
第３図Ｈに示す内容を実行する。ここで、処理命令はｒ
ＪＵＭＰＪであるため、入力データは第３図のＣで示さ
れたアドレス［００’ＯＡＪにジャンプする。

このときの処理時間は（Ｔ）であり、第４図のＣにこの
状態を示す。アドレス「０００Ａ」は第３図の■の内容
であり、このときの処理命令は［、ｏｏｐＪであり、イ
ンデックスデータは「００１０」である。

ここでは、第３図のＦの場合と同様の処理を行なう。こ
のときのタイミング出力を第４図のＤに示す。

次に、第２図のアドレスカウンタ１は桁上げを行ない第
３図のＪの処理を行なう。処理命令はＪ　Ｊ　ＵＭＰ　
Ｊであり、このときのインデックスデータはｒｏｏｏＪ
であるため、第２図のアドレスカウンタ１の出力である
アドレスライン２のアドレスデータは第３図のＦの内容
に戻り、同様の処理を繰り返えす。□この結果、得られ
たタイミング出力波形を第５図に示す。

この実施例によるプログラムでは、必ずアドレス「０」
すなわち、第３図のＦに復帰する内容であるため、リセ
ット信号１９または〉ロック信号１８を停止しない限り
、無限にこの動作を繰り返すわけである。

以上説明したように、この実施例では、メモリにプログ
ラムされた論理を従来の一定シーケンスにしたがいアク
セスする方法に比し、第４図のタイミングを発生させる
場合、必要アドレス数は「３５」であるが、この実施例
では「５」であり、その必要アドレスの倍率は（３５１
５−７）となり、従来に比し１／７のステップ数でよい
という利点がある。

また、この発明はタイミング出力の各相の取り得る論理
状態のメモリアドレスを第２図のデータセレクト信号１
０の処理命令を用いて選択すればよいので、論理回路の
再構築は不要になるという利点があり、同一時間軸、同
−論理状態を繰り返し必要とするタイミングの場合、飛
躍的に必要アドレス数は減少するという効果がある。

（発明の効果） 以上のように、この発明のタイミング発生回路によれば
、論理情報を記憶したメモリをアクセスするために命令
解読機能を有するアドレスカウンタを使用しているため
、処理命令の組み合せにより、複数の異なったタイミン
グ発生回路Ｆｌ　−回路で発生することができる。

これにともない、複雑なタイミングパルスを必要とする
論理試験装置、制御装置、若しくは各種プロセサのタイ
ミング発生回路として利用できる。

【図面の簡単な説明】

第１図は従来のタイミング発生回路におけるタイミング
パルスの概念図、第２図はこの発明のタイミング発生回
路の一実施例を示す回路図、第３図はこの発明のタイミ
ング発生回路におけるプログラムの例を示す図、第４図
はこの発明のタイミング発生回路におけるプログラムの
タイミング出力の説明図、第５図はこの発明のタイミン
グ発生回路におけるプログラムの連続出力波形図である
。 ■・・・アドレスカウンタ、２・・・メモリアドレスラ
イン、３・・・メモリ、４・・・タイミング出力、５・
・・インデックスデータライン、６・・・処理命令デー
タライン、７・・・命令レジスタ、８・・・命令レジス
タ出力、９・・・命令処理回路、１０・・・データセレ
クト信号、１１・・・データセレクト回路、１２・・・
セットデータ出力、１３・・・プリセットカウンタ、１
４・・・一時待避レジスタ、１５・・・桁上げおよびセ
ット信号、１６・・・スタックズックュダウン信号、１
７・・・スタック出力データ、１８・・・クロック信号
、１９・・・′リセット信号。 手続補正書 昭和５８年ｙ）月２５日 特許庁長官若杉和夫　殿 １、事件の表示 昭和５８年　特　許　　願第　３４４２５　　号２、発
明の名称 タイミング発生回路 ３、補正をする者 事件との関係　　　　　特　許　出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付　　昭和　　年　　月　　日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄および図面の一部 ７、補正の内容 別紙の通り ７、　補正の内容 １）明細書３頁１２行「２／」を「をＴ」と訂正する。 ２）同７頁１７行「処理命令データライン６」を「イン
デックスデータライン５」と訂正する。 ３）同７頁末行「１２」を「１」と訂正する。 ４）図面第２図に符号１０の引出し線を別紙朱書で示す
ように加える。

Claims (1)

【特許請求の範囲】
1. タイミング出力論理情報を記憶したメモリと、このメモ
   リから転送される処理命令データをラッチして命令レジ
   スタ出力を出す命令レジスタと、この命令レジスタ出力
   を受けて所定の処理速度で上記メモリからのインデック
   スデータの数値焙処理をしてデータセレクト信号を出力
   するとともに上記メモリにアドレスデータを出力するた
   めのプリセットカウンタをセットならびに桁上げする命
   令処理回路と、この命令処理回路によシ上記アドレスデ
   ータをブツシュするとともにスタック出力データを出力
   するスタックレジスタと、上記データセレクト信号によ
   シループの場合にスタック出力データを選択してセット
   データ出力を上記プリセットカウンタに出力しかつジャ
   ンプの場合にはインデックスデータを選択してこのプリ
   セットカウンタに出力するデータセレクト回路と本りな
   るタイミング発生回路。