JPS60152122A - 論理回路シミユレ−シヨン方法 - Google Patents
論理回路シミユレ−シヨン方法Info
- Publication number
- JPS60152122A JPS60152122A JP59007095A JP709584A JPS60152122A JP S60152122 A JPS60152122 A JP S60152122A JP 59007095 A JP59007095 A JP 59007095A JP 709584 A JP709584 A JP 709584A JP S60152122 A JPS60152122 A JP S60152122A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- basic
- logic
- simulation
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＡＮＤゲートおよび／またはＯＲゲートなど
の論理素子で構成されるディジタル論理回路の論理シミ
ュレーション方法に関する。
の論理素子で構成されるディジタル論理回路の論理シミ
ュレーション方法に関する。
ディジタル論理回路のシミュレーションを行うには、通
常、論理回路を構成するＡＮＤゲートあるいはＯＲゲー
トなどの論理素子を論理シミュレーション可能な基本回
路に変換し、汎用目的コンピュータ等のメモリ上に形成
する方法がとられる。
常、論理回路を構成するＡＮＤゲートあるいはＯＲゲー
トなどの論理素子を論理シミュレーション可能な基本回
路に変換し、汎用目的コンピュータ等のメモリ上に形成
する方法がとられる。
とくに論理素子の回路遅延を忠実に模擬する論理回路シ
ミュレーションでは、論理回路を構成する論理素子と論
理シミュレーション可能な基本回路とは１対１に対応さ
せている。その様子を第１図、第２図に示す。すなわち
、第１図の１１．１２゜１３は論理回路の論理素子であ
り、第２図の２１゜２２．２３は、論理素子１１，１２
．１３を各々シミュレーション可能な形に変換した基本
回路である。一つの基本回路はｌ、２．３の３つの部分
で構成される。■は基本回路の機能を表現し、２は基本
回路の遅延時間を表現し、３は基本回路の出力信号値を
伝えるべき、ファンアウト先のアドレスを表現する。
ミュレーションでは、論理回路を構成する論理素子と論
理シミュレーション可能な基本回路とは１対１に対応さ
せている。その様子を第１図、第２図に示す。すなわち
、第１図の１１．１２゜１３は論理回路の論理素子であ
り、第２図の２１゜２２．２３は、論理素子１１，１２
．１３を各々シミュレーション可能な形に変換した基本
回路である。一つの基本回路はｌ、２．３の３つの部分
で構成される。■は基本回路の機能を表現し、２は基本
回路の遅延時間を表現し、３は基本回路の出力信号値を
伝えるべき、ファンアウト先のアドレスを表現する。
ところで、近年半導体技術の進歩により、−ディジタル
論理回路の論理素子が１大しており、論理回路シミュレ
ーションを実施するために必要となる汎用目的コンピュ
ータのメモリ上の容量、計算機時間等は激増している。
論理回路の論理素子が１大しており、論理回路シミュレ
ーションを実施するために必要となる汎用目的コンピュ
ータのメモリ上の容量、計算機時間等は激増している。
この対策として従来は。
シミュレーション対象論理回路内の機能的なまとまりに
着目し、それをマクロ的に表現することにより、基本回
路数を削減するという方法を採用している。その例を第
３図、第４図に示す。第３図中、３０は加算器を示し、
３１は加算器３０への入力信号線、３２は加算器３０か
らの出力信号線を示す。一般に加算器１個で５〜１０個
程度の論理素子の機能を持っている。第４図は加算器３
０をシミュレーション可能な基本回路に変換した例を示
す。ここて、基本回路４０は４つの部分からなり、４１
は基本回路４０の機能（ＡＤＤＥＲ）を表現し、４２〜
４４は各々基本回路４０の出力信号値を伝えるべき、フ
ァンアウト先のアドレスを表現する。
着目し、それをマクロ的に表現することにより、基本回
路数を削減するという方法を採用している。その例を第
３図、第４図に示す。第３図中、３０は加算器を示し、
３１は加算器３０への入力信号線、３２は加算器３０か
らの出力信号線を示す。一般に加算器１個で５〜１０個
程度の論理素子の機能を持っている。第４図は加算器３
０をシミュレーション可能な基本回路に変換した例を示
す。ここて、基本回路４０は４つの部分からなり、４１
は基本回路４０の機能（ＡＤＤＥＲ）を表現し、４２〜
４４は各々基本回路４０の出力信号値を伝えるべき、フ
ァンアウト先のアドレスを表現する。
第３図、第４図の方法によれば、５〜１０個の基本回路
を１個の基本回路で表現でき、メモリ量を削減すること
ができる。ところが、入力信号線３１と、出力信号線３
２の間の遅延時間は、どれも等しいわけではない。その
ため、この方法では、実際のディジタル論理回路を構成
する各論理素子毎の回路遅延を正確に模擬することがで
きない。
を１個の基本回路で表現でき、メモリ量を削減すること
ができる。ところが、入力信号線３１と、出力信号線３
２の間の遅延時間は、どれも等しいわけではない。その
ため、この方法では、実際のディジタル論理回路を構成
する各論理素子毎の回路遅延を正確に模擬することがで
きない。
したがって、たとえば、シミュレーションが正常であっ
ても、実際の遅延時間が正しく反映されないとか、機能
を論理素子まで下げた場合、論理の不良が発見できない
という問題があった。
ても、実際の遅延時間が正しく反映されないとか、機能
を論理素子まで下げた場合、論理の不良が発見できない
という問題があった。
本発明の目的は、ＡＮＤゲートあるいはＯＲゲートなど
の基本論理素子で構成されたディジタル論理回路を、そ
の論理素子の回路遅延を考慮してシミュレーションする
際、従来に比べて汎用目的コンピュータ等の所要メモリ
量を減少させ、さらに該コンピュータの計算機時間の短
縮がもたらされる論理回路シミュレーション方法を提供
することにある。
の基本論理素子で構成されたディジタル論理回路を、そ
の論理素子の回路遅延を考慮してシミュレーションする
際、従来に比べて汎用目的コンピュータ等の所要メモリ
量を減少させ、さらに該コンピュータの計算機時間の短
縮がもたらされる論理回路シミュレーション方法を提供
することにある。
上記目的を達成するため１本発明は、論理シミュレーシ
ョンの対象となるディジタル論理回路に含まれるＡＮＤ
ゲートあるいはＯＲゲートなどの論理素子で構成される
組合せ論理のみの部分回路を抽出し、その部分回路の入
力端子、出力端子に着目して、論理的な等価性と、回路
遅延等の物理的な等価性を持つ仮想素子を生成し、それ
を前記部分回路と置換することにより、論理シミュレー
ションの対象となる基本回路素子数を低減させ、かつ、
論理シミュレーション処理時間の約８割を占めるファン
アラ１−素子への信号値伝播処理の処理回数を低）威さ
せて、シミュレーション処理時間を低減させるものであ
る。
ョンの対象となるディジタル論理回路に含まれるＡＮＤ
ゲートあるいはＯＲゲートなどの論理素子で構成される
組合せ論理のみの部分回路を抽出し、その部分回路の入
力端子、出力端子に着目して、論理的な等価性と、回路
遅延等の物理的な等価性を持つ仮想素子を生成し、それ
を前記部分回路と置換することにより、論理シミュレー
ションの対象となる基本回路素子数を低減させ、かつ、
論理シミュレーション処理時間の約８割を占めるファン
アラ１−素子への信号値伝播処理の処理回数を低）威さ
せて、シミュレーション処理時間を低減させるものであ
る。
第５図にディジタル論理装置中の基本論理素子による組
合せ論理のみて構成される部分回路の一例を示す。第５
図レニおいて、ＡＮＤゲート５１はａ、ｂを入力とし、
ＡＮＤゲー１−５２はＣ，ｄを入力とし、いずれも遅延
時間はｌｎｓである。ＯＲゲート５３はＡＮＤゲーｈ５
１，５２の出力を入力とし、遅延時間は２ｎｓである。
合せ論理のみて構成される部分回路の一例を示す。第５
図レニおいて、ＡＮＤゲート５１はａ、ｂを入力とし、
ＡＮＤゲー１−５２はＣ，ｄを入力とし、いずれも遅延
時間はｌｎｓである。ＯＲゲート５３はＡＮＤゲーｈ５
１，５２の出力を入力とし、遅延時間は２ｎｓである。
ＯＲゲート５４はｅ、ｆを入力とし、遅延時間は２ｎｓ
である。０１（ゲー１−５５はＯＲゲート５３．５４の
出力を入力とし、その遅延時間は３ｎｓである。
である。０１（ゲー１−５５はＯＲゲート５３．５４の
出力を入力とし、その遅延時間は３ｎｓである。
第５図の論理回路（部分回路）のＡＮＤゲー１−５１．
５２の遅延時間が同しであることに着目すると、該論理
回路は第６図のように置換できる。
５２の遅延時間が同しであることに着目すると、該論理
回路は第６図のように置換できる。
すなわち、第６図中の回路６１は第５図のＡＮＤゲー１
−５１．５２．ＯＲゲート５３のグループに対応し、遅
延時間は３ｎｓである。なお、ＯＲゲート６２．６３は
第５図のＯＲゲート５４．５５と同しものである。
−５１．５２．ＯＲゲート５３のグループに対応し、遅
延時間は３ｎｓである。なお、ＯＲゲート６２．６３は
第５図のＯＲゲート５４．５５と同しものである。
第５図の論理回路をそのままシミュレーション可能な形
に変換した場合、第７図のようにシミュレーション可能
な基本回路７１〜７５が汎用コンピュータのメモリ上に
形成される。これに対し、第５図の論理回路を第６図の
ように変換すると、汎用コンピュータのメモリ上に形成
さ九るシミュレーション可能な基本回路は第８図のよう
になる。
に変換した場合、第７図のようにシミュレーション可能
な基本回路７１〜７５が汎用コンピュータのメモリ上に
形成される。これに対し、第５図の論理回路を第６図の
ように変換すると、汎用コンピュータのメモリ上に形成
さ九るシミュレーション可能な基本回路は第８図のよう
になる。
すなわち、第８図の基本回路８１，８２．８３は第６図
の基本口’１Ｂ６１．６２．６３に各々対応し、第７図
に比べてシミュレーション可能な基本回路が２個削減で
きる。
の基本口’１Ｂ６１．６２．６３に各々対応し、第７図
に比べてシミュレーション可能な基本回路が２個削減で
きる。
第９図は本発明による処理手順を示したものである。最
初に、論理回路の入力側の基本回路（基本論理素子）か
ら出力側の基本回路に向って、昇順にレベル番号をつけ
る（ステップ９１）。未処理基本回路の中で、レベル番
号か−ａ小さいものを処理対象基本回路とする（ステッ
プ９２）。処理２Ｊ象基本回路とそのソースとなってい
る基本回路とて、基本回路グループを形成する（ステッ
プ９３）。この形成した基本回路グループの入力ピン、
出力ビン間の遅延時間を全て調へ、該遅延時間か全て等
しいかどうか判定する（ステップ９４゜９５）。判定結
果、全て等しければ、該基本回路グループと論理的に等
しい機能を持つ基本回路を生成し、こ］しに基本回路グ
ループを置き換える（ステップ９６）。ここで、組合せ
回路については、どれも同し形式で機能を表現できるの
で、生成した基本回路の機能表現部と、ＡＮＤゲート、
ＯＲゲー１−などの基本回路（基本論理素子）の機能表
現部とては、基本回路１個当りのメモリ量は回しである
（第８図参照）。次に、生成した基本回路の遅延時間を
、処理対象基本回路の遅延時間と、そのソース基本回路
の遅延時間の和とする（ステップ９７）。生成した基本
回路のシンクとなっている基本回路を、処理対象基本回
路としくステップ９８）、ステップ９３以降の処理を繰
り返す。同様に、これらの処理を未処理基本回路かなく
なるまで繰り返す（ステップ９９）。
初に、論理回路の入力側の基本回路（基本論理素子）か
ら出力側の基本回路に向って、昇順にレベル番号をつけ
る（ステップ９１）。未処理基本回路の中で、レベル番
号か−ａ小さいものを処理対象基本回路とする（ステッ
プ９２）。処理２Ｊ象基本回路とそのソースとなってい
る基本回路とて、基本回路グループを形成する（ステッ
プ９３）。この形成した基本回路グループの入力ピン、
出力ビン間の遅延時間を全て調へ、該遅延時間か全て等
しいかどうか判定する（ステップ９４゜９５）。判定結
果、全て等しければ、該基本回路グループと論理的に等
しい機能を持つ基本回路を生成し、こ］しに基本回路グ
ループを置き換える（ステップ９６）。ここで、組合せ
回路については、どれも同し形式で機能を表現できるの
で、生成した基本回路の機能表現部と、ＡＮＤゲート、
ＯＲゲー１−などの基本回路（基本論理素子）の機能表
現部とては、基本回路１個当りのメモリ量は回しである
（第８図参照）。次に、生成した基本回路の遅延時間を
、処理対象基本回路の遅延時間と、そのソース基本回路
の遅延時間の和とする（ステップ９７）。生成した基本
回路のシンクとなっている基本回路を、処理対象基本回
路としくステップ９８）、ステップ９３以降の処理を繰
り返す。同様に、これらの処理を未処理基本回路かなく
なるまで繰り返す（ステップ９９）。
以上の処理を第５図に適用することにより、第８図のよ
うに、シミュレーション可能な基本回路がコンピュータ
のメモリ上に形成されるのである。
うに、シミュレーション可能な基本回路がコンピュータ
のメモリ上に形成されるのである。
なお、第９図のステップ９３てソースとなっている基本
回路の数は１個でもよい。この場合は、第１Ｏ図に示す
ように、入力１個の基本回路１０２は削減され、これと
基本回路１０１を一緒にして基本回路１０３を形成する
。
回路の数は１個でもよい。この場合は、第１Ｏ図に示す
ように、入力１個の基本回路１０２は削減され、これと
基本回路１０１を一緒にして基本回路１０３を形成する
。
また、たとえは第６図の論理回路において、ＡＮＤゲー
ト６２の遅延時間が３ｎｓて、基本回路６１．６２．６
３の遅延時間が全て等しければ、第６図の論理回路は更
に第１１図Ｆ；示す基本回路１１０に置換できる。
ト６２の遅延時間が３ｎｓて、基本回路６１．６２．６
３の遅延時間が全て等しければ、第６図の論理回路は更
に第１１図Ｆ；示す基本回路１１０に置換できる。
シミュレーションの処理時間は、通常、その約８割を信
号値伝播処理が占め、信号値組頁処理が占める割合はわ
ずかである。このため基本回路の機能が複雑になり、１
基本回路当りの出力信号値３１算処理時間が増えても、
基本回路の数が減れば、信号値伝播処理時間が減り、シ
ミュレーション処理時間全体も短縮されることになる。
号値伝播処理が占め、信号値組頁処理が占める割合はわ
ずかである。このため基本回路の機能が複雑になり、１
基本回路当りの出力信号値３１算処理時間が増えても、
基本回路の数が減れば、信号値伝播処理時間が減り、シ
ミュレーション処理時間全体も短縮されることになる。
本発明はこれを狙ったものである。
〔発明の効果］
以上説明したように１本発明によれば、論理回路内のシ
ミュレーションの対象となる基本回路の数が減るので、
汎用目的コンピュータ等のシミュレーションに必要なメ
モリ量の軽減がもたされる。
ミュレーションの対象となる基本回路の数が減るので、
汎用目的コンピュータ等のシミュレーションに必要なメ
モリ量の軽減がもたされる。
また、基本回路数が減ることにより、シミュレーション
実行後の出力信号値計算回数、信号値伝播回数が減るた
め、シミュレーション実行時に必要とさ汎るコンピュー
タ処理時間も短縮できる。さらに、基本回路は遅延時間
、論理動作が不変の範囲でグループ化しているので、実
際の遅延時間等を正しく反映することができる。
実行後の出力信号値計算回数、信号値伝播回数が減るた
め、シミュレーション実行時に必要とさ汎るコンピュー
タ処理時間も短縮できる。さらに、基本回路は遅延時間
、論理動作が不変の範囲でグループ化しているので、実
際の遅延時間等を正しく反映することができる。
第１図及び第２図は従来の論理回路シミュレーション方
法の一例を説明する図、第３図及び第４図は従来の論理
回路シミュレーション方法の他の例を説明する図、第５
図乃至第１１図は本発明方法を説明する図で、第５図は
基本回路数を減らす前の論理回路図、第６図は第５図の
論理回路の基本回路数を減らした後の論理回路図、第７
図は第５図の論理回路をシミュレーション可能な基本回
路に変換しコンピュータのメモリ上に展開した例を示す
図、第８図は第６図の論理回路を同様にシミュレーショ
ン可能な基本回路に変換した例を示す図、第９図は本発
明の処理手順を示すフロー図、第１Ｏ図及び第１１図は
本発明による他の具体例を示す図である。 ５１〜５５・・・変換前の基本回路、 ６１〜６３・・
変換後の基本回路、 ８１〜８３・・・シミュレーショ
ン可能基本回路。 第５図 第６図 第７図 第９図 第１０図 第１１図
法の一例を説明する図、第３図及び第４図は従来の論理
回路シミュレーション方法の他の例を説明する図、第５
図乃至第１１図は本発明方法を説明する図で、第５図は
基本回路数を減らす前の論理回路図、第６図は第５図の
論理回路の基本回路数を減らした後の論理回路図、第７
図は第５図の論理回路をシミュレーション可能な基本回
路に変換しコンピュータのメモリ上に展開した例を示す
図、第８図は第６図の論理回路を同様にシミュレーショ
ン可能な基本回路に変換した例を示す図、第９図は本発
明の処理手順を示すフロー図、第１Ｏ図及び第１１図は
本発明による他の具体例を示す図である。 ５１〜５５・・・変換前の基本回路、 ６１〜６３・・
変換後の基本回路、 ８１〜８３・・・シミュレーショ
ン可能基本回路。 第５図 第６図 第７図 第９図 第１０図 第１１図
Claims (1)
- （１）シミュレーション対象論理回路の中から組合せ論
理のみで構成された部分回路を抽出し、該部分回路を、
それと等価な論理機能で表現される１つあるいは複数の
仮想の基本回路に置換し、該置換した仮想の基本回路に
したがって論理回路のシミュレーションを行うことを特
徴とする論理回路シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709584A JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709584A JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60152122A true JPS60152122A (ja) | 1985-08-10 |
| JPH0687251B2 JPH0687251B2 (ja) | 1994-11-02 |
Family
ID=11656516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP709584A Expired - Lifetime JPH0687251B2 (ja) | 1984-01-20 | 1984-01-20 | 論理回路シミユレ−シヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687251B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239240A (ja) * | 1986-04-10 | 1987-10-20 | Hitachi Electronics Eng Co Ltd | プログラム模擬実行方式 |
| JPH08263530A (ja) * | 1995-02-28 | 1996-10-11 | Nec Corp | 論理シミュレーション用モデルの作成方法 |
-
1984
- 1984-01-20 JP JP709584A patent/JPH0687251B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239240A (ja) * | 1986-04-10 | 1987-10-20 | Hitachi Electronics Eng Co Ltd | プログラム模擬実行方式 |
| JPH08263530A (ja) * | 1995-02-28 | 1996-10-11 | Nec Corp | 論理シミュレーション用モデルの作成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687251B2 (ja) | 1994-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5673420A (en) | Method of generating power vectors for cell power dissipation simulation | |
| US8000950B2 (en) | Random initialization of latches in an integrated circuit design for simulation | |
| US20050102640A1 (en) | Verification apparatus, verification method, and program | |
| CN117131834A (zh) | 芯片设计重组方法、电子设备和介质 | |
| US6049662A (en) | System and method for model size reduction of an integrated circuit utilizing net invariants | |
| US10628543B1 (en) | Systems and methods for estimating a power consumption of a register-transfer level circuit design | |
| JPS60152122A (ja) | 論理回路シミユレ−シヨン方法 | |
| US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
| US7086017B1 (en) | Method of post-implementation simulation of a HDL design | |
| US4815016A (en) | High speed logical circuit simulator | |
| Vanbekbergen et al. | A design and validation system for asynchronous circuits | |
| Saito et al. | A rule-based logic circuit synthesis system for CMOS gate arrays | |
| Chaithra et al. | ASIC realization and performance evaluation of 64× 64 bit high speed multiplier in CMOS 45nm using Wallace Tree | |
| JPH07249062A (ja) | 論理回路の生成方法 | |
| JP2785708B2 (ja) | 論理シミュレーション方法 | |
| JP3139011B2 (ja) | 固定小数点プロセッサ | |
| JP2664946B2 (ja) | 論理回路のテストパターン生成装置 | |
| JPH09251483A (ja) | セルライブラリ作成方法 | |
| Mize | Asynchronous Circuit Synthesis Using Multi-Threshold NULL Convention Logic | |
| JPH0612468A (ja) | 自動回路合成方法 | |
| CN117131814A (zh) | 自动生成芯片空壳的方法、电子设备和介质 | |
| JPS6215664A (ja) | 論理シミユレ−タ | |
| JPH0554095A (ja) | 論理シミユレーシヨン方法 | |
| JP2788763B2 (ja) | 半導体設計装置及び方法 | |
| JPH05128200A (ja) | 論理合成方法及び装置 |