JPH05266117A - 双方向スイッチング素子の等価回路構成方法 - Google Patents
双方向スイッチング素子の等価回路構成方法Info
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- JPH05266117A JPH05266117A JP4059984A JP5998492A JPH05266117A JP H05266117 A JPH05266117 A JP H05266117A JP 4059984 A JP4059984 A JP 4059984A JP 5998492 A JP5998492 A JP 5998492A JP H05266117 A JPH05266117 A JP H05266117A
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Abstract
(57)【要約】
【構成】双方向に信号が流れるスイッチング素子（以下
Ｔｒ）を含む論理回路の論理シミュレーションにおい
て、Ｔｒのスイッチ部分の両端に接続する素子を入力線
が接続する入力素子と出力線が接続する出力素子に分類
し（１０２）、Ｔｒの両端双方について各出力素子の出
力値を入力とする第一の結線論理素子を接続し（１０
３）、Ｔｒの両端双方の第一の結線論理素子の出力値を
入力とする第二の結線論理素子を接続し（１０４）、第
二の結線論理素子の出力とＴｒの両端双方の第一の結線
論理素子の出力をＴｒのスイッチ制御線により切り替え
る仮想的なセレクタ素子をそれぞれ接続し（１０６）、
仮想的なセレクタ素子の出力にＴｒの両端に接続する入
力素子をそれぞれ接続し（１０７）、Ｔｒの等価回路を
得る。 【効果】この等価回路により双方向トランジスタを従来
より少ない素子数でシミュレーション可能になる。
Ｔｒ）を含む論理回路の論理シミュレーションにおい
て、Ｔｒのスイッチ部分の両端に接続する素子を入力線
が接続する入力素子と出力線が接続する出力素子に分類
し（１０２）、Ｔｒの両端双方について各出力素子の出
力値を入力とする第一の結線論理素子を接続し（１０
３）、Ｔｒの両端双方の第一の結線論理素子の出力値を
入力とする第二の結線論理素子を接続し（１０４）、第
二の結線論理素子の出力とＴｒの両端双方の第一の結線
論理素子の出力をＴｒのスイッチ制御線により切り替え
る仮想的なセレクタ素子をそれぞれ接続し（１０６）、
仮想的なセレクタ素子の出力にＴｒの両端に接続する入
力素子をそれぞれ接続し（１０７）、Ｔｒの等価回路を
得る。 【効果】この等価回路により双方向トランジスタを従来
より少ない素子数でシミュレーション可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の動作を計算
機上で模擬する論理シミュレーション方法に係り、特に
ＭＯＳ型トランジスタのように双方向に信号が伝わるス
イッチング素子を含む論理回路の論理シミュレーション
方法に関する。
機上で模擬する論理シミュレーション方法に係り、特に
ＭＯＳ型トランジスタのように双方向に信号が伝わるス
イッチング素子を含む論理回路の論理シミュレーション
方法に関する。
【０００２】
【従来の技術】既存の論理シミュレータは（０，１，Ｘ
（不定値））の３値、あるいはさらにＺ（ハイ・インピ
ーダンス状態）を加えた４値の論理値を用い、基本素子
として多入力１出力の素子を扱うものが大半である。Ｍ
ＯＳ型トランジスタを含む論理回路では、トランジスタ
のソースとドレイン間を双方向に信号が流れる場合があ
る。また、この時複数の出力信号の衝突も発生する。従
来は双方向トランジスタを含む論理回路のシミュレーシ
ョンを行うために、大きく分類すると二つの方法で対応
していた。第一の方法は例えば、第２１回デザイン・オ
ートメーション・コンファレンス・プロシーディング
（１９８４年）第５４９頁から第５５５頁（２１ｓｔ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ（１９８４），ｐ
ｐ．５４９−５５５）に示すように双方向トランジスタ
部分だけ通常の論理ゲートとは別に高い精度で処理行う
方法である。この方法は高精度なシミュレーションを行
うことが可能であるが、既存の論理シミュレータの改造
には大きな労力を必要とし、双方向トランジスタ部分の
シミュレーション速度も遅い、という課題がある。第二
の方法は例えば第１８回デザイン・オートメーション・
コンファレンス・プロシーディング（１９８１年）第７
７５頁から第７８５頁（１８ｔｈ． Ｄｅｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅ
ｅｄｉｎｇｓ（１９８１），ｐｐ．７７５−７８５）に
示すように既存の論理シミュレータの扱う基本素子に単
方向トランジスタ素子と結線論理素子を追加し、これら
の素子により等価回路を構成する方法である。この等価
回路構成方法では図３（ａ）に示す双方向トランジスタ
素子を図３（ｂ）に示すように二つの単方向トランジス
タ素子と二つの結線論理素子を接続した等価回路により
実現する。この方法では第一の方法に比べると、４値の
論理値に制限されるため精度は劣るものの既存の論理シ
ミュレータの改造に必要な労力も少なく、かつ高速な論
理シミュレーションが可能である。
（不定値））の３値、あるいはさらにＺ（ハイ・インピ
ーダンス状態）を加えた４値の論理値を用い、基本素子
として多入力１出力の素子を扱うものが大半である。Ｍ
ＯＳ型トランジスタを含む論理回路では、トランジスタ
のソースとドレイン間を双方向に信号が流れる場合があ
る。また、この時複数の出力信号の衝突も発生する。従
来は双方向トランジスタを含む論理回路のシミュレーシ
ョンを行うために、大きく分類すると二つの方法で対応
していた。第一の方法は例えば、第２１回デザイン・オ
ートメーション・コンファレンス・プロシーディング
（１９８４年）第５４９頁から第５５５頁（２１ｓｔ
Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ（１９８４），ｐ
ｐ．５４９−５５５）に示すように双方向トランジスタ
部分だけ通常の論理ゲートとは別に高い精度で処理行う
方法である。この方法は高精度なシミュレーションを行
うことが可能であるが、既存の論理シミュレータの改造
には大きな労力を必要とし、双方向トランジスタ部分の
シミュレーション速度も遅い、という課題がある。第二
の方法は例えば第１８回デザイン・オートメーション・
コンファレンス・プロシーディング（１９８１年）第７
７５頁から第７８５頁（１８ｔｈ． Ｄｅｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅ
ｅｄｉｎｇｓ（１９８１），ｐｐ．７７５−７８５）に
示すように既存の論理シミュレータの扱う基本素子に単
方向トランジスタ素子と結線論理素子を追加し、これら
の素子により等価回路を構成する方法である。この等価
回路構成方法では図３（ａ）に示す双方向トランジスタ
素子を図３（ｂ）に示すように二つの単方向トランジス
タ素子と二つの結線論理素子を接続した等価回路により
実現する。この方法では第一の方法に比べると、４値の
論理値に制限されるため精度は劣るものの既存の論理シ
ミュレータの改造に必要な労力も少なく、かつ高速な論
理シミュレーションが可能である。
【０００３】一方、従来は（０、１、Ｘ、Ｚ）の４値を
用いる論理シミュレータでは信号強度を考慮した論理シ
ミュレーションは困難であった。しかし、特願平３−２
１８２６３には４値の信号線２本に信号論理値と信号強
度値を分けて伝えることにより、通常の４値論理シミュ
レータで精度の高いシミュレーションを行う方法が示さ
れている。
用いる論理シミュレータでは信号強度を考慮した論理シ
ミュレーションは困難であった。しかし、特願平３−２
１８２６３には４値の信号線２本に信号論理値と信号強
度値を分けて伝えることにより、通常の４値論理シミュ
レータで精度の高いシミュレーションを行う方法が示さ
れている。
【０００４】
【発明が解決しようとする課題】双方向トランジスタを
含む論理回路の論理シミュレーションを行う従来の方法
では、前記のように、第一の方法では既存の論理シミュ
レータの改造には大きな労力を必要とし、双方向トラン
ジスタ部分のシミュレーション速度も遅い、という課題
を持ち、第二の方法では精度が劣るという課題を持つ。
また第二の方法では一つの双方向トランジスタ素子に対
して４つの基本素子を用いて等価回路を構成する必要が
あり、シミュレーション時の素子数が増加する。
含む論理回路の論理シミュレーションを行う従来の方法
では、前記のように、第一の方法では既存の論理シミュ
レータの改造には大きな労力を必要とし、双方向トラン
ジスタ部分のシミュレーション速度も遅い、という課題
を持ち、第二の方法では精度が劣るという課題を持つ。
また第二の方法では一つの双方向トランジスタ素子に対
して４つの基本素子を用いて等価回路を構成する必要が
あり、シミュレーション時の素子数が増加する。
【０００５】本発明の目的は、既存の論理シミュレータ
の改造も容易で、シミュレーション速度も早く、なおか
つ正確に双方向トランジスタの動作を模擬し、素子数の
少ない双方向トランジスタの等価回路を提供することに
ある。
の改造も容易で、シミュレーション速度も早く、なおか
つ正確に双方向トランジスタの動作を模擬し、素子数の
少ない双方向トランジスタの等価回路を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を解決するため
に、双方向に信号が流れるＭＯＳ型トランジスタ（以下
ＭＯＳ型トランジスタに限らず、スイッチング素子と呼
ぶ）を含む論理回路の論理シミュレーションにおいて、
まずスイッチング素子のスイッチ部分の両端に接続する
素子を入力線が接続する入力素子と出力線が接続する出
力素子に分類し、前記スイッチング素子の両端双方につ
いて各出力素子の出力値を入力とする第一の結線論理素
子を接続する。そして前記スイッチング素子の両端子そ
れぞれについて前記第一の結線論理素子の出力値を入力
とする第二の結線論理素子を接続し、前記第二の結線論
理素子の出力と前記スイッチング素子の両端子それぞれ
の前記第一の結線論理素子の出力を前記スイッチング素
子のスイッチ制御線により切り替える仮想的なセレクタ
素子をそれぞれ接続する。さらに前記仮想的なセレクタ
素子の出力に前記スイッチング素子の両端に接続するそ
れぞれの入力素子をそれぞれ接続することにより前記ス
イッチング素子の等価回路を構成する。
に、双方向に信号が流れるＭＯＳ型トランジスタ（以下
ＭＯＳ型トランジスタに限らず、スイッチング素子と呼
ぶ）を含む論理回路の論理シミュレーションにおいて、
まずスイッチング素子のスイッチ部分の両端に接続する
素子を入力線が接続する入力素子と出力線が接続する出
力素子に分類し、前記スイッチング素子の両端双方につ
いて各出力素子の出力値を入力とする第一の結線論理素
子を接続する。そして前記スイッチング素子の両端子そ
れぞれについて前記第一の結線論理素子の出力値を入力
とする第二の結線論理素子を接続し、前記第二の結線論
理素子の出力と前記スイッチング素子の両端子それぞれ
の前記第一の結線論理素子の出力を前記スイッチング素
子のスイッチ制御線により切り替える仮想的なセレクタ
素子をそれぞれ接続する。さらに前記仮想的なセレクタ
素子の出力に前記スイッチング素子の両端に接続するそ
れぞれの入力素子をそれぞれ接続することにより前記ス
イッチング素子の等価回路を構成する。
【０００７】また上記の等価回路において、スイッチン
グ素子の両端子それぞれの仮想的なセレクタ素子の出力
に仮想的なラッチ素子を追加して等価回路を構成する。
グ素子の両端子それぞれの仮想的なセレクタ素子の出力
に仮想的なラッチ素子を追加して等価回路を構成する。
【０００８】さらに前記スイッチング素子のスイッチ部
分の両端に接続する素子を入力線が接続する入力素子と
出力線が接続する出力素子に分類した後、前記スイッチ
ング素子の両端双方について各出力素子の入力値から各
出力素子の信号強度値を求める素子を接続し、前記スイ
ッチング素子の両端双方について各出力素子の出力値と
前記信号強度値を求める素子の出力値から結線論理の信
号論理値を求める第一の論理値結線論理素子を接続し、
前記スイッチング素子の両端双方について各出力素子の
前記信号強度値を求める素子の出力値から結線論理の信
号強度値を求める第一の強度値結線論理素子を接続す
る。
分の両端に接続する素子を入力線が接続する入力素子と
出力線が接続する出力素子に分類した後、前記スイッチ
ング素子の両端双方について各出力素子の入力値から各
出力素子の信号強度値を求める素子を接続し、前記スイ
ッチング素子の両端双方について各出力素子の出力値と
前記信号強度値を求める素子の出力値から結線論理の信
号論理値を求める第一の論理値結線論理素子を接続し、
前記スイッチング素子の両端双方について各出力素子の
前記信号強度値を求める素子の出力値から結線論理の信
号強度値を求める第一の強度値結線論理素子を接続す
る。
【０００９】そして前記スイッチング素子の両端双方の
前記第一の論理値結線論理素子の出力値と前記第一の強
度値結線論理素子の出力値を入力とする第二の論理値結
線論理素子を接続し、前記スイッチング素子の両端双方
の前記第一の強度値結線論理素子の出力値を入力とする
第二の強度値結線論理素子を接続し、前記第二の論理値
結線論理素子の出力と前記スイッチング素子の両端双方
の前記第一の論理値結線論理素子の出力を前記スイッチ
ング素子のスイッチ制御線により切り替える第一の仮想
的なセレクタ素子をそれぞれ接続し、双方の前記第一の
セレクタ素子の出力に仮想的なラッチ素子を接続し、前
記第二の強度値結線論理素子の出力と前記スイッチング
素子の両端双方の前記第一の強度値結線論理素子の出力
を前記スイッチング素子のスイッチ制御線により切り替
える第二の仮想的なセレクタ素子をそれぞれ接続し、前
記仮想的なラッチ素子の出力に前記スイッチング素子の
両端に接続するそれぞれの入力素子をそれぞれ接続し、
前記第二の強度値結線論理素子の出力に前記スイッチン
グ素子の両端に接続するそれぞれの入力素子のうち信号
強度値を入力する素子にそれぞれ接続して前記スイッチ
ング素子の等価回路を構成する。
前記第一の論理値結線論理素子の出力値と前記第一の強
度値結線論理素子の出力値を入力とする第二の論理値結
線論理素子を接続し、前記スイッチング素子の両端双方
の前記第一の強度値結線論理素子の出力値を入力とする
第二の強度値結線論理素子を接続し、前記第二の論理値
結線論理素子の出力と前記スイッチング素子の両端双方
の前記第一の論理値結線論理素子の出力を前記スイッチ
ング素子のスイッチ制御線により切り替える第一の仮想
的なセレクタ素子をそれぞれ接続し、双方の前記第一の
セレクタ素子の出力に仮想的なラッチ素子を接続し、前
記第二の強度値結線論理素子の出力と前記スイッチング
素子の両端双方の前記第一の強度値結線論理素子の出力
を前記スイッチング素子のスイッチ制御線により切り替
える第二の仮想的なセレクタ素子をそれぞれ接続し、前
記仮想的なラッチ素子の出力に前記スイッチング素子の
両端に接続するそれぞれの入力素子をそれぞれ接続し、
前記第二の強度値結線論理素子の出力に前記スイッチン
グ素子の両端に接続するそれぞれの入力素子のうち信号
強度値を入力する素子にそれぞれ接続して前記スイッチ
ング素子の等価回路を構成する。
【００１０】
【作用】ＭＯＳ型トランジスタはゲート入力によりオン
・オフを切り替えるスイッチと考えられる。トランジス
タをソース入力、ドレイン入力、ゲート入力の３入力端
子とソース出力、ドレイン出力の２出力端子を持つ素子
と考える場合、トランジスタがオンならばソース入力と
ドレイン入力はショートし、オフならばソース入力とド
レイン入力は絶縁された状態になる。そこで上記のよう
にこれらの二つの状態をゲート入力値により切り替える
ことで双方向トランジスタの動作を模擬することができ
る。
・オフを切り替えるスイッチと考えられる。トランジス
タをソース入力、ドレイン入力、ゲート入力の３入力端
子とソース出力、ドレイン出力の２出力端子を持つ素子
と考える場合、トランジスタがオンならばソース入力と
ドレイン入力はショートし、オフならばソース入力とド
レイン入力は絶縁された状態になる。そこで上記のよう
にこれらの二つの状態をゲート入力値により切り替える
ことで双方向トランジスタの動作を模擬することができ
る。
【００１１】上記の第一の構成方法では一つの結線論理
素子と二つのセレクタ素子の合計３素子で構成できるた
め従来より少ない素子数で等価回路を実現できる。第二
の構成方法では第一の構成方法に対して配線容量による
信号値の記憶動作を考慮したシミュレーションが可能に
なる。第三の構成方法では信号論理値と信号強度値を伝
える素子と信号線をそれぞれ用いることにより従来の構
成方法や第一の構成方法よりも高精度なシミュレーショ
ンが可能になる。
素子と二つのセレクタ素子の合計３素子で構成できるた
め従来より少ない素子数で等価回路を実現できる。第二
の構成方法では第一の構成方法に対して配線容量による
信号値の記憶動作を考慮したシミュレーションが可能に
なる。第三の構成方法では信号論理値と信号強度値を伝
える素子と信号線をそれぞれ用いることにより従来の構
成方法や第一の構成方法よりも高精度なシミュレーショ
ンが可能になる。
【００１２】
【実施例】本発明の各請求項の実施例を図１、図２、お
よび図４〜図７を用いて説明する。また、請求項３の１
実施例として双方向トランジスタを含む論理回路の論理
シミュレーションの動作を図８〜図１３を用いて説明す
る。
よび図４〜図７を用いて説明する。また、請求項３の１
実施例として双方向トランジスタを含む論理回路の論理
シミュレーションの動作を図８〜図１３を用いて説明す
る。
【００１３】図１と図２は本発明の請求項１の実施例で
ある。まず、１０１ではスイッチング素子（双方向トラ
ンジスタ）の端子Ｓ（ソース）と端子Ｄ（ドレイン）双
方について、１０２と１０３の処理を行う。１０２では
端子Ｓ（または端子Ｄ）についてこの端子に接続する素
子を入力素子と出力素子に分類する。図２（ａ）では素
子２０１と素子２０２、素子２０３と素子２０４に分類
される。１０３では端子Ｓ（または端子Ｄ）について１
０２で分類した出力素子の出力値を入力とする結線論理
素子を接続する。結線論理素子は複数の出力信号が衝突
する場合の論理値を得るための仮想的な素子である。図
２（ｂ）では結線論理素子２０５、２０６が出力素子２
０２、２０４の出力に接続される。１０４では端子Ｓ側
の結線論理素子出力と端子Ｄ側の結線論理出力を入力と
する結線論理素子を接続する。図２（ｂ）では結線論理
素子２０７が接続される。１０５では端子Ｓと端子Ｄ双
方について、１０６と１０７の処理を行う。１０６では
端子Ｓ（または端子Ｄ）側の結線論理素子の出力値と処
理１０４で接続した結線論理素子の出力値をスイッチン
グ素子のスイッチ制御線（トランジスタにおけるゲート
端子、図２においては端子Ｇ）により切り替える仮想的
なセレクタ素子を接続する。図２（ｂ）ではセレクタ素
子２０８と２０９が接続される。１０７では１０６で接
続した仮想的なセレクタ素子の出力に、１０２で分類し
た端子Ｓ（または端子Ｄ）に接続する入力素子を接続す
る。図２（ｂ）では素子２０８に素子２０１が、素子２
０９に素子２０２が接続される。以上の処理により双方
向スイッチング素子の等価回路（図２（ｂ）における素
子２０７、２０８、２０９により構成される部分）が構
成できる。
ある。まず、１０１ではスイッチング素子（双方向トラ
ンジスタ）の端子Ｓ（ソース）と端子Ｄ（ドレイン）双
方について、１０２と１０３の処理を行う。１０２では
端子Ｓ（または端子Ｄ）についてこの端子に接続する素
子を入力素子と出力素子に分類する。図２（ａ）では素
子２０１と素子２０２、素子２０３と素子２０４に分類
される。１０３では端子Ｓ（または端子Ｄ）について１
０２で分類した出力素子の出力値を入力とする結線論理
素子を接続する。結線論理素子は複数の出力信号が衝突
する場合の論理値を得るための仮想的な素子である。図
２（ｂ）では結線論理素子２０５、２０６が出力素子２
０２、２０４の出力に接続される。１０４では端子Ｓ側
の結線論理素子出力と端子Ｄ側の結線論理出力を入力と
する結線論理素子を接続する。図２（ｂ）では結線論理
素子２０７が接続される。１０５では端子Ｓと端子Ｄ双
方について、１０６と１０７の処理を行う。１０６では
端子Ｓ（または端子Ｄ）側の結線論理素子の出力値と処
理１０４で接続した結線論理素子の出力値をスイッチン
グ素子のスイッチ制御線（トランジスタにおけるゲート
端子、図２においては端子Ｇ）により切り替える仮想的
なセレクタ素子を接続する。図２（ｂ）ではセレクタ素
子２０８と２０９が接続される。１０７では１０６で接
続した仮想的なセレクタ素子の出力に、１０２で分類し
た端子Ｓ（または端子Ｄ）に接続する入力素子を接続す
る。図２（ｂ）では素子２０８に素子２０１が、素子２
０９に素子２０２が接続される。以上の処理により双方
向スイッチング素子の等価回路（図２（ｂ）における素
子２０７、２０８、２０９により構成される部分）が構
成できる。
【００１４】図４と図５は本発明の請求項２の実施例で
ある。図４の１０１〜１０６、図５の２０１〜２０９は
それぞれ図１の１０１〜１０６、図２（ｂ）の２０１〜
２０９と同じである。図４においては処理１０６の次ぎ
に１０７で、１０６で接続した仮想的なセレクタ素子の
出力に仮想的なラッチ素子を接続する。図５では仮想的
なラッチ素子５０１と５０２がそれぞれ接続される。こ
の仮想的なラッチ素子は入力値がハイ・インピーダンス
状態になると直前の論理値を出力する素子である。
ある。図４の１０１〜１０６、図５の２０１〜２０９は
それぞれ図１の１０１〜１０６、図２（ｂ）の２０１〜
２０９と同じである。図４においては処理１０６の次ぎ
に１０７で、１０６で接続した仮想的なセレクタ素子の
出力に仮想的なラッチ素子を接続する。図５では仮想的
なラッチ素子５０１と５０２がそれぞれ接続される。こ
の仮想的なラッチ素子は入力値がハイ・インピーダンス
状態になると直前の論理値を出力する素子である。
【００１５】図６と図７は本発明の請求項３の実施例で
ある。まず、６１ではスイッチング素子の端子Ｓと端子
Ｄ双方について、処理６２〜６６を行う。６２では図１
の１０２と同様に端子Ｓ（または端子Ｄ）についてこの
端子に接続する素子を入力素子と出力素子に分類する。
図７では入力素子７１、７４と出力素子７２、７５に分
類される。６３と６４では、６２で分類した各出力素子
について、その素子の入力値から出力信号強度を求める
素子（信号強度出力素子）を接続する。図７では出力素
子７２に対して素子７３が、出力素子７５に対して素子
７６がそれぞれ接続される。６５では端子Ｓ（または端
子Ｄ）について、各端子に接続する出力素子と信号強度
出力素子の出力値を入力とし、それらの結線論理の信号
論理値を出力する素子（論理値結線論理素子）を接続す
る。図７では素子７７と素子７９が接続される。６６で
は端子Ｓ（または端子Ｄ）について、各端子に接続する
信号強度出力素子の出力値を入力とし、それらの結線論
理の信号強度値を出力する素子（強度値結線論理素子）
を接続する。図７では素子７８と素子７１０が接続され
る。６７では６５と６６で接続された、端子Ｓ側の論理
値結線論理素子と強度値結線論理素子の出力と端子Ｄ側
の論理値結線論理素子と強度値結線論理素子の出力を入
力とする論理値結線論理素子を接続する。図７では論理
値結線論理素子７１１が接続される。６８では６６で接
続された、端子Ｓ側の強度値結線論理素子の出力と端子
Ｄ側の強度値結線論理素子の出力を入力とする強度値結
線論理素子を接続する。図７では強度値結線論理素子７
１２が接続される。６９では端子Ｓと端子Ｄ双方につい
て、６１０〜６１４の処理を行う。６１０では端子Ｓ
（または端子Ｄ）側の論理値結線論理素子の出力値と処
理６７で接続した論理値結線論理素子の出力値をスイッ
チング素子のスイッチ制御線（トランジスタにおけるゲ
ート端子、図７においては端子Ｇ）により切り替える仮
想的なセレクタ素子を接続する。図７では７１１が接続
される。６１１では端子Ｓ（または端子Ｄ）側の強度値
結線論理素子の出力値を切り替えるセレクタ素子の出力
に仮想的なラッチ素子を接続する。図７では素子７１
７、７１８が接続される。６１２では端子Ｓ（または端
子Ｄ）側の強度値結線論理素子の出力値と処理６８で接
続した強度値結線論理素子の出力値をスイッチング素子
のスイッチ制御線（トランジスタにおけるゲート端子、
図７においては端子Ｇ）により切り替える仮想的なセレ
クタ素子を接続する。図７では７１２が接続される。６
１３では処理６１１で接続した仮想的なラッチ素子の出
力に、６２で分類した端子Ｓ（または端子Ｄ）に接続す
る入力素子を接続する。図７では素子７１７に素子７１
が、素子７１８に素子７４が接続される。６１４では処
理６１２で接続した仮想的なセレクタ素子の出力に、６
２で分類した端子Ｓ（または端子Ｄ）に接続する入力素
子のうち信号強度を入力する素子を接続する。以上の処
理で信号を論理値と強度値に分離して処理することによ
り高精度な双方向スイッチング素子の等価回路（図７に
おける素子７１１、７１２、７１３、７１４、７１５、
７１６、７１７、７１８により構成される部分）が構成
できる。またこの時、等価回路の入出力端子は、スイッ
チング素子のスイッチ制御線Ｇと論理値入力端子Ｓｉ
ｖ，Ｄｉｖ、強度値入力端子Ｓｉｓ，Ｄｉｓ、論理値出
力端子Ｓｏｖ，Ｄｏｖ、強度値出力端子Ｓｏｓ，Ｄｏｓ
からなる。
ある。まず、６１ではスイッチング素子の端子Ｓと端子
Ｄ双方について、処理６２〜６６を行う。６２では図１
の１０２と同様に端子Ｓ（または端子Ｄ）についてこの
端子に接続する素子を入力素子と出力素子に分類する。
図７では入力素子７１、７４と出力素子７２、７５に分
類される。６３と６４では、６２で分類した各出力素子
について、その素子の入力値から出力信号強度を求める
素子（信号強度出力素子）を接続する。図７では出力素
子７２に対して素子７３が、出力素子７５に対して素子
７６がそれぞれ接続される。６５では端子Ｓ（または端
子Ｄ）について、各端子に接続する出力素子と信号強度
出力素子の出力値を入力とし、それらの結線論理の信号
論理値を出力する素子（論理値結線論理素子）を接続す
る。図７では素子７７と素子７９が接続される。６６で
は端子Ｓ（または端子Ｄ）について、各端子に接続する
信号強度出力素子の出力値を入力とし、それらの結線論
理の信号強度値を出力する素子（強度値結線論理素子）
を接続する。図７では素子７８と素子７１０が接続され
る。６７では６５と６６で接続された、端子Ｓ側の論理
値結線論理素子と強度値結線論理素子の出力と端子Ｄ側
の論理値結線論理素子と強度値結線論理素子の出力を入
力とする論理値結線論理素子を接続する。図７では論理
値結線論理素子７１１が接続される。６８では６６で接
続された、端子Ｓ側の強度値結線論理素子の出力と端子
Ｄ側の強度値結線論理素子の出力を入力とする強度値結
線論理素子を接続する。図７では強度値結線論理素子７
１２が接続される。６９では端子Ｓと端子Ｄ双方につい
て、６１０〜６１４の処理を行う。６１０では端子Ｓ
（または端子Ｄ）側の論理値結線論理素子の出力値と処
理６７で接続した論理値結線論理素子の出力値をスイッ
チング素子のスイッチ制御線（トランジスタにおけるゲ
ート端子、図７においては端子Ｇ）により切り替える仮
想的なセレクタ素子を接続する。図７では７１１が接続
される。６１１では端子Ｓ（または端子Ｄ）側の強度値
結線論理素子の出力値を切り替えるセレクタ素子の出力
に仮想的なラッチ素子を接続する。図７では素子７１
７、７１８が接続される。６１２では端子Ｓ（または端
子Ｄ）側の強度値結線論理素子の出力値と処理６８で接
続した強度値結線論理素子の出力値をスイッチング素子
のスイッチ制御線（トランジスタにおけるゲート端子、
図７においては端子Ｇ）により切り替える仮想的なセレ
クタ素子を接続する。図７では７１２が接続される。６
１３では処理６１１で接続した仮想的なラッチ素子の出
力に、６２で分類した端子Ｓ（または端子Ｄ）に接続す
る入力素子を接続する。図７では素子７１７に素子７１
が、素子７１８に素子７４が接続される。６１４では処
理６１２で接続した仮想的なセレクタ素子の出力に、６
２で分類した端子Ｓ（または端子Ｄ）に接続する入力素
子のうち信号強度を入力する素子を接続する。以上の処
理で信号を論理値と強度値に分離して処理することによ
り高精度な双方向スイッチング素子の等価回路（図７に
おける素子７１１、７１２、７１３、７１４、７１５、
７１６、７１７、７１８により構成される部分）が構成
できる。またこの時、等価回路の入出力端子は、スイッ
チング素子のスイッチ制御線Ｇと論理値入力端子Ｓｉ
ｖ，Ｄｉｖ、強度値入力端子Ｓｉｓ，Ｄｉｓ、論理値出
力端子Ｓｏｖ，Ｄｏｖ、強度値出力端子Ｓｏｓ，Ｄｏｓ
からなる。
【００１６】次にに図８〜図１３で図６、図７に示した
等価回路を用いた双方向トランジスタ回路の動作例を示
す。ここでは（０、１、Ｘ、Ｚ）の４値の論理値（Ｘは
不定値、Ｚはハイ・インピーダンス状態）を用い、さら
に０を強い信号Ｆ、１を弱い信号Ｒ、Ｘを信号強度不確
定Ｘ、Ｚをハイ・インピーダンス状態Ｚの４種の信号強
度に対応させ、本来の信号線を信号論理値を伝える信号
線と信号強度値を伝える。信号強度値の強度の順位はＦ
＞Ｘ＞Ｒ＞Ｚである。
等価回路を用いた双方向トランジスタ回路の動作例を示
す。ここでは（０、１、Ｘ、Ｚ）の４値の論理値（Ｘは
不定値、Ｚはハイ・インピーダンス状態）を用い、さら
に０を強い信号Ｆ、１を弱い信号Ｒ、Ｘを信号強度不確
定Ｘ、Ｚをハイ・インピーダンス状態Ｚの４種の信号強
度に対応させ、本来の信号線を信号論理値を伝える信号
線と信号強度値を伝える。信号強度値の強度の順位はＦ
＞Ｘ＞Ｒ＞Ｚである。
【００１７】図８（ａ）は本発明の実施例を説明するた
めの論理回路、図８（ｂ）は図８（ａ）に示した論理回
路を図６の方法で構成したの等価回路である。図８
（ａ）の回路はＲＡＭの１ビット記憶セルの部分を説明
するものである。図８（ａ）において３０１は双方向ト
ランジスタ、３０２は出力の信号強度がＲのインバー
タ、３０３は３０２とループを構成し、データを記憶す
るインバータ、３０４はデータの書き込み、読みだし用
のバス信号線であるビット線に書き込みデータＩを伝え
るスリーステートバッファである。スリーステートバッ
ファ３０４は書き込み制御線ＷＥが０の時はハイ・イン
ピーダンス状態、ＷＥが１の時は信号強度がＦの入力値
Ｉを伝える。またビット線の信号値は出力端子Ｏから読
みだすことができる。３０５は双方向トランジスタ３０
１のゲート、３０６はソース、３０７はドレインであ
る。
めの論理回路、図８（ｂ）は図８（ａ）に示した論理回
路を図６の方法で構成したの等価回路である。図８
（ａ）の回路はＲＡＭの１ビット記憶セルの部分を説明
するものである。図８（ａ）において３０１は双方向ト
ランジスタ、３０２は出力の信号強度がＲのインバー
タ、３０３は３０２とループを構成し、データを記憶す
るインバータ、３０４はデータの書き込み、読みだし用
のバス信号線であるビット線に書き込みデータＩを伝え
るスリーステートバッファである。スリーステートバッ
ファ３０４は書き込み制御線ＷＥが０の時はハイ・イン
ピーダンス状態、ＷＥが１の時は信号強度がＦの入力値
Ｉを伝える。またビット線の信号値は出力端子Ｏから読
みだすことができる。３０５は双方向トランジスタ３０
１のゲート、３０６はソース、３０７はドレインであ
る。
【００１８】図８（ａ）において、双方向トランジスタ
３０１と信号強度を考慮すべき素子であるインバータ３
０２とスリーステートバッファ３０４は信号線を信号論
理値と信号強度値に分離した等価回路に変換する。変換
後の回路が図８（ｂ）である。図８（ｂ）において双方
向トランジスタは図７に示した等価回路と同様な等価回
路に変換する。図においてＷＬＶ３０１１は信号強度値
により出力の信号論理値が変化する論理値結線論理素
子、ＷＬＳ３０１２は結線論理の信号強度を決定する強
度値結線論理素子である。ＳＳＥＬ３０１３はＷＬＶ３
０１１の出力とソース入力の信号論理Ｓｉｖをゲート入
力Ｇにより選択するセレクタ素子、ＳＳＥＬ３０１５は
ＷＬＳ３０１２の出力とソース入力の信号強度Ｓｉｓを
ゲート入力Ｇにより選択するセレクタ素子である。同様
に、ＳＳＥＬ３０１６はＷＬＶ３０１１の出力とドレイ
ン入力の信号論理Ｄｉｖをゲート入力Ｇにより選択する
セレクタ素子、ＳＳＥＬ３０１８はＷＬＳ３０１２の出
力とドレイン入力の信号強度Ｄｉｓをゲート入力Ｇによ
り選択するセレクタ素子である。ＴＳＷＬ３０１４とＴ
ＳＷＬ３０１７は入力値がＺになったときその直前の値
を出力する仮想的なラッチ素子である。インバータ３０
２の出力信号強度値が弱い強度Ｒであるため、固定値Ｒ
（論理値としては１）３０２１を双方向トランジスタ等
価回路のソース入力の信号強度Ｓｉｓに入力する。スリ
ーステートバッファ３０４は書き込み制御線ＷＥの値に
より出力信号の強度値が強い強度Ｆとハイ・インピーダ
ンスＺに変化するため、セレクタ素子ＳＳＥＬ３０４２
を用いて固定値Ｆ（論理値としては０）と固定値Ｚ（論
理値としてはＺ）を切り替えて信号強度出力に出力す
る。また信号論理値を求めるためにスリーステートバッ
ファ素子ＴＳＧ３０４１を用いる。双方向トランジスタ
等価回路の信号強度出力Ｓｏｓ，Ｄｏｓは出力側に信号
強度を入力する素子が存在しないためどこにも接続して
いない。
３０１と信号強度を考慮すべき素子であるインバータ３
０２とスリーステートバッファ３０４は信号線を信号論
理値と信号強度値に分離した等価回路に変換する。変換
後の回路が図８（ｂ）である。図８（ｂ）において双方
向トランジスタは図７に示した等価回路と同様な等価回
路に変換する。図においてＷＬＶ３０１１は信号強度値
により出力の信号論理値が変化する論理値結線論理素
子、ＷＬＳ３０１２は結線論理の信号強度を決定する強
度値結線論理素子である。ＳＳＥＬ３０１３はＷＬＶ３
０１１の出力とソース入力の信号論理Ｓｉｖをゲート入
力Ｇにより選択するセレクタ素子、ＳＳＥＬ３０１５は
ＷＬＳ３０１２の出力とソース入力の信号強度Ｓｉｓを
ゲート入力Ｇにより選択するセレクタ素子である。同様
に、ＳＳＥＬ３０１６はＷＬＶ３０１１の出力とドレイ
ン入力の信号論理Ｄｉｖをゲート入力Ｇにより選択する
セレクタ素子、ＳＳＥＬ３０１８はＷＬＳ３０１２の出
力とドレイン入力の信号強度Ｄｉｓをゲート入力Ｇによ
り選択するセレクタ素子である。ＴＳＷＬ３０１４とＴ
ＳＷＬ３０１７は入力値がＺになったときその直前の値
を出力する仮想的なラッチ素子である。インバータ３０
２の出力信号強度値が弱い強度Ｒであるため、固定値Ｒ
（論理値としては１）３０２１を双方向トランジスタ等
価回路のソース入力の信号強度Ｓｉｓに入力する。スリ
ーステートバッファ３０４は書き込み制御線ＷＥの値に
より出力信号の強度値が強い強度Ｆとハイ・インピーダ
ンスＺに変化するため、セレクタ素子ＳＳＥＬ３０４２
を用いて固定値Ｆ（論理値としては０）と固定値Ｚ（論
理値としてはＺ）を切り替えて信号強度出力に出力す
る。また信号論理値を求めるためにスリーステートバッ
ファ素子ＴＳＧ３０４１を用いる。双方向トランジスタ
等価回路の信号強度出力Ｓｏｓ，Ｄｏｓは出力側に信号
強度を入力する素子が存在しないためどこにも接続して
いない。
【００１９】図９は図８（ｂ）に示す等価回路に用いた
各素子の真理値表である。図９（ａ）は仮想的なセレク
タ素子ＳＳＥＬである。ＳＳＥＬは制御線Ｃと２本の入
力信号線Ｉ０，Ｉ１と出力線Ｏを持つ。出力線Ｏは制御
線Ｃが０の時Ｉ０を、制御線Ｃが１の時Ｉ１を、制御線
ＣがＸまたはＺの時Ｘを出力する。図９（ｂ）ＷＬＶは
信号強度値により出力の信号論理値が変化する論理値結
線論理素子である。ＷＬＶは信号強度値を入力するＩ０
ｓ，Ｉ１ｓと信号論理値を入力するＩ０ｖ，Ｉ１ｖの４
入力線と出力線Ｏを持つ。出力線Ｏは信号強度値の強い
側の入力信号論理値を出力する。例えば、Ｉ０ｓが１
（信号強度値Ｒ）、Ｉ１ｓがＺ（信号強度値Ｚ）の場合
はＩ０ｓの方が強いので、出力ＯにＩ０ｖの値を出力す
る。Ｉ０ｓとＩ１ｓの値が等しい場合、あるいはＩ０
ｓ，Ｉ１ｓのどちらかに信号強度不確定Ｘが入力された
場合は通常の結線論理素子と同様にＩ０ｖとＩ１ｖの値
が等しい場合はその値を、双方が異なるか、あるいはど
ちらか一方に不確定値Ｘが入力された場合はＸを、どち
らか一方にハイ・インピーダンス値Ｚが入力された場合
はもう一方の入力値をそれぞれ出力する。図９（ｃ）Ｗ
ＬＳは結線論理の信号強度を決定する強度値結線論理素
子である。ＷＬＳは入力線Ｉ０，Ｉ１と出力線Ｏを持
つ。出力Ｏは入力線の値を信号強度値と考え、その内の
強い方の信号強度値を出力する。図９（ｄ）はスリース
テートバッファＴＳＧで制御線Ｃと入力線Ｉと出力線Ｏ
を持つ。出力線Ｏは制御線Ｃが０の時にＺを、制御線Ｃ
が１の時に入力線Ｉの値を、制御線ＣがＸまたはＺの時
にＸをそれぞれ出力する。図９（ｅ）は入力値がＺにな
ったときその直前の値を出力する仮想的なラッチ素子Ｔ
ＳＷＬである。図９（ｅ）は信号強度を考慮しない結線
論理素子ＴＳＷである。この素子は図２、図４に示す等
価回路で用いる。
各素子の真理値表である。図９（ａ）は仮想的なセレク
タ素子ＳＳＥＬである。ＳＳＥＬは制御線Ｃと２本の入
力信号線Ｉ０，Ｉ１と出力線Ｏを持つ。出力線Ｏは制御
線Ｃが０の時Ｉ０を、制御線Ｃが１の時Ｉ１を、制御線
ＣがＸまたはＺの時Ｘを出力する。図９（ｂ）ＷＬＶは
信号強度値により出力の信号論理値が変化する論理値結
線論理素子である。ＷＬＶは信号強度値を入力するＩ０
ｓ，Ｉ１ｓと信号論理値を入力するＩ０ｖ，Ｉ１ｖの４
入力線と出力線Ｏを持つ。出力線Ｏは信号強度値の強い
側の入力信号論理値を出力する。例えば、Ｉ０ｓが１
（信号強度値Ｒ）、Ｉ１ｓがＺ（信号強度値Ｚ）の場合
はＩ０ｓの方が強いので、出力ＯにＩ０ｖの値を出力す
る。Ｉ０ｓとＩ１ｓの値が等しい場合、あるいはＩ０
ｓ，Ｉ１ｓのどちらかに信号強度不確定Ｘが入力された
場合は通常の結線論理素子と同様にＩ０ｖとＩ１ｖの値
が等しい場合はその値を、双方が異なるか、あるいはど
ちらか一方に不確定値Ｘが入力された場合はＸを、どち
らか一方にハイ・インピーダンス値Ｚが入力された場合
はもう一方の入力値をそれぞれ出力する。図９（ｃ）Ｗ
ＬＳは結線論理の信号強度を決定する強度値結線論理素
子である。ＷＬＳは入力線Ｉ０，Ｉ１と出力線Ｏを持
つ。出力Ｏは入力線の値を信号強度値と考え、その内の
強い方の信号強度値を出力する。図９（ｄ）はスリース
テートバッファＴＳＧで制御線Ｃと入力線Ｉと出力線Ｏ
を持つ。出力線Ｏは制御線Ｃが０の時にＺを、制御線Ｃ
が１の時に入力線Ｉの値を、制御線ＣがＸまたはＺの時
にＸをそれぞれ出力する。図９（ｅ）は入力値がＺにな
ったときその直前の値を出力する仮想的なラッチ素子Ｔ
ＳＷＬである。図９（ｅ）は信号強度を考慮しない結線
論理素子ＴＳＷである。この素子は図２、図４に示す等
価回路で用いる。
【００２０】つぎに図８の双方向トランジスタ回路例の
動作を順を追って説明する。
動作を順を追って説明する。
【００２１】図１０は回路例の初期状態を表す図であ
る。双方向トランジスタの等価回路内の結線は複雑であ
るため、省略してある。また図中の括弧［］内の値は各
素子の出力値、あるいは信号線の値である。初期状態で
は固定値１が入力されているＳｉｓ以外は全てＸであ
る。
る。双方向トランジスタの等価回路内の結線は複雑であ
るため、省略してある。また図中の括弧［］内の値は各
素子の出力値、あるいは信号線の値である。初期状態で
は固定値１が入力されているＳｉｓ以外は全てＸであ
る。
【００２２】図１１はＲＡＭセルへの書き込み動作を説
明する図である。この図において書き込み制御線ＷＥが
１に、入力線Ｉが０に、ワード選択線ＷＯＲＤが１にそ
れぞれ変化している。つぎに、スリーステートゲートＴ
ＳＧ６０４１の出力が０に、セレクタ素子ＳＳＥＬ６０
４２の出力がそれぞれ０に変化し、双方向トランジスタ
のドレイン入力線Ｄｉｖが０に、Ｄｉｓが１に、さらに
ゲート入力線Ｇが１に変化する。Ｄｉｖ，Ｄｉｓの変化
により論理値結線論理素子ＷＬＶ６０１１の出力は０
に、ＷＬＳ６０１２の出力も０に変化する。セレクタ素
子６０１３、６０１５、６０１６、６０１８の各制御線
はゲート入力Ｇに接続しており、Ｇが１であるためＷＬ
Ｖの出力とＷＬＳの出力が選択され、各セレクタ素子の
出力は全て０になる。同様に仮想的なラッチ素子ＴＳＷ
Ｌ６０１４、６０１７の出力も０となり、双方向トラン
ジスタ等価回路の出力Ｓｏｖ，Ｓｏｓ，Ｄｏｖ，Ｄｏｓ
は全て０になる。その結果ビット線の出力Ｏは０とな
り、インバータ６０３の出力は１、さらにインバータ６
０２の出力は０になる。そして双方向トランジスタのソ
ース入力線Ｓｉｓは０になるが、信号強度入力Ｓｉｓが
Ｒであるため、ＷＬＶとＷＬＳの出力は変化しない。
明する図である。この図において書き込み制御線ＷＥが
１に、入力線Ｉが０に、ワード選択線ＷＯＲＤが１にそ
れぞれ変化している。つぎに、スリーステートゲートＴ
ＳＧ６０４１の出力が０に、セレクタ素子ＳＳＥＬ６０
４２の出力がそれぞれ０に変化し、双方向トランジスタ
のドレイン入力線Ｄｉｖが０に、Ｄｉｓが１に、さらに
ゲート入力線Ｇが１に変化する。Ｄｉｖ，Ｄｉｓの変化
により論理値結線論理素子ＷＬＶ６０１１の出力は０
に、ＷＬＳ６０１２の出力も０に変化する。セレクタ素
子６０１３、６０１５、６０１６、６０１８の各制御線
はゲート入力Ｇに接続しており、Ｇが１であるためＷＬ
Ｖの出力とＷＬＳの出力が選択され、各セレクタ素子の
出力は全て０になる。同様に仮想的なラッチ素子ＴＳＷ
Ｌ６０１４、６０１７の出力も０となり、双方向トラン
ジスタ等価回路の出力Ｓｏｖ，Ｓｏｓ，Ｄｏｖ，Ｄｏｓ
は全て０になる。その結果ビット線の出力Ｏは０とな
り、インバータ６０３の出力は１、さらにインバータ６
０２の出力は０になる。そして双方向トランジスタのソ
ース入力線Ｓｉｓは０になるが、信号強度入力Ｓｉｓが
Ｒであるため、ＷＬＶとＷＬＳの出力は変化しない。
【００２３】以上の動作により、ＲＡＭセルを構成する
インバータ６０２、６０３に値が書き込まれる。この動
作では双方向トランジスタのドレイン側からソース側へ
信号が伝わったことになる。
インバータ６０２、６０３に値が書き込まれる。この動
作では双方向トランジスタのドレイン側からソース側へ
信号が伝わったことになる。
【００２４】図１２はＲＡＭセルがデータを保持してい
る状態を説明する図である。この図において、書き込み
制御線ＷＥは１から０へ、ワード線ＷＯＲＤも１から０
へと変化する。その結果、スリーステートバッファ７０
４１の出力はＺに、セレクタ素子ＳＳＥＬ７０４２の出
力もＺに変化し、双方向トランジスタのドレイン入力も
信号論理値Ｄｉｖ、信号強度ＤｉｓともＺに変化する。
また、ワード線に接続する双方向トランジスタのゲート
入力Ｇも０に変化する。入力値の変化に伴い、ＷＬＳ７
０１２の出力も１に変化するが、セレクタ素子ＳＳＥＬ
７０１３、７０１５、７０１６、７０１８の制御線につ
ながるゲート入力Ｇが０であるため、各セレクタ素子は
ソース入力Ｓｉｖ、Ｓｉｓ、ドレイン入力Ｄｉｖ、Ｄｉ
ｓを選択する。そのため、セレクタ素子７０１５の出力
は１に、セレクタ素子７０１６の出力はＺに、セレクタ
素子７０１８の出力もＺに変化する。セレクタ素子７０
１６の出力はＺに変化するが仮想的なラッチ素子ＴＳＷ
Ｌ７０１７の出力は直前の値０を保持するため変化せ
ず、信号強度出力のＳｏｓ、Ｄｏｓのみ変化する。
る状態を説明する図である。この図において、書き込み
制御線ＷＥは１から０へ、ワード線ＷＯＲＤも１から０
へと変化する。その結果、スリーステートバッファ７０
４１の出力はＺに、セレクタ素子ＳＳＥＬ７０４２の出
力もＺに変化し、双方向トランジスタのドレイン入力も
信号論理値Ｄｉｖ、信号強度ＤｉｓともＺに変化する。
また、ワード線に接続する双方向トランジスタのゲート
入力Ｇも０に変化する。入力値の変化に伴い、ＷＬＳ７
０１２の出力も１に変化するが、セレクタ素子ＳＳＥＬ
７０１３、７０１５、７０１６、７０１８の制御線につ
ながるゲート入力Ｇが０であるため、各セレクタ素子は
ソース入力Ｓｉｖ、Ｓｉｓ、ドレイン入力Ｄｉｖ、Ｄｉ
ｓを選択する。そのため、セレクタ素子７０１５の出力
は１に、セレクタ素子７０１６の出力はＺに、セレクタ
素子７０１８の出力もＺに変化する。セレクタ素子７０
１６の出力はＺに変化するが仮想的なラッチ素子ＴＳＷ
Ｌ７０１７の出力は直前の値０を保持するため変化せ
ず、信号強度出力のＳｏｓ、Ｄｏｓのみ変化する。
【００２５】この状態でワード選択線ＷＯＲＤが０のま
ま書き込み制御線ＷＥが１になっても（すなわち他のＲ
ＡＭセルが選択され、書き込まれている状態）、ドレイ
ン入力Ｄｉｖ、Ｄｉｓ、続いて結線論理素子ＷＬＶ７０
１１、ＷＬＳ７０１２の出力、セレクタ素子ＳＳＥＬ７
０１６、７０１８の出力、さらに仮想的なラッチ７０１
７の出力、ドレイン出力Ｄｏｖ、Ｄｏｓの出力は変化
し、ビット線の出力Ｏの値は変化する。しかし、ソース
出力Ｓｏｖ、Ｓｏｓは全く影響を受けず、ＲＡＭセルを
構成するインバータ７０２、７０３の出力値は変化せ
ず、データは保持される。
ま書き込み制御線ＷＥが１になっても（すなわち他のＲ
ＡＭセルが選択され、書き込まれている状態）、ドレイ
ン入力Ｄｉｖ、Ｄｉｓ、続いて結線論理素子ＷＬＶ７０
１１、ＷＬＳ７０１２の出力、セレクタ素子ＳＳＥＬ７
０１６、７０１８の出力、さらに仮想的なラッチ７０１
７の出力、ドレイン出力Ｄｏｖ、Ｄｏｓの出力は変化
し、ビット線の出力Ｏの値は変化する。しかし、ソース
出力Ｓｏｖ、Ｓｏｓは全く影響を受けず、ＲＡＭセルを
構成するインバータ７０２、７０３の出力値は変化せ
ず、データは保持される。
【００２６】図１３はＲＡＭセルからデータを読みだす
動作を説明する図である。この図において、ワード線Ｗ
ＯＲＤが０から１へ変化する。ワード線ＷＯＲＤの変化
により、双方向トランジスタのゲート入力Ｇも１に変化
し、セレクタ素子ＳＳＥＬ８０１３、８０１５、８０１
６、８０１８の選択する信号も、結線論理素子ＷＬＶ８
０１１、ＷＬＳ８０１２の出力となる。この時、結線論
理素子の出力は、ドレイン入力側の信号強度Ｄｉｓが
Ｚ、ソース入力側の信号強度ＳｉｓがＲ（論理値１）で
あるため、ソース入力側の値、すなわち信号論理値０
（ＷＬＶ８０１１の出力）、信号強度値Ｒ（論理値とし
ては１、ＷＬＳ８０１２の出力）を出力する。その結
果、ドレイン出力Ｄｏｖ、Ｄｏｓには信号論理値０と信
号強度Ｒ（１）が伝わり、ビット線にはソース入力の値
が出力されることになる。
動作を説明する図である。この図において、ワード線Ｗ
ＯＲＤが０から１へ変化する。ワード線ＷＯＲＤの変化
により、双方向トランジスタのゲート入力Ｇも１に変化
し、セレクタ素子ＳＳＥＬ８０１３、８０１５、８０１
６、８０１８の選択する信号も、結線論理素子ＷＬＶ８
０１１、ＷＬＳ８０１２の出力となる。この時、結線論
理素子の出力は、ドレイン入力側の信号強度Ｄｉｓが
Ｚ、ソース入力側の信号強度ＳｉｓがＲ（論理値１）で
あるため、ソース入力側の値、すなわち信号論理値０
（ＷＬＶ８０１１の出力）、信号強度値Ｒ（論理値とし
ては１、ＷＬＳ８０１２の出力）を出力する。その結
果、ドレイン出力Ｄｏｖ、Ｄｏｓには信号論理値０と信
号強度Ｒ（１）が伝わり、ビット線にはソース入力の値
が出力されることになる。
【００２７】以上の動作では双方向トランジスタのソー
ス側からドレイン側へ信号が伝わったことになる。
ス側からドレイン側へ信号が伝わったことになる。
【００２８】本実施例によれば、双方向に信号が流れる
トランジスタを含む論理回路を従来の４値の信号値を扱
い、単方向の素子のみを用いた論理シミュレータにおい
て高精度にシミュレーションすることができる。
トランジスタを含む論理回路を従来の４値の信号値を扱
い、単方向の素子のみを用いた論理シミュレータにおい
て高精度にシミュレーションすることができる。
【００２９】
【発明の効果】本発明によれば、二つの結線論理素子と
二つの短方向トランジスタを必要とする従来の双方向ト
ランジスタの等価回路に比べ、一つの結線論理素子と二
つのセレクタ素子で等価回路を構成できるため、少ない
素子数で構成できる。また４値の論理シミュレータにお
いても双方向トランジスタの動作を信号強度も考慮した
正確な論理シミュレーションが可能である。
二つの短方向トランジスタを必要とする従来の双方向ト
ランジスタの等価回路に比べ、一つの結線論理素子と二
つのセレクタ素子で等価回路を構成できるため、少ない
素子数で構成できる。また４値の論理シミュレータにお
いても双方向トランジスタの動作を信号強度も考慮した
正確な論理シミュレーションが可能である。
【図１】図１は本発明の請求項１を説明する図である。
【図２】図２は図１の方法を実施した等価回路を説明す
る図である。
る図である。
【図３】図３は従来の双方向トランジスタの等価回路を
表す図である。
表す図である。
【図４】図４は本発明の請求項２を説明する図である。
【図５】図５は図４の方法を実施した等価回路を説明す
る図である。
る図である。
【図６】図６は本発明の請求項３を説明する図である。
【図７】図７は図６の方法を実施した等価回路を説明す
る図である。
る図である。
【図８】図８は請求項３による等価回路の動作を説明す
るための論理回路とその等価回路の例である。
るための論理回路とその等価回路の例である。
【図９】図９は図８で用いた素子の機能を示す真理値表
である。
である。
【図１０】図１０は図８で示した回路例の初期状態を表
す図である。
す図である。
【図１１】図１１は図８で示した回路例の書き込み動作
を表す図である。
を表す図である。
【図１２】図１２は図８で示した回路例のデータの保持
状態を表す図である。
状態を表す図である。
【図１３】図１３は図８で示した回路例の読みだし動作
を表す図である。
を表す図である。
２０１…Ｓ側入力素子、２０２…Ｓ側出力素子、２０３
…Ｄ側入力素子、２０４…Ｄ側出力素子、２０５…Ｓ側
結線論理素子、２０６…Ｄ側結線論理素子、２０７…結
線論理素子、２０８…Ｓ側セレクタ素子、２０９…Ｄ側
セレクタ素、Ｇ…スイッチ切り替え線（ゲート入力）、
Ｓｉ…ソース側入力、Ｄｉ…ドレイン側入力、Ｓｏ…ソ
ース側出力、Ｄｏ…ドレイン側出力、１１…双方向トラ
ンジスタ、２１１，２１２…結線論理素子、２２１，２
２２…単方向トランジスタ、５０１…Ｓ側ラッチ素子、
５０２…Ｄ側ラッチ素子、７１…Ｓ側入力素子、７２…
Ｓ側出力素子、７３…Ｓ側信号強度出力素子、７４…Ｄ
側入力素子、７５…Ｄ側出力素子、７６…Ｄ側信号強度
出力素子、７７…Ｓ側論理値結線論理素子、７８…Ｓ側
強度値結線論理素子、７９…Ｄ側論理値結線論理素子、
７１０…Ｄ側強度値結線論理素子、７１１…論理値結線
論理素子、７１２…強度値結線論理素子、７１３…Ｓ側
論理値用セレクタ素子、７１４…Ｓ側強度値用セレクタ
素子、７１５…Ｄ側論理値用セレクタ素子、７１６…Ｄ
側強度値用セレクタ素子、７１７…Ｓ側ラッチ素子、７
１８…Ｄ側ラッチ素子、Ｇ…スイッチ切り替え線（ゲー
ト入力）、Ｓｉｖ…ソース側論理値入力、Ｓｉｓ…ソー
ス側強度値入力、Ｄｉｖ…ドレイン側論理値入力、Ｄｉ
ｓ…ドレイン側強度値入力、Ｓｏｖ…ソース側論理値出
力、Ｓｏｓ…ソース側強度値出力、Ｄｏｖ…ドレイン側
論理値出力、Ｄｏｓ…ドレイン側強度値出力、３０１…
双方向トランジスタ、３０２，３０３…インバータ、３
０２１…固定値Ｒ、３０４…スリーステートバッファ、
３０５…ゲート、３０６…ソース、３０７…ドレイン、
３０１１…論理値結線論理素子ＷＬＶ、３０１２…強度
値結線論理素子ＷＬＳ、３０１３，３０１５，３０１
６，３０１８，３０４２…セレクタ素子ＳＳＥＬ、３０
１４，３０１７…仮想的なラッチ素子ＴＳＷＬ、３０４
１…スリーステートバッファ、６０２，６０３…インバ
ータ、６０１１…論理値結線論理素子ＷＬＶ、６０１２
…強度値結線論理素子ＷＬＳ、６０１３，６０１５，６
０１６，６０１８，６０４２…セレクタ素子ＳＳＥＬ、
６０１４，６０１７…仮想的なラッチ素子ＴＳＷＬ、６
０４１…スリーステートバッファ、７０２，７０３…イ
ンバータ、７０１１…論理値結線論理素子ＷＬＶ、７０
１２…強度値結線論理素子ＷＬＳ、７０１３，７０１
５，７０１６，７０１８，７０４２…セレクタ素子ＳＳ
ＥＬ、７０１４，７０１７…仮想的なラッチ素子ＴＳＷ
Ｌ、７０４１…スリーステートバッファ、８０２，８０
３…インバータ、８０１１…論理値結線論理素子ＷＬ
Ｖ、８０１２…強度値結線論理素子ＷＬＳ、８０１３，
８０１５，８０１６，８０１８，８０４２…セレクタ素
子ＳＳＥＬ、８０１４，８０１７…仮想的なラッチ素子
ＴＳＷＬ、８０４１…スリーステートバッファ。
…Ｄ側入力素子、２０４…Ｄ側出力素子、２０５…Ｓ側
結線論理素子、２０６…Ｄ側結線論理素子、２０７…結
線論理素子、２０８…Ｓ側セレクタ素子、２０９…Ｄ側
セレクタ素、Ｇ…スイッチ切り替え線（ゲート入力）、
Ｓｉ…ソース側入力、Ｄｉ…ドレイン側入力、Ｓｏ…ソ
ース側出力、Ｄｏ…ドレイン側出力、１１…双方向トラ
ンジスタ、２１１，２１２…結線論理素子、２２１，２
２２…単方向トランジスタ、５０１…Ｓ側ラッチ素子、
５０２…Ｄ側ラッチ素子、７１…Ｓ側入力素子、７２…
Ｓ側出力素子、７３…Ｓ側信号強度出力素子、７４…Ｄ
側入力素子、７５…Ｄ側出力素子、７６…Ｄ側信号強度
出力素子、７７…Ｓ側論理値結線論理素子、７８…Ｓ側
強度値結線論理素子、７９…Ｄ側論理値結線論理素子、
７１０…Ｄ側強度値結線論理素子、７１１…論理値結線
論理素子、７１２…強度値結線論理素子、７１３…Ｓ側
論理値用セレクタ素子、７１４…Ｓ側強度値用セレクタ
素子、７１５…Ｄ側論理値用セレクタ素子、７１６…Ｄ
側強度値用セレクタ素子、７１７…Ｓ側ラッチ素子、７
１８…Ｄ側ラッチ素子、Ｇ…スイッチ切り替え線（ゲー
ト入力）、Ｓｉｖ…ソース側論理値入力、Ｓｉｓ…ソー
ス側強度値入力、Ｄｉｖ…ドレイン側論理値入力、Ｄｉ
ｓ…ドレイン側強度値入力、Ｓｏｖ…ソース側論理値出
力、Ｓｏｓ…ソース側強度値出力、Ｄｏｖ…ドレイン側
論理値出力、Ｄｏｓ…ドレイン側強度値出力、３０１…
双方向トランジスタ、３０２，３０３…インバータ、３
０２１…固定値Ｒ、３０４…スリーステートバッファ、
３０５…ゲート、３０６…ソース、３０７…ドレイン、
３０１１…論理値結線論理素子ＷＬＶ、３０１２…強度
値結線論理素子ＷＬＳ、３０１３，３０１５，３０１
６，３０１８，３０４２…セレクタ素子ＳＳＥＬ、３０
１４，３０１７…仮想的なラッチ素子ＴＳＷＬ、３０４
１…スリーステートバッファ、６０２，６０３…インバ
ータ、６０１１…論理値結線論理素子ＷＬＶ、６０１２
…強度値結線論理素子ＷＬＳ、６０１３，６０１５，６
０１６，６０１８，６０４２…セレクタ素子ＳＳＥＬ、
６０１４，６０１７…仮想的なラッチ素子ＴＳＷＬ、６
０４１…スリーステートバッファ、７０２，７０３…イ
ンバータ、７０１１…論理値結線論理素子ＷＬＶ、７０
１２…強度値結線論理素子ＷＬＳ、７０１３，７０１
５，７０１６，７０１８，７０４２…セレクタ素子ＳＳ
ＥＬ、７０１４，７０１７…仮想的なラッチ素子ＴＳＷ
Ｌ、７０４１…スリーステートバッファ、８０２，８０
３…インバータ、８０１１…論理値結線論理素子ＷＬ
Ｖ、８０１２…強度値結線論理素子ＷＬＳ、８０１３，
８０１５，８０１６，８０１８，８０４２…セレクタ素
子ＳＳＥＬ、８０１４，８０１７…仮想的なラッチ素子
ＴＳＷＬ、８０４１…スリーステートバッファ。
Claims (3)
- 【請求項１】双方向に信号が流れるスイッチング素子を
含む論理回路の論理シミュレーションにおいて、前記ス
イッチング素子のスイッチ部分の両端に接続する素子を
入力線が接続する入力素子と出力線が接続する出力素子
に分類し、前記スイッチング素子の両端双方について各
出力素子の出力値を入力とする第一の結線論理素子を接
続し、前記スイッチング素子の両端双方の前記第一の結
線論理素子の出力値を入力とする第二の結線論理素子を
接続し、前記第二の結線論理素子の出力と前記スイッチ
ング素子の両端双方について前記第一の結線論理素子の
出力を前記スイッチング素子のスイッチ制御線により切
り替える仮想的なセレクタ素子をそれぞれ接続し、前記
仮想的なセレクタ素子の出力に前記スイッチング素子の
両端に接続するそれぞれの入力素子をそれぞれ接続する
ことを特徴とする双方向スイッチング素子の等価回路構
成方法。 - 【請求項２】前記スイッチング素子の等価回路を構成す
る前記仮想的なセレクタ素子の出力に仮想的なラッチ素
子を追加することを特徴とする請求項１記載の双方向ス
イッチング素子の等価回路構成方法。 - 【請求項３】双方向に信号が流れるスイッチング素子を
含む論理回路の論理シミュレーションにおいて、前記ス
イッチング素子のスイッチ部分の両端に接続する素子を
入力線が接続する入力素子と出力線が接続する出力素子
に分類し、前記スイッチング素子の両端双方について各
出力素子の入力値から各出力素子の信号強度値を求める
素子を接続し、前記スイッチング素子の両端双方につい
て各出力素子の出力値と前記信号強度値を求める素子の
出力値から結線論理の信号論理値を求める第一の論理値
結線論理素子を接続し、前記スイッチング素子の両端双
方について各出力素子の前記信号強度値を求める素子の
出力値から結線論理の信号強度値を求める第一の強度値
結線論理素子を接続し、前記スイッチング素子の両端双
方の前記第一の論理値結線論理素子の出力値と前記第一
の強度値結線論理素子の出力値を入力とする第二の論理
値結線論理素子を接続し、前記スイッチング素子の両端
双方の前記第一の強度値結線論理素子の出力値を入力と
する第二の強度値結線論理素子を接続し、前記第二の論
理値結線論理素子の出力と前記スイッチング素子の両端
双方について前記第一の論理値結線論理素子の出力を前
記スイッチング素子のスイッチ制御線により切り替える
第一の仮想的なセレクタ素子をそれぞれ接続し、双方の
前記第一のセレクタ素子の出力に仮想的なラッチ素子を
接続し、前記第二の強度値結線論理素子の出力と双方の
前記第一の強度値結線論理素子の出力を前記スイッチン
グ素子のスイッチ制御線により切り替える第二の仮想的
なセレクタ素子をそれぞれ接続し、前記仮想的なラッチ
素子の出力に前記スイッチング素子の両端に接続するそ
れぞれの入力素子をそれぞれ接続し、前記第二の強度値
結線論理素子の出力に前記スイッチング素子の両端に接
続するそれぞれの入力素子のうち信号強度値を入力する
素子にそれぞれ接続することを特徴とする双方向スイッ
チング素子の等価回路構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059984A JPH05266117A (ja) | 1992-03-17 | 1992-03-17 | 双方向スイッチング素子の等価回路構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059984A JPH05266117A (ja) | 1992-03-17 | 1992-03-17 | 双方向スイッチング素子の等価回路構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266117A true JPH05266117A (ja) | 1993-10-15 |
Family
ID=13128947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059984A Pending JPH05266117A (ja) | 1992-03-17 | 1992-03-17 | 双方向スイッチング素子の等価回路構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701254A (en) * | 1995-01-30 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Switch level simulation system |
| JP5056856B2 (ja) * | 2007-10-18 | 2012-10-24 | 富士通株式会社 | 論理回路モデルの検証方法及び装置 |
-
1992
- 1992-03-17 JP JP4059984A patent/JPH05266117A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701254A (en) * | 1995-01-30 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Switch level simulation system |
| JP5056856B2 (ja) * | 2007-10-18 | 2012-10-24 | 富士通株式会社 | 論理回路モデルの検証方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |