CN113724764A - 基于非易失存储器的乘法装置 - Google Patents

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Abstract

本发明提供了一种基于非易失存储器的乘法装置，包括：数据存储电路及电压降电路；数据存储电路包括：非易失存储器，非易失存储器两端分别连接到数据存储电路的位线BL及位线BLB，所述非易失存储器包括：至少两个存储单元，所述的存储单元串联连接；所述电压降电路通过一晶体管连接到数据存储电路的位线BLB；所述位线BL一端连接高电平以使非易失存储器向位线BLB放电生成第一电信号，所述位线BLB连接低电平，电压降电路通过晶体管控制位线BLB接地以生成第二电信号，以根据所述第一电信号和第二电信号实现乘法运算。本发明提供的基于非易失存储器的乘法装置，能够在开关比较低的非易失存储器中实现多比特乘法。

Description

基于非易失存储器的乘法装置
技术领域
本发明涉及存储器技术，具体的讲是一种基于非易失存储器的乘法装置。
背景技术
深度神经网络是近年来人工智能领域非常热门的一个方向，该技术的核心思想来源于大脑的层次处理机制，通过不断地乘法和加法操作来对数据进行处理，可以广泛应用于图像分类、自然语言处理、自动驾驶等领域。随着近年来计算机数据爆炸式的增长，深度神经网络对计算系统的性能要求越来越高。目前的计算平台主要是基于冯诺依曼架构的，即计算单元和数据是分离的。在指令执行阶段，处理器根据指令通过总线从内存中获取数据，完成计算后再将结果通过总线写回内存。这种存算分离的设计虽然提高了计算系统的计算能力，但是内存和计算单元通过总线连接的方式同样限制了数据传输的带宽，同时也会产生较长的时间延迟和巨大的功耗。因此，为了解决这一问题，提出了内存计算(Computing-In-Memory，缩写为CIM)平台，即在内存阵列中进行运算的硬件设计。通过在内存中完成深度神经网络中的乘法操作，可以大大减小数据传输，实现更节能更高效的信息处理。
目前，构建内存计算平台的主要存储器为传统的CMOS存储器和非易失存储器(Non-volatile Memory，缩写为NVM)。然而，随着CMOS工艺尺寸的不断缩小，面积和功耗成为制约CMOS技术发展的关键因素。而非易失存储器因其非易失性，低功耗，集成度高，以及与CMOS有良好兼容性等特点，有望成为下一代主流通用存储器。因此，越来越多的研究倾向于使用非易失存储器构建内存计算平台。在基于NVM的内存计算平台中，通过同时激活多个存储单元，检测区分这些存储单元在位线上形成的电流或电压以实现相应的逻辑或运算操作。然而，这一方案是有条件限制的，即在不同的运算结果之间的电压或电流差必须足够大以满足电路的稳定性要求。
现有技术的一种基于阻变存储器(RRAM)的二值神经网络(Binary NeuralNetworks，缩写为BNN)内存计算的设计方案。通过对RRAM数据存储阵列外围电路进行修改，同时选中存储阵列中的两行存储单元、利用不同的状态代表不同的数值，从而实现了同或逻辑操作。该设计的主要工作原理是通过使用灵敏放大器，来检测位线电压信号的差异，从而完成逻辑的操作。该方案只能完成一些简单的逻辑操作，因为逻辑操作的结果相对单一，通过灵敏放大器可以很容易的将结果读出。但是，该结构在进行逻辑操作时，对存储器的开关比有一定的要求，必须要开关比足够高，才可能准确的完成逻辑操作。此外，对于比较复杂的运算操作，比如多比特精度的乘法，运算结果有很多种情况，如果采用这种结构设计，其结果就是每种输出信号之间的差异很小，因此根本无法准确读出乘法的结果。
现有技术还有一种基于RRAM的模拟内存计算方案，该方案设计了一个54×108的RRAM交叉开关阵列，利用专门的混合信号电路激活相应的交叉位元并进行相应的操作。根据所调制的模拟信号的差异，可以选中不同的存储单元，从而产生不同的输出信号。但是该方案利用模拟信号来选择相应的存储单元，在存储阵列比较大的情况下，就需要产生很多不同的模拟信号来进行选择，因此，其信号裕度可能会很小，导致信号难以准确区分。
因此，对于一些开关比低的非易失性存储器，在传统的存储器阵列中难以实现乘法等复杂的运算操作。鉴于此，有必要设计一种新的基于非易失存储器的内存计算阵列以解决上述技术问题。
发明内容
针对现有技术中的缺陷，利用非易失存储器实现多比特精度的乘法，本发明提供了一种基于非易失存储器的乘法装置，该乘法装置包括：数据存储电路及电压降电路；其中，
所述的数据存储电路包括：非易失存储器，所述非易失存储器两端分别连接到数据存储电路的位线BL及位线BLB，所述非易失存储器包括：至少两个存储单元，所述的存储单元串联连接；
所述电压降电路通过一晶体管连接到数据存储电路的位线BLB；
所述位线BL一端连接高电平以使非易失存储器向位线BLB放电生成第一电信号，电压降电路通过晶体管控制位线BLB接地以生成第二电信号，以根据所述第一电信号和第二电信号实现乘法运算。
本发明实施例中，所述的电压降电路包括：多个MOS管，各MOS管串联连接。
本发明实施例中，所述的数据存储电路还包括：多个晶体管；
存储单元通过晶体管串联，各存储单元分别通过一晶体管连接到数据存储电路的位线BL及位线BLB。
本发明实施例中，所述的装置还包括：时域转换电路；
所述时域转换电路连接到数据存储电路的位线BL的另一端；
所述时域转换电路，用于将所述的第一电信号和第二电信号进行时域转换。
本发明实施例中，所述的装置还包括：差值补偿电路；
所述的差值补偿电路与所述时域转换电路并联连接到数据存储电路的位线BL的另一端，以控制所述高电平与位线BLB的连接。
本发明实施例中，
所述的时域转换电路和差值补偿电路均包括：串联连接的反相器和缓冲器；
所述的时域转换电路和差值补偿电路分别通过各自的反相器连接到所述的数据存储电路的位线BL的另一端。本发明实施例中，所述时域转换电路和差值补偿电路通过各自的反相器均连接到第一MOS管，通过所述第一MOS管连接到数据存储电路的位线BL的另一端；
所述时域转换电路的缓冲器连接到模数转换器；
所述差值补偿电路的缓冲器连接到位线BLB与高电平之间的一晶体管。
本发明实施例中，所述装置还包括：第一晶体管；所述的电压降电路连接到数据存储电路的位线BLB与地线之间的第一晶体管。
本发明实施例中，所述的数据存储电路的位线BL的另一端通过一晶体管接地。
本发明实施例中，所述的电压降电路一端通过晶体管连接高电平，电压降电路中各MOS管之间通过晶体管串联。
本发明提供的一种基于非易失存储器的乘法装置，提供了一种基于非易失随机存储器的多比特精度乘法电路，能够在开关比较低的非易失存储器中实现多比特乘法。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中提供的基于非易失存储器的乘法装置的示意图；
图2为本发明实施例中存储单元串联的结构示意图；
图3为本发明一实施例的示意图；
图4为本发明实施例中电路乘法结果的时序波形图；
图5为本发明一实施例的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明通过基于非易失存储器的乘法装置提供了一种基于非易失随机存储器的多比特精度乘法电路，能够在开关比较低的非易失存储器中实现多比特乘法。本发明提供的一种基于非易失存储器的乘法装置，包括：数据存储电路及电压降电路；其中，
所述的数据存储电路包括：非易失存储器，所述非易失存储器两端分别连接到数据存储电路的位线BL及位线BLB；
所述电压降电路包括：MOS管，所述MOS管连接到数据存储电路的位线BLB；
所述位线BL一端连接高电平以使非易失存储器向位线BLB放电生成第一电信号，所述位线BLB连接低电平，通过晶体管控制位线BLB与地的连接以生成第二电信号，以根据所述第一电信号和第二电信号实现乘法运算。
本发明提供的基于非易失存储器的乘法装置，在进行运算操作时，一侧的位线BL会被预充到高电压，而另一侧的位线BLB则与低电压导通。要参与运算操作的非易失存储器会被同时打开。而预充到高电平的位线BL则会通过这些打开的基于非易失存储器向另一条位线BLB放电，由于非易失存储器状态的不同，位线BL电压下降的幅度也不相同，生成第一电信号。同时，由于电压降电路与位线BLB相连，所以位线BL电压下降的幅度也会受到电压降电路影响，从而生成第二电信号。本发明提供的基于非易失存储器的乘法装置，通过对数据存储电路生成的第一电信号和电压降电路的第二电信号进行处理，从而实现乘法运算。
如图1所示，为本发明一实施例中提供的基于非易失存储器的乘法装置的示意图，其包括：数据存储电路101，电压降电路102，时域转换电路103和差值增益电路104。
其中，时域转换电路103和差值增益电路104并联，并与非易失存储器中的位线BL相连，电压降电路连接在位线BLB上。同时，用差值增益电路104的输出信号来控制高电平与位线BLB的连接，这样，当差值增益电路产生不同的信号时，位线BLB上就会获得不同的补偿。
在进行运算操作时，一侧的位线BL会被预充到高电压，而另一侧的位线BLB则与低电压导通。通过存储器译码电路的译码操作，该列数据存储电路101中要参与运算操作的多个存储单元会被同时打开。而预充到高电平的位线BL则会通过这些打开的非易失存储器向位线BLB放电，由于存储单元状态的不同，位线BL电压下降的幅度也不相同，即生成第一电信号。
同时，由于电压降电路与位线BLB相连，所以位线BL电压下降的幅度也会受到电压降电路影响，即生成第二电信号。
时域转换电路会将这一下降幅度的差异转化到时间域，即当存储单元存储状态不同或电压降电路的输出信号不同时，时域转换电路的输出信号的上升沿会在不同的时刻到来。通过检测时域转换电路在不同时刻的输出，可以得到不同的结果。即本发明实施例中，通过时域转换电路将所述的第一电信号和第二电信号进行时域转换。
本发明实施例中，最后，通过模数转换器将时域转换电路的输出信号转化为数字信号，从而得到每种情况下的乘法结果。
现有技术中，内存计算的实现都是基于存储单元并联的数据存储结构，即位线的电流同时流过被打开的存储单元。在这种结构下，存储状态的差异会使得位线放电速度有所不同，从而使得时域转换电路输出信号的上升沿在不同时刻到来，然而由于其并联的结构限制，不同存储状态下上升沿的到来时间的差异不大，从而难以实现乘法这样的复杂运算操作。本发明通过将存储单元串联的数据存储电路，即将所有被选中的存储单元串联起来，使电流依次通过每个存储单元，图2所示为存储单元串联的结构示意图。在这种串联的结构下，不同存储状态下上升沿到来时间的差异，即信号裕度有了明显增加。因此，可以利用这些存储单元代表乘法操作的一个操作数。此外，由于电压降电路同样会对时域转换电路的输出信号产生影响，本发明的乘法装置利用电压降电路产生的不同信号来代表另一个乘法的操作数。这样，在每种不同的存储状态下，当电压降电路产生不同的信号时，就对应了一个乘数和另一个乘数相乘的操作，并且会在时域转换电路产生唯一的一个输出信号对应于该乘法的结果。
为了实现更高精度和更复杂的运算操作，本发明的乘法装置还包括差值补偿电路，通过差值增益电路来进一步扩大信号裕度。本发明的乘法装置通过这种将存储单元串联的电路结构和差值增益电路的设计，可以大大增加信号裕度，从而可以实现复杂的运算操作。
图3所示，为本发明一具体实施方式，本实施例中，通过3个晶体管和1个存储单元来实现电路结构的串联，通过反相器实现电压信号到时域的转换，通过反相器实现信号裕度的扩展，并通过多个MOS管串联实现不同电压的输入。在此实施例中，以3比特乘法为例进行说明，进而本领域技术人员可以推广到n比特精度。本发明实施例中，非易失存储器采用的是STT-MRAM单元设计。
如图3所示的实施例中，电压降电路的MOS管与非易失存储器存储单元的数量相同，各MOS管串联连接。本发明具体实施例中，电压降电路的目的是产生足够多的电压信号来代表其中的一个乘数，MOS管的数量可以更多，即MOS管的数量不必与非易失存储器存储单元的数量相同以根据需要选取不同的电压值。
本发明实施例中，所述的数据存储电路还包括：晶体管；
存储单元通过晶体管串联，各存储单元两端分别通过一晶体管连接到数据存储电路的位线BL及位线BLB。
本发明实施例中，还包括：时域转换电路；
如图3所示，时域转换电路由反相器和缓冲器串联组成，通过一反相器连接到数据存储电路的位线BL
所述时域转换电路连接到数据存储电路的位线BL的另一端；
所述时域转换电路，用于将所述的第一电信号和第二电信号进行时域转换。
如图3所示，本实施例中，所述的装置还包括：差值补偿电路。
本发明实施例中，差值增益电路和时域转换电路都是通过一个反相器和一个缓冲器实现，如图3所示，差值增益电路和时域转换电路都是由反相器和缓冲器串联组成；本发明实施例中，差值增益电路用的反相器的晶体管尺寸小于时域转换电路的反相器的晶体管尺寸。
所述的差值补偿电路与时域转换电路并联连接到数据存储电路的位线BL，以控制所述高电平与位线BLB的连接。
本发明实施例中，所述时域转换电路和差值补偿电路通过各自的反相器连接到第一MOS管，通过所述第一MOS管连接到数据存储电路的位线BL的另一端。
所述时域转换电路的缓冲器连接到模数转换器(ADC)；
所述差值补偿电路的缓冲器连接到位线BLB与高电平之间的一晶体管305，位线BLB通过晶体管305接高电平VDD，晶体管305连接到位线BLB，位线BLB通过晶体管N1接地。
本发明实施例中，所述的电压降电路通过一晶体管301连接到数据存储电路的位线BLB的另一端。
本发明实施例中，所述的数据存储电路的位线BL的另一端通过一晶体管302接地,。
本发明实施例中，所述的电压降电路一端通过晶体管303连接高电平，电压降电路中各MOS管之间通过晶体管串联，电压降电路的另一端通过晶体管304接地。
本实施例电路操作如下：
首先，对于乘法操作，有两个乘数，其中的一个乘数用存储单元的存储状态来表示。对于三比特的乘法，每个操作数共有23＝8个不同的取值，因此，可以用七个存储单元来表示其中的一个操作数，即用存储单元中“1”的个数来表示数字“0”-“7”。在每种状态下，存储单元的等效电阻都不相同，因而位线具有不同的放电速度。因为“0”和任何数相乘都为“0”，所以对于输入的乘数为“0”的情况，可以直接将其译码为信号IN_000，并利用该信号控制位线BLB与低电压直接导通(接地)，此时位线放电速度最快，即输出结果为“0”。因此，电压降电路只需要输出七个不同的信号，分别代表“1”-“7”即可。
本实施例中，电路具体操作如下：
首先，位线BL预充电到高电平后，通过七个同时选中的存储单元进行放电。由于七个存储单元的等效电阻共有八种不同的取值情况，相应的位线BL上会出现八种不同的电压降，对应的时域转换电路也会有八种不同的输出状态。又由于电压降电路会产生七种不同的电压，因此，在时域转换电路的每种输出状态下，都会有七种不同的情况，每种情况都代表了乘法运算最终的一个结果。
此外，差值补偿电路通过控制VDD向位线BLB中通入补偿电流的形式，来使得不同的输出信号之间的时间差值进一步增大，以满足更复杂的运算操作的要求。
图4所示为本发明实施例中电路乘法结果的时序波形图。
图4中的信号共有八组，从左至右分别代表存储单元中有零个“1”、一个“1”…七个“1”的情况。每组又有七种不同的情况。分别代表输入的操作数为“1”-“7”的情况，而每个具体的信号则代表了对应的两个数的乘积结果。
本发明实施例所提供的3比特精度的串联结构内存计算电路，可以大大扩展信号裕度，从而直接在存储阵列中实现3比特精度的乘法。并且，在信号裕度允许的情况下，可以继续扩展比特精度，在内存阵列中直接实现更高精度的乘法操作。解决了传统存储阵列中无法直接实现乘法等复杂运算操作的问题。
图5所示本发明一实施例所提供的具体说明n比特精度乘法的电路结构图。
在实现n比特乘法时，需要同时选中2n-1个存储单元，由电压降电路输出2n-1个不同的电压信号。其具体的操作和本发明实施例前述的3比特精度乘法下类似，在此不再赘述。
本发明提供的乘法装置，所提供的电路结构和现有内存计算电路功能对比，本发明的电路结构能够实现多比特精度乘法，而现有尽速的内存电路不能实现多比特精度乘法处理。
以上参照附图描述了本发明的优选实施方式。这些实施方式的许多特征和优点根据该详细的说明书是清楚的，因此所附权利要求旨在覆盖这些实施方式的落入其真实精神和范围内的所有这些特征和优点。此外，由于本领域的技术人员容易想到很多修改和改变，因此不是要将本发明的实施方式限于所例示和描述的精确结构和操作，而是可以涵盖落入其范围内的所有合适修改和等同物。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种基于非易失存储器的乘法装置，其特征在于，所述的乘法装置包括：数据存储电路及电压降电路；其中，
所述的数据存储电路包括：非易失存储器，所述非易失存储器两端分别连接到数据存储电路的位线BL及位线BLB，所述非易失存储器包括：至少两个存储单元，所述的存储单元串联连接；
所述电压降电路通过一晶体管连接到数据存储电路的位线BLB；
所述位线BL一端连接高电平以使非易失存储器向位线BLB放电生成第一电信号，电压降电路通过晶体管控制位线BLB接地以生成第二电信号，以根据所述第一电信号和第二电信号实现乘法运算。
2.如权利要求1所述的基于非易失存储器的乘法装置，其特征在于，所述的电压降电路包括：多个MOS管，各MOS管串联连接。
3.如权利要求1所述的基于非易失存储器的乘法装置，其特征在于，所述的数据存储电路还包括：多个晶体管；
各存储单元通过晶体管串联，并且各存储单元分别通过一晶体管连接到数据存储电路的位线BL及位线BLB。
4.如权利要求1所述的基于非易失存储器的乘法装置，其特征在于，所述的装置还包括：时域转换电路；
所述时域转换电路连接到数据存储电路的位线BL的另一端；
所述时域转换电路，用于对所述的第一电信号和第二电信号进行时域转换。
5.如权利要求4所述的基于非易失存储器的乘法装置，其特征在于，所述的装置还包括：差值补偿电路；
所述的差值补偿电路与所述时域转换电路并联连接到数据存储电路的位线BL的另一端，以控制所述高电平与位线BLB的连接。
6.如权利要求5所述的基于非易失存储器的乘法装置，其特征在于，所述的时域转换电路和差值补偿电路均包括：串联连接的反相器和缓冲器；
所述的时域转换电路和差值补偿电路分别通过各自的反相器连接到所述的数据存储电路的位线BL的另一端。
7.如权利要求6所述的基于非易失存储器的乘法装置，其特征在于，所述时域转换电路和差值补偿电路通过各自的反相器均连接到第一MOS管，通过所述第一MOS管连接到数据存储电路的位线BL的另一端；
所述时域转换电路的缓冲器连接到模数转换器；
所述差值补偿电路的缓冲器连接到位线BLB与高电平之间的一晶体管。
8.如权利要求1所述的基于非易失存储器的乘法装置，其特征在于，所述装置还包括：第一晶体管；
所述的电压降电路连接到数据存储电路的位线BLB与地线之间的第一晶体管。
9.如权利要求1所述的基于非易失存储器的乘法装置，其特征在于，所述的数据存储电路的位线BL的另一端通过一晶体管接地。
10.如权利要求2所述的基于非易失存储器的乘法装置，其特征在于，所述的电压降电路一端通过晶体管连接高电平，电压降电路中各MOS管之间通过晶体管串联。
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段念/基于薄膜晶体管的神经形态计算研究, 中国优秀博士论文, pages 1 - 143 *

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