JPH0658996A - 半導体集積回路チップ - Google Patents
半導体集積回路チップInfo
- Publication number
- JPH0658996A JPH0658996A JP4156639A JP15663992A JPH0658996A JP H0658996 A JPH0658996 A JP H0658996A JP 4156639 A JP4156639 A JP 4156639A JP 15663992 A JP15663992 A JP 15663992A JP H0658996 A JPH0658996 A JP H0658996A
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Abstract
(57)【要約】
【目的】半導体集積回路チップの動作を確認する際に、
製造不良により発生する出力レベル変動を半導体集積回
路チップの外部より論理信号を供給する事により検出す
る事ができる半導体集積回路チップを提供する。 【構成】差動形論理回路であるエミッタ結合論理回路２
のＶＲＥＦ入力端子５には、ＶＲＥＦ発生回路３の出力
が接続され、ＶＲＥＦ発生回路３の制御入力端子８はチ
ップの外部に接続される。このＶＲＥＦ発生回路３の制
御入力端子８にチップの外部より論理信号を供給する事
によりＶＲＥＦ発生回路３の出力であるＶＲＥＦ電圧を
変化させ、ＮＰＮバイポーラトランジスタ１２のリーク
等により発生する出力端子６および出力端子７のレベル
変動を検出する。
製造不良により発生する出力レベル変動を半導体集積回
路チップの外部より論理信号を供給する事により検出す
る事ができる半導体集積回路チップを提供する。 【構成】差動形論理回路であるエミッタ結合論理回路２
のＶＲＥＦ入力端子５には、ＶＲＥＦ発生回路３の出力
が接続され、ＶＲＥＦ発生回路３の制御入力端子８はチ
ップの外部に接続される。このＶＲＥＦ発生回路３の制
御入力端子８にチップの外部より論理信号を供給する事
によりＶＲＥＦ発生回路３の出力であるＶＲＥＦ電圧を
変化させ、ＮＰＮバイポーラトランジスタ１２のリーク
等により発生する出力端子６および出力端子７のレベル
変動を検出する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路チップ、
特に差動形論理回路を有する半導体集積回路チップに関
する。
特に差動形論理回路を有する半導体集積回路チップに関
する。
【０００２】
【従来の技術】図５に、従来のこ種の半導体集積回路チ
ップの一例を示す。この半導体集積回路チップ１は、バ
イポーラトランジスタを含む半導体集積回路チップであ
り、差動形論理回路であるエミッタ結合論理回路２と、
ＶＲＥＦ発生回路３とで構成される。
ップの一例を示す。この半導体集積回路チップ１は、バ
イポーラトランジスタを含む半導体集積回路チップであ
り、差動形論理回路であるエミッタ結合論理回路２と、
ＶＲＥＦ発生回路３とで構成される。
【０００３】エミッタ結合論理回路２の入力端子４には
論理信号が入力され、ＶＲＥＦ入力端子５にはＶＲＥＦ
発生回路３の出力端子９から基準電圧であるＶＲＥＦ電
圧が印加され、出力端子６および出力端子７から論理信
号が出力される。
論理信号が入力され、ＶＲＥＦ入力端子５にはＶＲＥＦ
発生回路３の出力端子９から基準電圧であるＶＲＥＦ電
圧が印加され、出力端子６および出力端子７から論理信
号が出力される。
【０００４】また、図６に、従来のこの種の半導体集積
回路チップの他の一例を示す。この半導体集積回路チッ
プ１は、差動形論理回路であるエミッタ結合論理回路２
と、ＶＲＥＦ端子１４とで構成される。
回路チップの他の一例を示す。この半導体集積回路チッ
プ１は、差動形論理回路であるエミッタ結合論理回路２
と、ＶＲＥＦ端子１４とで構成される。
【０００５】エミッタ結合論理回路２の入力端子４には
論理信号が入力され、ＶＲＥＦ入力端子５にはＶＲＥＦ
端子１４より基準電圧であるＶＲＥＦ電圧が供給され、
出力端子６および７から論理信号が出力される。
論理信号が入力され、ＶＲＥＦ入力端子５にはＶＲＥＦ
端子１４より基準電圧であるＶＲＥＦ電圧が供給され、
出力端子６および７から論理信号が出力される。
【０００６】図５および図６のチップ構成によれば、エ
ミッタ結合論理回路２は、入力端子４に入力される論理
信号がＶＲＥＦ発生回路３又はＶＲＥＦ端子１４よりＶ
ＲＥＦ入力端子５に供給されるＶＲＥＦ電圧よりハイレ
ベルの場合は、ＮＰＮバイポーラトランジスタ１２がオ
ンし、ＮＰＮバイポーラトランジスタ１３がオフするた
め、出力端子６にはロウレベルの論理出力、出力端子７
にはハイレベルの論理出力を出力する。また、ＶＲＥＦ
電圧よりロウレベルである場合は、ＮＰＮバイポーラト
ランジスタ１２はオフし、ＮＰＮバイポーラトランジス
タ１３はオンすることにより、出力端子６にはハイレベ
ルの論理出力、出力端子７にはロウレベルの論理出力を
出力する。
ミッタ結合論理回路２は、入力端子４に入力される論理
信号がＶＲＥＦ発生回路３又はＶＲＥＦ端子１４よりＶ
ＲＥＦ入力端子５に供給されるＶＲＥＦ電圧よりハイレ
ベルの場合は、ＮＰＮバイポーラトランジスタ１２がオ
ンし、ＮＰＮバイポーラトランジスタ１３がオフするた
め、出力端子６にはロウレベルの論理出力、出力端子７
にはハイレベルの論理出力を出力する。また、ＶＲＥＦ
電圧よりロウレベルである場合は、ＮＰＮバイポーラト
ランジスタ１２はオフし、ＮＰＮバイポーラトランジス
タ１３はオンすることにより、出力端子６にはハイレベ
ルの論理出力、出力端子７にはロウレベルの論理出力を
出力する。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路チップのうちの第１の例では、チップの動作を
保証する場合は動作保証条件の電源圧範囲及び温度範囲
に対して動作の確認のテストを行う際、製造不良により
エミッタ結合論理回路２のＮＰＮバイポーラトランジス
タ１２，１３にリークが発生したり素子及び配線の接続
部の抵抗大が発生すると、出力端子６および出力端子７
の信号レベルが設計値から変動する。
集積回路チップのうちの第１の例では、チップの動作を
保証する場合は動作保証条件の電源圧範囲及び温度範囲
に対して動作の確認のテストを行う際、製造不良により
エミッタ結合論理回路２のＮＰＮバイポーラトランジス
タ１２，１３にリークが発生したり素子及び配線の接続
部の抵抗大が発生すると、出力端子６および出力端子７
の信号レベルが設計値から変動する。
【０００８】製造不良の程度が悪いと半導体集積回路チ
ップは動作しなくなるためテストにより除去できるが、
程度が良いものは信号レベルの変動が小さく動作保証条
件ぎりぎりで動作するものが出てくる。この動作保証条
件ぎりぎりで動くチップは、製造不良が進行したり装置
での使用条件がテスト時より厳しいと使用中に動作不良
を起こすという欠点を有していた。
ップは動作しなくなるためテストにより除去できるが、
程度が良いものは信号レベルの変動が小さく動作保証条
件ぎりぎりで動作するものが出てくる。この動作保証条
件ぎりぎりで動くチップは、製造不良が進行したり装置
での使用条件がテスト時より厳しいと使用中に動作不良
を起こすという欠点を有していた。
【０００９】又、上述した従来の半導体集積回路チップ
のうちの第２の例では、ＶＲＥＦ１４から供給するＶＲ
ＥＦ電圧を変化させる事によりこれらの出力端子６およ
び出力端子７のレベル変動不良を検出する事が考えられ
るが、半導体集積回路チップ１の出力の動作により発生
する雑音がＶＲＥＦ信号にのるため、ＶＲＥＦ電圧に対
する余裕が半導体集積回路チップの出力の同時動作数等
に依存するという欠点があった。
のうちの第２の例では、ＶＲＥＦ１４から供給するＶＲ
ＥＦ電圧を変化させる事によりこれらの出力端子６およ
び出力端子７のレベル変動不良を検出する事が考えられ
るが、半導体集積回路チップ１の出力の動作により発生
する雑音がＶＲＥＦ信号にのるため、ＶＲＥＦ電圧に対
する余裕が半導体集積回路チップの出力の同時動作数等
に依存するという欠点があった。
【００１０】本発明の目的は、半導体集積回路チップの
動作を確認する際に、製造不良により発生する出力レベ
ル変動を半導体集積回路チップの外部より論理信号を供
給する事により検出する事ができる半導体集積回路チッ
プを提供することにある。
動作を確認する際に、製造不良により発生する出力レベ
ル変動を半導体集積回路チップの外部より論理信号を供
給する事により検出する事ができる半導体集積回路チッ
プを提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
チップは、差動形論理回路と、チップ外部からの論理信
号により多数段の電圧レベルを発生し前記差動形論理回
路の基準電圧入力に供給する機能を有する基準電圧発生
回路を含むことを特徴とする。
チップは、差動形論理回路と、チップ外部からの論理信
号により多数段の電圧レベルを発生し前記差動形論理回
路の基準電圧入力に供給する機能を有する基準電圧発生
回路を含むことを特徴とする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】本発明の第１の実施例を示す図１を参照す
ると、本図においては、前述した図５及び図６に示した
回路要素と同一のおものには同一符号を付している。
ると、本図においては、前述した図５及び図６に示した
回路要素と同一のおものには同一符号を付している。
【００１４】差動形論理回路であるエミッタ結合論理回
路２のＶＲＥＦ入力端子５には、ＶＲＥＦ発生回路３の
出力が接続され、ＶＲＥＦ発生回路３の制御入力端子８
はチップの外部に接続される。
路２のＶＲＥＦ入力端子５には、ＶＲＥＦ発生回路３の
出力が接続され、ＶＲＥＦ発生回路３の制御入力端子８
はチップの外部に接続される。
【００１５】エミッタ結合論理回路２は、入力端子４に
入力される論理信号がＶＲＥＦ発生回路３よりＶＲＥＦ
入力端子５に供給されるＶＲＥＦ電圧よりハイレベルの
場合には、ＮＰＮバポーラトランジスタ１２がオンＮＰ
Ｎしバイポーラトランジスタ１３がオフするために、出
力端子６にはロウレベルの論理出力、出力端子７にはハ
イレベルの論理出力を出力する。逆に、入力端子４への
論理信号がＶＲＥＦ電圧よりロウレベルである場合に
は、ＮＰＮバイポーラトランジスタ１２はオフしＮＰＮ
バポーラトランジスタ１３はオンすることにより出力端
子６にはハイレベルの論理出力、出力端子７にはロウレ
ベルの論理出力を出力する。
入力される論理信号がＶＲＥＦ発生回路３よりＶＲＥＦ
入力端子５に供給されるＶＲＥＦ電圧よりハイレベルの
場合には、ＮＰＮバポーラトランジスタ１２がオンＮＰ
Ｎしバイポーラトランジスタ１３がオフするために、出
力端子６にはロウレベルの論理出力、出力端子７にはハ
イレベルの論理出力を出力する。逆に、入力端子４への
論理信号がＶＲＥＦ電圧よりロウレベルである場合に
は、ＮＰＮバイポーラトランジスタ１２はオフしＮＰＮ
バポーラトランジスタ１３はオンすることにより出力端
子６にはハイレベルの論理出力、出力端子７にはロウレ
ベルの論理出力を出力する。
【００１６】この際、ＮＰＮバイポーラトランジスタ１
２のコレクターエミッタ間に製造不良によりリークが発
生すると、入力端子４にロウレベルが入力されても出力
６はハイレベルよりリーク電流×負荷抵抗１１分だけレ
ベルが下がり、出力７もロウレベルよりレベルが上が
る。
２のコレクターエミッタ間に製造不良によりリークが発
生すると、入力端子４にロウレベルが入力されても出力
６はハイレベルよりリーク電流×負荷抵抗１１分だけレ
ベルが下がり、出力７もロウレベルよりレベルが上が
る。
【００１７】このとき、制御入力端子８にチップの外部
より論理信号を供給する事によりＶＲＥＦ発生回路３の
出力であるＶＲＥＦ電圧をこの変動したハイレベルより
高くするか又は変動したロウレベルより低くすると、出
力端子６および出力端子７が入力される次段のエミッタ
結合論理回路２が誤動作するために、ＮＰＮバイポーラ
トランジスタ１２のリークにより発生した出力端子６お
よび出力端子７のレベル変動を検出する事が出来る。
より論理信号を供給する事によりＶＲＥＦ発生回路３の
出力であるＶＲＥＦ電圧をこの変動したハイレベルより
高くするか又は変動したロウレベルより低くすると、出
力端子６および出力端子７が入力される次段のエミッタ
結合論理回路２が誤動作するために、ＮＰＮバイポーラ
トランジスタ１２のリークにより発生した出力端子６お
よび出力端子７のレベル変動を検出する事が出来る。
【００１８】図２は、図１のＶＲＥＦ発生回路３の詳細
回路図で、図１におけるエミッタ結合論理回路２と同様
な構成のエミッタ結合論理回路２０の出力を複数個並列
接続して構成される。
回路図で、図１におけるエミッタ結合論理回路２と同様
な構成のエミッタ結合論理回路２０の出力を複数個並列
接続して構成される。
【００１９】エミッタ結合論理回路２０は、制御入力端
子８にチップの外部より入力される論理信号により動作
し、各エミッタ結合論理回路２０の定電流源１００およ
び負荷抵抗１１０が全て同じ場合、ＶＲＥＦ発生回路３
の出力端子９の電圧レベルは、エミッタ結合論理回路２
０の出力の半分がロウレベルになる時にハイレベルとロ
ウレベルの中間レベレになり、エミッタ結合論理回路２
０の出力がロウレベルとなる数が半分より多い時は出力
端子９の電圧レベルがロウレベルに近づき、少ない時は
ハイレベルに近づける事ができる。
子８にチップの外部より入力される論理信号により動作
し、各エミッタ結合論理回路２０の定電流源１００およ
び負荷抵抗１１０が全て同じ場合、ＶＲＥＦ発生回路３
の出力端子９の電圧レベルは、エミッタ結合論理回路２
０の出力の半分がロウレベルになる時にハイレベルとロ
ウレベルの中間レベレになり、エミッタ結合論理回路２
０の出力がロウレベルとなる数が半分より多い時は出力
端子９の電圧レベルがロウレベルに近づき、少ない時は
ハイレベルに近づける事ができる。
【００２０】ここでは、各エミッタ結合論理回路２０の
定電流源１００および負荷抵抗１１０が全て同じ場合に
ついて説明したが特に同じである必要はなく、ＶＲＥＦ
発生回路３の出力端子９の電圧レベルをハイレベルとロ
ウレベルの中間レベルを中心に変化させる事ができれば
良い。
定電流源１００および負荷抵抗１１０が全て同じ場合に
ついて説明したが特に同じである必要はなく、ＶＲＥＦ
発生回路３の出力端子９の電圧レベルをハイレベルとロ
ウレベルの中間レベルを中心に変化させる事ができれば
良い。
【００２１】本発明の第２の実施例を示す図３を参照す
ると本実施例では、制御入力端子８はデコーダ論理回路
１５の入力に接続され、デコーダ論理回路１５の出力は
ＶＲＥＦ発生回路３の入力に接続される。
ると本実施例では、制御入力端子８はデコーダ論理回路
１５の入力に接続され、デコーダ論理回路１５の出力は
ＶＲＥＦ発生回路３の入力に接続される。
【００２２】本実施例では、制御入力端子８に入力され
る論理信号は、デコーダ論理回路１５によりデコードさ
れるため、制御入力端子８の本数を少なくできる。
る論理信号は、デコーダ論理回路１５によりデコードさ
れるため、制御入力端子８の本数を少なくできる。
【００２３】本発明の第３の実施例を示す図４を参照す
ると、本実施例では、ＶＲＥＦ発生回路３にはフリップ
フロップ回路１６の出力が接続され、制御入力端子８は
フリップフロップ回路１６のデータ入力及びクロック入
力に接続され、各々のフリップフロップ回路１６の出力
は次段のフリップフロップ回路１６の入力またはＶＲＥ
Ｆ発生回路３の入力に接続される。
ると、本実施例では、ＶＲＥＦ発生回路３にはフリップ
フロップ回路１６の出力が接続され、制御入力端子８は
フリップフロップ回路１６のデータ入力及びクロック入
力に接続され、各々のフリップフロップ回路１６の出力
は次段のフリップフロップ回路１６の入力またはＶＲＥ
Ｆ発生回路３の入力に接続される。
【００２４】本実施例では、フリップフロップ回路１６
にＶＲＥＦ発生回路３の制御信号を保持できるために、
制御入力端子８の本数を少なくできる。
にＶＲＥＦ発生回路３の制御信号を保持できるために、
制御入力端子８の本数を少なくできる。
【００２５】尚、図３，４ではＶＲＥＦ発生回路３と制
御入力端子８と間に、デコーダ回路１５またはフリップ
フロップ回路１６のみが接続されているが、ＶＲＥＦ発
生回路３とデコーダ回路１５またはフリップフロップ回
路１６と間、デコーダ回路１５またはフリップフロップ
回路１６との間、デコーダ回路１５またはフリップフロ
ップ回路１６と制御入力端子８との間に論理回路が接続
されてもかまわない。
御入力端子８と間に、デコーダ回路１５またはフリップ
フロップ回路１６のみが接続されているが、ＶＲＥＦ発
生回路３とデコーダ回路１５またはフリップフロップ回
路１６と間、デコーダ回路１５またはフリップフロップ
回路１６との間、デコーダ回路１５またはフリップフロ
ップ回路１６と制御入力端子８との間に論理回路が接続
されてもかまわない。
【００２６】又、図１〜図４では差動論理回路としてＮ
ＰＮバイポーラトランジスタ１２およびＮＰＮバイポー
ラトランジスタ１３を使用した縦形１段のエミッタ結合
論理回路２を例示しているが、ＦＥＴを使用した同様な
回路及び縦形２段以上の回路や多入力回路や出力にエミ
ッタフォロワ回路を持つ差動形論理回路であってもよ
い。
ＰＮバイポーラトランジスタ１２およびＮＰＮバイポー
ラトランジスタ１３を使用した縦形１段のエミッタ結合
論理回路２を例示しているが、ＦＥＴを使用した同様な
回路及び縦形２段以上の回路や多入力回路や出力にエミ
ッタフォロワ回路を持つ差動形論理回路であってもよ
い。
【００２７】
【発明の効果】以上説明したように本発明によれば、製
造不良により発生する出力レベル変動を半導体集積回路
チップの外部より論理信号を供給する事により検出する
事のできる半導体集積回路チップを得ることができる。
造不良により発生する出力レベル変動を半導体集積回路
チップの外部より論理信号を供給する事により検出する
事のできる半導体集積回路チップを得ることができる。
【図１】本発明の第１の実施例を示す図である。
【図２】図１に示した実施例の詳細図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】従来の一例を示す図である。
１ 半導体集積回路チップ ２，２０ エミッタ結合論理回路 ３ ＶＲＥＦ発生回路 ４ 入力端子 ５，５０ ＶＲＥＦ入力端子 ６ 出力端子 ７，７０ 出力端子 ８ 制御入力端子 ９ 出力端子 １０，１００ 定電流源 １１，１１０ 負荷抵抗 １２，１３ ＮＰＮバイポーラトランジスタ １４ ＶＲＥＦ端子 １５ デコーダ回路 １６ フリップフロップ回路 ＶＣＣ 第１の電源 ＶＥＥ 第２の電源
Claims (4)
- 【請求項１】 差動形論理回路と、チップ外部からの論
理信号により多数段の電圧レベルを発生し前記差動形論
理回路の基準電圧入力に供給する機能を有する基準電圧
発生回路を含むことを特徴とする半導体集積回路チッ
プ。 - 【請求項２】 前記基準電圧発生回路が前記差動形論理
回路の出力を並列接続することにより構成されるを特徴
とする請求項１記載の半導体集積回路チップ。 - 【請求項３】 前記基準電圧発生回路の入力端子とチッ
プの入力端子との間にデコーダ回路を有することを特徴
とする請求項１記載の半導体集積回路チップ。 - 【請求項４】 前記基準電圧発生回路の入力端子とチッ
プの入力端子の間に直列接続された複数個のレジスタ回
路を有することを特徴とする請求項１記載の半導体集積
回路チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156639A JPH0658996A (ja) | 1992-06-16 | 1992-06-16 | 半導体集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156639A JPH0658996A (ja) | 1992-06-16 | 1992-06-16 | 半導体集積回路チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658996A true JPH0658996A (ja) | 1994-03-04 |
Family
ID=15632067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156639A Pending JPH0658996A (ja) | 1992-06-16 | 1992-06-16 | 半導体集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048154A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 差動入力回路の論理表記ライブラリ |
-
1992
- 1992-06-16 JP JP4156639A patent/JPH0658996A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048154A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 差動入力回路の論理表記ライブラリ |
| US7757199B2 (en) | 2004-07-30 | 2010-07-13 | Fujitsu Semiconductor Limited | Logic description library of differential input circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |