KR910007437B1 - 파워 다운모드를 갖는 반도체 집적회로 장치 - Google Patents

파워 다운모드를 갖는 반도체 집적회로 장치 Download PDF

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Abstract

내용 없음.

Description

파워 다운모드를 갖는 반도체 집적회로 장치
제1도는 본 발명에 따른 제1실시예의 반도체 집적회로장치를 설명하는 시스템 블록도.
제2도는 제1도에 표시된 반도체 집적회로장치의 입출력버퍼의 실시예를 설명하는 회로도.
제3a도 및 3b도는 제2도에 표시된 입출력 버퍼의 불휘발성 메모리의 실시예를 각각 설명하는 회로도.
제4도는 제1도에 표시된 반도체 집격회로 장치의 적(product)항 발생회로의 제1실시예를 설명하는 회로도.
제5도는 제2도에 표시된 입출력버퍼의 변형의 주요부를 설명하는 회로도.
제6도는 제2도에 표시된 입출력버퍼의 다른 변형의 주요부를 설명하는 회로도.
제7도는 본 발명에 따른 제2실시예의 반도체 집적회로장치를 설명하는 시스템 블록도.
제8도는 제7도에 표시된 반도체 집적회로장치의 입력버퍼의 실시예를 설명하는 회로도.
제9도는 제1도와 7도에 표시된 반도체 집적회로의 내부회로의 실시예를 설명하는 회로도.
제10도는 제9도에 표시된 내부회로의 제어회로의 실시예를 설명하는 회로도.
제11도는 제9도에 표시된 내부회로의 AND 어레이와 OR 어레이부와 함께 임의의 센스 증폭기의 실시예를 설명하는 회로도.
제12도는 제9도에 표시된 내부회로의 OR 어레이부와 함께 다른 임의의 센스증폭기의 실시예를 설명하는 회로도.
본 발명은 일반적으로 반도체 집적회로장치, 특히 파워다운 모드를 필요로 하는 논리회로, 예를들어 프로그램 가능한 논리회로를 갖는 반도체 집적회로장치에 관한 것이다.
일반적으로 다수의 메모리장치와 논리장치를 탑재한 반도체 집적회로장치는 파워 다운모드를 갖는다.
이런 파워다운모드에 있어서는 사용되고 있지않는 장치들에 신호를 공급하여 반도체 집적회로장치의 전력소모를 최소로 한다.
프로그램 가능한 논리장치는 일반적으로 전력소모가 크며, CMOS(Complementary metal oxide semiconductor)를 사용하는 프로그램 가능한 논리장치의 경우에 있어서도 100mW 정도, 또는 그 이상이다.
바이폴러 트랜지스터를 사용하는 프로그램 가능한 논리장치의 경우에는 전력소비가 200mW 정도, 또는 그 이상이 된다.
따라서 이러한 프로그램 가능한 논리장치를 탑재한 반도체 집적회로는 파워다운모드를 필요로 한다.
종래 프로그램 가능한 논리장치의 동작모드를 파워다운모드로 자동 스위칭하는 방법이 San-Ching Wong 등에 의해 1986. 10월 IEEE Journal of Solid-State Circuits, Vol. SC-21, No.5에 "Novel Circuit Techniques for Zero-Power 25-ns CMOS Erasable Programmable Logic Devices(EOLD's)로 제안되었다.
이 제안방법에 따르면 반도체집적회로장치의 동작모드를 어떤 외부신호가 프로그램 가능한 논리장치에 가해지지 않거나 또는 프로그램 가능한 논리장치에 가해진 모든 외부신호가 하이레벨 또는 로우레벨로 고정될때,파워다운모드를 자동적으로 스위치한다.
한편 반도체집적회로장치는 반도체집적회로장치의 동작모드를 파워다운모드로 전용적으로 설정하기 위해 파워단운제어단자를 구비할 수도 있다.
이 경우에 반도체 집적회로장치의 동작모드는 파워다운제어단자에 파워다운제어신호가 가해질 때 파워다운모드로 스위치된다.
예를 들면 EPROM(erasable and programmable read only memory) 및 SRAM (static random access memory)에 있어서는 파워다운모드는 장치의 불활성화 모드를 의미하여 파워다운제어신호는 종종 칩인에이블신호 또는 칩선택신호로 불린다.
반도체 집적회로장치가 파워다운모드에 있을때 장치는 파워다운제어신호 이외의 신호는 받지 않는다.
그러나 어떤 외부신호가 거기에 가해지지 않거나 또는 거기에 가해진 모든 외부신호가 하이레벨 또는 로우레벨일때 자동적으로 파워다운모드를 취하는 프로그램 가능한 논리장치의 경우에는 프로그램 가능한 논리장치의 논리동작에 관계가 없는 신호도 프로그램 가능한 논리장치에 입력이 된다.
이러한 이유도 파워다운모두에 있는 프로그램 가능한 논리장치에 어떤 외부신호도 가해지지 않도록하여 파워다운모드를 유지하도록 하기 위해 조치를 취할 필요가 있다는 점에서 문제가 있다.
그러나 실제에 있어서는 파워다운모드에 있는 프로그램 가능한 논리장치에 어떠한 외부신호도 가해지지않도록 조치를 취하는 것은 매우 어렵다.
한편 반도체 집적회로장치의 동작모드를 파워다운모드로 전용적으로 설정하기 위한 파워다운제어단자를 갖춘 반도체집적회로의 경우에는 유저가 소망하는 기능을 수행하기 위하여 사용할 수 있는 단자수가 파워다운제어단자를 제공할 필요 때문에 제한된다.
다시 말해서 반도체집적회로장치에는 단지 제한된 수의 단자가 제공될 수 있으며, 만약 제한된 수의 단자중의 하나가 파워다운 제어단자로서 전용적으로 사용되는 경우는 소망하는 기능을 수행하는데 사용될 수 있는 단자수가 이미 제한된 단자수보다 1 더 적게된다.
결과적으로 반도체 집적회로장치의 설계 융통성이 제한되게 된다.
따라서 본 발명의 주 목적은 상기한 문제를 제거한 신규하고 유용한 반도체집적회로장치를 제공하는 것이 본 발명의 다른 그리고 좀더 구체적인 목적은 칩인에이블 단자로서 입력단자중 적어도 하나가 공통으로 사용가능한 경우에 파워다운모드를 갖는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 반도체집적회로장치에 따르면 반도체집적회로장치의 동작모드를 파워다운모드로 전용적으로 설정하기 위한 파워다운 제어단자를 준비할 필요가 없다.
더욱이 파워다운모드에 있는 반도체 집적회로장치로 어떤 신호도 입력되지 않도록 오히려 조치를 취할필요도 없다.
본 발명의 또다른 목적은 다수의 단자, 이 단자로부터 입력신호를 수신하고 출력신호를 이 단자로 출력하며 칩인에이블 신호에 의해 동작가능상태로 되고 칩디스에이블 신호에 의해 동작불능상태로 되는 내부회로, 반도체집적회로장치의 파워다운모드를 명령할 때 제1논리레벨을 갖는 제어신호를 수신하기 위한 칩인에이블제어단자로서 단자중에서 선택된 적어도 하나를 지정하는 핀 선택신호를 기억하는 불휘발성메모리 및 단자와 불휘발성메모리에 연결되며 핀선택신호와 제어신호에 응답하여 칩인에이블 신호와 칩디스에이블신호를 발생하기 위한 버퍼부를 갖춘 반도체집적회로 장치를 제공하는 것이다.
버퍼부는 선택된 일단자에 수신된 제어신호가 제2논리레벨을 가질 때 칩인에이블신호를 발생하며 선택된 일단자에 수신된 제어신호가 제1논리레벨을 가질 때 칩디스에이블 신호를 발생하며 이에 의해 반도체집적회로장치의 동작모드를 파워다운모드로 설정한다. 본 발명의 반도체집적회로장치에 따르면 파워다운모드를 명령하는 제어신호를 전용적으로 수신하는 칩에이블 제어단자를 설치할 필요가 없다.
결국, 반도체 집적회로장치의 제한된 수의 단자를 유져의 소망하는 기능을 수행하는데 완전히 이용할 수 있다.
본 발명의 다른목적 및 특징들은 첨부도면을 참고하여 설명되는 다음의 상세한 설명으로부터 명확하게 될 것이다.
제1도는 본 발명에 따른 반도체집적회로 장치의 제1실시예를 보여준다.
반도체 집적회로장치는 일반적으로 입력단자(입력편)(11), 입/출력단자(입/출력핀)(121 내지 12n) 입력버퍼(13), 입/출력버퍼(141 내지 14n), 적항발생회로(15) 및 논리회로, 프로그램가능한 논리회로등인내부회로(16)를 갖는다.
편의상 제1도에는 단지 1입력단자(11)만을 표시하나 물론 1입력단자 이상 구비할 수 있다.
본 실시예에서 입력버퍼(13)는 입력단자(11)를 통해 수신된 입력신호와 칩에이블신호(CE)를 공급받는 NAND 게이트(13a)를 갖는다. NAND 게이트(13a)의 출력신호는 입력신호(IS)로서 내부회로(16)에 공급된다.
입/출력버퍼(141 내지 14n)는 동일한 회로구성을 갖는다.
제2도는 임의의 입/출력버퍼(14i)(i=1,...,n) 의 실시예를 보여준다.
임의의 입/출력버퍼(14i)는 3상태버퍼(G1), NOR 게이트(G2,G3,G5,G8 ALC G10), NAND 게이트(G4,G6 및 G9), 반전기(G7 및 G11)와 불휘발성메모리(Ms 및 Mp)를 갖는다.
3상태버퍼(G1)는 내부회로(16)의 출력신호(OS),, NOR 게이트(G3)의 출력신호를 수신하며 그 출력신호는 입/출력단자(12)에 공급된다.
NOR 게이트(G3)는 출력 인에이블신호(OE)와 편선택신호(S)를 공급받는다.
3상태버퍼(G1)의 출력신호는 또한 NOR 게이트(G2와 G5) 및 NAND 게이트(G6)에 공급된다.
NOR 게이트(G2)는 입력게이트를 구성한다.
입/출력단자(12i)에 의해 수신된 입력신호는 NOR 게이트(G2와 G5) 및 NAND 게이트 (G6)에 공급되며, NOR 게이트(G2)는 칩인에이블신호(또는 입력 인에이블신호)(CE)를 수신하는 NAND 게이트(G4)의 출력신호에 의해 제어된다.
NOR 게이트(G2)의 출력신호는 입력신호(IS)로서 내부회로(16)에 공급되며, NOR게이트(G8)의 출력 칩인에이블신호(CEi)는 적항 발생회로(15)에 공급된다.
본 실시예에서는 입/출력단자(12i)가 핀선택신호(S)가 하이레벨, 즉 불휘발성메모리(Ms)가 논리정보 "1"를 기억할 때 칩인에이블 제어단자로서 지정된다.
더욱이 극성신호(P)는 칩인에이블신호(CEi)가 정논리 또는 부논리를 사용하는가를 결정한다.
정논리는 극성회로(P)가 하이레벨을 가질 때 선택되며 부논리는 극성회로(P)가 로우레벨을 가질때 선택된다.
극성신호(P)의 하이 또는 로우레벨의 결정은 불휘발성메모리(Mp)가 논리정보 "1"또는 "0"를 기억하는지에 따른다.
극성신호(P)가 하이레벨을 가질 때 NAND 게이트(G9)의 출력신호(SL)와 NOR 게이트(G10)의 출력신호(SH)는 각각 로우레벨을 가지며 NOR게이트(G5)는 활성 입력게이트로서 동작한다.
결국 정논리가 사용되는 것이 결정된다.
한편 극성신호(P)가 로우레벨일 때 NAND 게이트(G6)는 활성입력 게이트로서 작용을 한다.
결국 부논리가 사용되는 것이 결정된다.
양경우에 핀선택신호(S)는 하이레벨을 갖는 것으로 가정한다.
핀선택신호(S)가 로우레벨을 가질 때 신호(SL)는 하이레벨을 가지며 신호(SH)는 호우레벨을 갖고, NOR게이트(G5)와 NAND 게이트(G6)는 입/출력단자(12i)의 입력신호가 NOR 게이트(G8)을 통해 출력되는 것을 금지하도록 불활성상태가 된다. 그러므로 입/출력단자(12i)는 정상 입/출력단자로서 사용된다. 즉 반도체 집적회로의 동작모드는 입/출력모드로 설정된다.
이 입/출력모드에 있어서는 칩인에이블신호(CEi)는 하이레벨을 가지며, 단자(11과 121 내지 12n)로부터의 입력신호는 내부회로(16)에 입력신호(IS)로서 공급되며 내부회로(16)의 출력신호(OS)는 입/출력단자(121 내지 12n)를 통해 출력된다.
핀선택신호(S)가 하이레벨을 가질때 출력버퍼회로를 구성하는 3상태버퍼(G1)는 NOR 게이트(G2)가 불활성상태가 되어 입력을 금지하는 동안 불활성상태가 되어 출력을 금지한다. NOR 게이트(C5)와 NAND 게이트(G6)는 모두 활성상태로 되며 칩인에이블신호(CEi)를 받기위한 개이트로서 기능을 한다.
NOR 게이트(G5)는 제어신호(SL)가 로우레벨을 가질 때 동작상태로 된다. NAND 게이트(G6)는 제어신호(SH)가 하이레벨을 가질 때 동작상태로 된다.
제3a도는 불휘발성 메모리(Ms)의 실시예이다.
메모리(Ms)는 저항(R), 퓨즈(20), 버퍼(21) 및 패드(PAD)로 구성된다.
저항(R)은 일단자가 전원전압(Vcc)에 연결되고 다른 단자가 노드(N)에 접속되어 있다.
노드(N)는 퓨즈(20), 버퍼(21) 및 패드(PAD)의 일단에 연결된다.
퓨즈(20)의 타단은 접지된다.
버퍼(21)는 단자(22)에 접속된다.
퓨즈(20)가 제공될 때 메모리(Ms)는 논리정보 "1"를 기억하며 하이레벨신호가 단자(22)로부터 얻어진다.
그러나 퓨즈(20)가 전압을 패드(PAD)에 인가하여 파괴되는 경우 메모리(Ms)는 논리정보 "0"를 기억하며 로우레벨신호가 단자(22)로부터 얻어진다. 때문에 불휘발성 메모리(Ms)에 임의의 논리정보를 기억하는 것이 가능하다.
제3b도는 불휘발성 메모리(Ms)의 다른 실시예이다.
제3b도에서 제3a도에 대응하는 부분과 근본적으로 동일한 것을 동일한 부재번호로 지정되어 있으며, 그것의 설명은 생략한다.
플로팅게이트 애벌린취 인젝션 MOS(FAMOS) 트랜지스터(23)가 퓨즈(20)대신에 사용된다.
논리정보 "0"또는 "1"는 그것의 드레시홀드 전압을 프로그램함에 의해 FAMOS 트랜지스터(23)에 기억된다.
불휘발성메모리(Mp)는 불휘발성 메모리(Ms)의 구성과 동일한 구성을 갖는다. 따라서 그것의 설명과 도시는 생략한다.
다음에 칩인에이블신호(CE)를 발생하는 동작에 대하여 설명한다.
입/출력버퍼(14i)에 공급되는 핀선택신호(S)가 하이레벨을 가지며 입/출력단자(12i)가 칩인에이블단자로서 선택되지 않을 때 입/출력버퍼(14i)의 NOR 게이트(G8)는 계속하여 하이레벨의 칩인에이블신호(CEi)를 출력한다.
한편, 입/출력버퍼(14i)에 공급되는 핀선택신호(s)가 하이레벨을 가지며 입/출력단자(12i)가 칩인에이블단자로서 선택될 때 입/출력버퍼(14i)의 NOR 게이트(G8)는 입/출력버퍼(14i)의 NAND 게이트(G4)가 하이레벨 칩인에이블신호(CE)를 수신할 때 하이레벨 칩인에이블신호(CEi)를 출력한다.
따라서 내부회로(16)에 공급되는 칩인에이블신호(CE)는 입/출력버퍼(14i 내지 14n)로부터 출력되는 모든 칩인에이블신호(CEi 내지 CEn)의 논리적(Iogical product)을 취함에 의해 얻어질 수 있다.
환언하면 적어도 칩인에이블신호(CE1 내지 CEn)중 하나가 로우레벨을 가질 때 칩인에이블신호(CE)의 레벨은 로우가 되며 반도체 집적회로장치는 파워다운모드로 설정되며 그 결과 장치를 불활성상태로 만든다.
제4도는 칩인에이블신호(CE)를 내부회로(16)에 공급하기 위한 적항발생회로(15)의 실시예를 보여준다.
적항발생회로(15)는 입'출력버퍼(141 내지 14n)로부터 칩인에이블신호(CE1 내지 CEn)를 공급받는 n-입력 AND게이트(G12)를 갖는다.
각 입/출력단자(121 내지 12n)로부터 적항발생회로(15)로 입력신호를 공급하는지 여부와 어떤 종류의 신호가 적항발생회로(15)에 공급될것인지는 제2도에 표시된 게이트(G5 내지 G11)의 동작과 핀선택신호(S)가 하이 또는 로우레벨을 갖는지에 달려있다. 때문에 적항발생회로(15)에 공급되는 신호를 결정하기 위한 법칙의 예가 제5 및 6도를 관련하여 설명된다.
제5도는 제2도에 표시된 입/출력단자(141)의 변형의 주요부를 표시한다.
OR 게이트(G13)는 제2도에 표시된 게이트(G5 내지 G8) 대신에 제공된다.
이 경우에 게이트(G9과 G10)를 구비할 필요는 없다.
OR 게이트(G13)는 입/출력단자(121)에 수신된 입력신호와 핀선택신호(S)를 공급받는다.
OR 게이트(G13)의 출력 칩인에이블신호(CEi)는 제2도에 표시된 적항발생회로(15)에 공급된다. 핀선택신호(S)가 제5도에 하이레벨을 가질 때 입/출력단자 (CEi)의 입력신호는 무시되며 하이레벨 칩인에이블신호(CEi)는 적항발생회로(15)에 공급된다.
한편 핀선같도대체 신호(S)가 로우레벨을 가질 때 입/출력단자(12I)의 입력신호는 칩인에이블신호(CEI)로서 적항발생회로(15)에 공급된다.
로우레벨 칩인에이블신호(CE)는 입/출력단자(12i)의 입력신호가 로우레벨을 가질 때 OR 게이트(G13)으로부터 출력된다.
제6도는 제2도에 표시된 입/출력버퍼(14i)의 다른변형의 주요부를 표시한다.
OR 게이트(G14와 G15) 및 반전기(G16)이 제2도에 표시된 게이트(G5 내지 G8) 대신에 제공된다.
이 경우에 게이트(G9와 G10)를 구비할 필요는 없다.
반전기(G16)에 OR 게이트(G15)가 입/출력단자(12i)로부터 입력신호를 공급받는다.
OR 게이트(G14)는 반전기(G16)의 출력신호와 신호(SL)로 공급받는다.
신호(SH)도 또한 OR 게이트(G15)에 공급된다.
제6도에서 입/출력단자(12i)의 입력 신호는 반전되어 신호(SL)가 하이레벨이고 신호(SH)가 로우레벨이거나 또는 그 역일 경우 칩인에이블신호(CEi)로서 적항발생회로(15)에 공급된다. 한편 입/출력단자의 입 결신호는 양신호(SL과 SH)가 하이레벨일 때 칩인에이블신호(CEi)로서 적항발생회로(15)에 공급되지 않는다.
제7도는 본 발명에 따르는 반도체집적회로장치의 제2실시예를 보여준다.
이 실시예에서 입력단자(11)는 칩인에이블 제어단자로서 공통으로 사용될 수 있으나 입/출력단자(12i 내지 12n)는 입/출력단자로서 전용적으로 사용되며 칩인에이블 제어단자로서 공통으로 사용될 수 없다.
제7도 및 제2도에서 대응하는 부분과 동일한 부분은 동일한 부재번호로 지정되며 그것의 설명은 생략된다.
입/출력버퍼(14A1내지 14An)는 동일한 구성을 가지며 각 입/출력버퍼는 단지 입/출력버퍼(14A1)에 대해서만 표시되며 3상태버퍼(G21)와 NAND 게이트(G22)를 갖는다.
제1실시예의 경우과 같이 일입력단자(11) 이상을 구비할 수 있는 것은 물론이다.
본 실시예에서 저항발생회로(15)는 단지 칩인에이블신호(CE)로서 입력버퍼(13A)의 칩인에이블 신호(CE1)를 단순하게 통과시키며 적항발생회로(15)는 생략될 수 있다.
제8도는 입력버퍼(13A)의 실시예이다.
제8도에서 제2도에 대응하는 것과 동일한 부분은 동일한 부재번호를 표시되며, 그것의 설명은 생략된다.
그러므로 본 발명에 있어서 적어도 일입력단자에 대해 제8도에 표시된 회로를 제공하거나 또는 적어도 일입/출결 단자에 대해 제2도에 표시된 회로를 제공하는 것이 가능하다. 다시말해서 입력닫자와 입/출력단자로부터 적어도 일단자가 칩인에이블 제어단자로서 공통으로 사용될 수 있다.
이것은 모든 단자들이 칩인에이블 제어단자로서 공통으로 사용될 수 있음을 의미하나 반도체 집적회로장치의 집적밀도와 제조비용을 고려하여 칩인에이블 제어단자로서 공통으로 단지 선택된 단자만을 사용하는 것이 바람직하다.
제9도는 제1 및 제7도에 표시된 내부회로(16)의 실시예를 보여준다.
내부회로(16)는 AND 어레이(31), OR 어레이(32), 센스증폭기(331내지 33m), 센스증폭기(331내지 33n) 및 제어회로(35)를 구비한다.
제9도 및 이후 도면에서 밑방향 지시 화살표는 접지(GND)에 선이 연결된 것을 표시한다.
AND 어레이(31)와 OR 어레이(32)는 각각 표시된 바와 같이 매트릭스 배치로 접속된 FAMOS 트랜지스터(Tr)로 구성된 셀 트랜지스터로 구성되어 있다.
AND 어레이(31)와 OR 어레이(32)는 각각 FAMOS 트랜지스터(Tr)의 드레시홀드 전압을 변화시킴에의해 프로그램된다.
입/출력버퍼(141내지 14n(또는 14A1내지 14An)) 및 또는 입력버퍼(13)(또는 13A)의 신호는 AND 어레이내의 대응하는 FAMOS 트랜지스터(Tr)의 게이트에 인가된다.
AND 어레이(31)의 출력신호는 센스증폭기(331내지 33m)에서 증폭되며 OR 어레이(32)내의 대응하는 FAMOS 트랜지스터(Tr)의 게이트에 인가된다.
OR 어레이(32)의 출력신호(OS)는 센스증폭기(341내지 34n)에서 증폭되며 대응하는 입/출력버퍼(141내지 14n(또는 14A1내지 14An))에 공급된다.
센스증폭기(331내지 33m및 341내지 34n)는 제어신호 (1TD1내지 1TD3), 바이어스 전압(VB) 및 제어회로(35)로부터의 기준전압(Vref)에 의해 제어된다.
전력소비를 줄이기위하여 센스증폭기(331내지 33m및 341내지 34n)는 적항발생회로의 칩인에이블신호(CE)가 로우레벨을 가지며 내부회로(16)를 디스에이블하도록 명령할 때 제어회로(35)에 의해 파워다운모드로 설정된다.
제10도는 제어회로(35)의 실시예를 보여준다.
제어회로(35)는 회로부분(41,42 및 43)을 갖는다.
회로부분(41)는 제어신호(1TD1내지 1TD3)를 발생하며 펄스발생기(45), 반전기(46과 47) 및 NOR 회로(48)를 갖는다.
펄스발생기(45)는 AND 어레이(31)에 공급되는 신호(IS)를 공급받는다.
펄스발생기(45)는 신호(IS)에 변화가 검출될 때 하이레벨 제어신호(1TD3)를 발생한다.
제어신호(1TD2)는 칩인에이블신호(CE)가 하이레벨이고 내부회로(16)를 인에이블되도록 명령할 때 제어신호(1TD3)의 반전신호이다.
제어신호(1TD2)는 칩인에이블신호(CE)가 로우레벨일 때 로우레벨로 강제로 설정된다.
제어신호(1TD1)는 제어신호(1TD3)의 반전신호이다.
회로부분(42)은 바이어스 전압(VB)을 발생하며, 반전기(51), 트랜지스터(T1내지 T4) 및 디플리션형 부하 트랜지스터(LQ1및 LQ2)를 갖는다.
칩인에이블신호(CE)가 하이레벨일 때 전류는 부하트랜지스터(LQ1과 LQ2)를 통해 흐르며 트랜지스터(T1)가 온이므로 VB=VCC/2이다.
VCC는 전원전압을 표시하다.
한편 칩인에이블신호(CE)가 로우레벨일 때 파워다운모드에서 부하 트랜지스터(LQ1과 LQ2)를 통해 흐르는 정상상태 전류는 차단되며 트랜지스터(T1)가 오프이고, 트랜지스터(T2)가 온이며 트랜지스터(T3)가 오프이므로 VB=0이다.
회로부분(43)은 기준전압(Vref)을 발생하여 반전기(52), 트랜지스터(T5 내지 T8) 및 디플리선형 부하 트랜지스터(LQ3과 LQ4)를 갖는다.
회로부분(43)의 희로구성과 동작은 트랜지스터(T7과 LQ4)의 파라미터가 트랜지스터(T3과 LQ2)의 파라미터와 다른 것을 제외하고 근본적으로 회로부분(42)와 동일하여, 그 결과 칩인에이블신호(CE)가 하이레벨일 때 VRef=VCC/3이고 칩인에이블신호(CE)가 로우레벨일 때 VRef=0이다.
제11도는 임의의 센스증폭기(331) 실시예를 AND 어레이(31)와 OR 어레이(32) 부분과 함께보여준다.
센스증폭기(331)는 트랜지스터(T11 내지 T18)를 갖는다.
칩인에이블신호(CE)는 하이레벨을 가지며 AND 어레이(31)에 공급되는 신호(IS)가 변할 때 제어신호(1TD1)의 레벨은 로우가 되며, 트랜지스터(T12)는 온이 되어 적항선(L)은 프리챠지된다.
제어신호(1TD1)의 레벨이 하이일 때 제어신호 (1TD2)의 레벨은 하이가 되고트랜지스터(T16)가 온이되고 트랜지스터(T14 내지 T16)를 번전기로서 동작되게 한다.
적항선(L)은 AND 어레이(31)의 셀트랜지스터(Tr)의 온/오프 상태에 따라 프리챠지 레벨로 유지되거나 방전된다.
적항선(L)의 레벨은 적항선(La)에 전송된다.
칩인에이블신호(CE)가 로우레벨일 때 제어회로(1RD2)는 강제로 로우 레벨로 설정되며 트랜지스터(T16)는 오프된다.
결국 트랜지스터(T14 내지 T16)를 통하여 전류로는 차단되며 센스중폭기(331)와 내부회로(16)는 파워다운모드로 설정된다.
예를들면 전원전압(Vcc)은 5V로 설정되며 전원전압(Vcp)은 정상적으로 5V로 설정되고 프로그램동안 10V 약간 이상으로 설정된다.
제12도는 임의의 센스증폭기(341)의 실시예를 OR 어레이(32)부와 함께 보여준다.
센스증폭기(341)는 일반으로 차동증폭기(DA), 반전기(1V1 및 1V2) 및 트랜지스터를 갖추며 표시된 바와 같이 접속된다.
칩인에이블신호(CE)가 하이레벨을 가질 때 트랜지스터(T22)는 온이 되며 트랜지스터(T23)는 오프가 된다.
트랜지스터(T21)가 제어신호(1TD3)에 응하여 어떤 시간에 온이 되고 OR 어레이(32)의 출력선은 프리챠지된다.
OR 어레이(32)의 출력선은 레벨은 차동증폭기(DA)에 절달되며 차동증폭기(DA)의 출력은 반전기(1V1)에 인가된다.
한편 칩인에이블신호(CE)가 로우레벨일때 트랜지스터(T22)는 오프가 되고 트랜지스터(T23)는 온이 된다.
차동증폭기(DA)는 트랜지스터(T22)가 오프가 되므로 동작하지 않으며 어떤 전류소모도 발생하지 않는다.
트랜지스터(T23)가 온이 되어 반전기(IV1)의 입력을 하이레벨로 고정하며, 이는 차동증폭기(DA)의 출력(즉, 반전기(IV1)의 입력)이 불안정한 상태(확정되지 않은 상태)이기 때문에 정상상태 전류는 반전기(IV1)를 통해 흐른다.
이 방법을 취함에 의해 반전기(IV1)를 통하여 어떤 정상상태 전류도 흐르지 않는다.
설명된 실시예에서 핀선택신호(S)는 칩인에이블 제어단자로서 또한 사용되는 각 입력단자 (또는 입/출력단자)로 지정됨이 틀림없다.
극성신호(P)는 칩인에이블 제어단자로서 또한 사용되는 각 입력에 대해 지정 되는 것과 동일한 극성신호(P)가 또한 칩인에이블 제어단자로서 사용되는 모든 입력단자에 대해 사용될 수 있는 것은 필수적이 아니다.
칩인에이블 제어단자로서 또한 사용될 수 있는 단자는 칩인에이블 제어단자용으로 선택되지 않을 때 반도체 집적회로장치는 물론 활성상태에 있다.
다시말해 반도체 집적회로장치가 활성상태에 놓여있을 때 칩인에이블제어단자의 어떤 지정도 이루어지지 않는다.
입력버퍼, 입/출력버퍼 및 적항 발생회로의 회로구성은 상기 실시예에 제한되지 않는다.
다른 회로구성이 버퍼와 적항발생회로의 요망기능을 수행하기 위해 가능하다.
더욱이 반도체 집적회로장치는 입/출력단자를 구비하며, 반도체 집적회로장치가 입력신호를 전용적으로 수신하기 위한 입력단자와 출력신호를 전용적으로 출력하기 위한 출력단자를 단순히 구비하는 것은 필수적이 아니다.
이 경우에 적어도 일입력단자가 칩인에이블 제어단자로서 공통 사용된다.
더욱이 본원 발명은 이들 실시예에 제한되지 않으며 각종 변화와 수정이 본 발명이 범위를 벗어나지 않고이루어질 수 있다.

Claims (13)

  1. 입력신호를 수신하고 출력신호를 출력하기 위한 다수의 단자, 상기 단자로부터 입력신호를 수신하며 상기 단자로 출력신호를 출력하며, 칩인에이블 신호에 의해 동작가능상태로 되며 칩 디스에이블신호에 의해 동작불능상태로 되는 내부회로, 반도체 집적회로장치의 파워다운모드를 명령할 때 제1논리레벨을 갖는 제어신호를 수신하기 위한 칩 인에이블 제어단자로서 상기 단자중에서 선택된 적어도 하나를 지정하는 핀 선택신호를 기억하기 위한 불휘발성 메모리 및 상기 단자와 상기 불활성 메모리에 연결되며 핀선택신호와 제어신호에 응답하여 칩인에이블신호와 칩디스에이블신호를 발생하기 위한 버퍼부로 구성되며, 상기 비퍼부는 선택된 일단자에 수신된 제어신호가 제2논리레벨을 가질 때 칩인에이블 신호를 발생하고 선택된 일단자에 수신된 제어신호가 제1논리레벨을 가질때는 칩디스에이블 신호를 발생하여 반도체 집적회로장치의 동작을 파워다운모드로 설정하는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 선택된 일단자는 입력단자이고, 상기 버퍼부는 칩인에이블신호가 발생될 때 상기 선택된 일단자에 수신된 신호를 상기 내부회로에 통과시키고 칩디스에이블 신호가 발생될때에는 상기 선택된 일단자에 수신된 신호가 상기 내부회로에 공급되는 것을 금지하는 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서, 상기 버퍼부는 칩인에이블신호가 발생될 때 칩인에이블신호 또는 칩디스에이블신호로서 상기 선택된 일단자에 수신된 신호를 상기 내부회로에 통과시키며, 상기 칩 디스에이를 신호는 칩 인에이블 신호의 반전신호인 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 선택된 일단자는 입/출력단자이며, 상기 버퍼부는 칩인에이블신호가 발생될 때 상기선택된 일단자에 수신된 신호를 상기 내부회로에 통과시키고 상기 내부회로로부터 수신된 신호를 상기 선택된 일단자에 통과시키며 칩디스에이블 신호가 발생될 때 상기 선택된 일단자에 수신된 신호가 상기 내부 회로에 공급되는 것을 금지하고 상기 내부회로로부터 수신된 신호가 상기 선택된 일단자에 공급되는 것을 금지하기 위한 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제4항에 있어서, 상기 버퍼부는 칩인에이블신호가 발생될 때 칩인에이블 신호 또는 칩디스에이블신호로서 상기 선택된 일단자에 수신된 신호를 상기 내부회로에 통과시키며, 상기 칩디스에이블신호는 칩인에이블신호의 반전신호인 것을 특징으로 하는 반도체 집적회로장치.
  6. 제1항에 있어서, 상기 버퍼부는 반도체집적회로장치에 정논리 또는 부논리가 사용되는지를 결정하기 위한 논리회로를 구비하며, 상기 논리회로는 사용될 논리를 결정하는 극성신호를 기억하기 위한 불휘발성 메모리를 갖는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제1항에 있어서, 상기 내부회로는 프로그램 가능한 논링장치를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  8. 제1항에 있어서, 상기 불휘발성 메모리는 상기 단자로부터 모든 입력단자에 대하여 구비되며, 적어도 일 불휘성메모리는 반도체 직접회로장치의 파워다운모드를 명령할 때 제1논리레벨을 갖는 제어신호를 수신하기 위한 칩인에이블 제어단자로서 상기 입력단자중 선택된 일단자를 지정하는 핀선택신호를 기억하는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제8항에 있어서, 상기 버퍼부는 핀선택신호에 의해 지정된 적어도 일선택 입력단자가 제1논리레벨을 갖는 제어신호를 수신할 때 칩디스에이블신호를 발생하는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제1항에 있어서, 상기 불위발성메모리는 상기 단자로부터 모든 입/출력단자에 대하여 구비되며, 적어도 일 불휘발성메모리는 반도체 집적회로장치의 파워다운모드를 명령할 때 제1논리레벨을 갖는 제어신호를 수신하기 위한 칩인에이블 제어단자로서 상기 입/출력단자중 선택된 일 단자를 지정하는 핀선택 신호를 기억하는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제10항에 있어서, 상기 버피부는 핀선택신호에 의해 지정된가져써어도 일선택 입/출력단자가 제1논리레벨을 갖는 제어신호를 수신할 때 칩 디스에이블 신호를 발생하는 것을 특징으로 한 반도체 집적회로장치.
  12. 제1항에 있어서, 상기 불휘발성 메모리는 상기 단자로부터 모든 입력단자와 모든 입/출력단자에 대하여 구비되며, 적어도 일불휘발성 메모리는 반도체 집적회로장치의 파워다운모드를 명령할 때 제1논리레벨을 갖는 제어신호를 수신하기 위한 칩인에이블저단자로서 상기 입력단자와 상기 입/출력단자중 선택된 일단자를 지정하는 핀선택신호를 기억하는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제12항에 있어서, 상기 버퍼부는 핀선택신호에 의해 지정된 적어도 일선택입력 또는 입/출력단자가 제일 논리레벨을 갖는 제어신호를 수신할 때 칩디스에이블신호를 발생하는 것을 특징으로 하는 반도체 집적회로장치.
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