KR100221042B1

KR100221042B1 - 이중전압 아이솔레이션을 갖춘 고속 3단 디코더

Info

Publication number: KR100221042B1
Application number: KR1019920024789A
Authority: KR
Inventors: 헤이즌 피터; 스웨하 쉐립
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1991-12-31
Filing date: 1992-12-19
Publication date: 1999-09-15
Also published as: US5274278A; KR930015355A; JPH06267281A

Abstract

제1 및 제2전압레벨의 논리신호들이 판독동작에 대해 어레이내 메모리 위치를 선택하기 위해 사용되며, 제1 및 제2 전압레벨 보다 더 높은 전압레벨의 하나 이상의 신호가 출현할 수 있으며, 전용 행디코더에 의해 공통노드에 각각 결합된 다수의 워드선, 제1및 제2전압레벨의 출력전압레벨을 제공하기 위해 배설된 풀 CMOS NAND 게이트로 구성된 개개의 워드선을 행디코더가 선택할 수 있도록 하기 위해 한블럭의 워드선을 선택하는 프리디코더회로, 워드선중 하나에 각각 접속된 다수의 위크 P 채널 디바이스, 워드선에 더 높은 레벨 및 그 이하 레벨의 전압레벨을 제공하기 위해 위크 P 채널 디바이스를 작동하는 수단, 더 높은 전압레벨 보다 낮도록 공통점에 전송된 전압값을 제한하는 수단, 그리고 소정레벨 보다 더 낮도록 NAND 게이트로부터 공통노드로 전송된 전압레벨을 제한하는 수단을 포함하는 것을 특징으로 하는 메모리 어레이.

Description

이중전압 아이솔레이션을 갖춘 고속 3단 디코더

제1도는 3단 메모리회로가 아닌 특정 워드선을 선택하는 종래장치를 도시한 회로도.

제2도는 특정 워드선을 선택하는 다른 종래장치를 도시한 회로도.

제3도는 본 발명에 따라 특정 워드선을 선택하는 장치의 회로도, 그리고

제4도는 본 발명에 따라 EPROM 메모리 어레이의 선택회로군의 일부의 다른 회로도이다.

[발명의 배경]

[발명의 분야]

본 발명은 메모리 어레이회로, 특히 가속된 행디코딩을 제공하기 위해 3단 전압으로 사용가능한 디코딩회로에 관한 것이다.

[종래의 기술]

디지털 정보를 기억하기 위해 사용된 여러 형의 비소멸성 메모리 어레이가 존재 한다. 소거 가능 판독전용 메모리(EPROM)및 플래시 EPROM 같은 EPROM 종류는 다양한 목적으로 사용된다.

일반적으로 이 어레이는 액세스하기 위한 특정 트랜지스터를 판별하는 선택회로를 갖춘 행 및 열로 배열된 많은 트랜지스터로 구성된다.

이 어레이는 (모든 메모리 어레이에 대해서) 더욱 많은 트랜지스터를 포함하므로 더 큰 크기로 되는 일반적인 경향이 존재한다.

어레이 선택선(워드선 또는 비트선)에 접속된 메모리 어레이에서 트랜지스터의 수가 많아지는 만큼, 선에 영향을 미치는 커패시턴스도 증가한다.

이에 따라 스위칭 속도가 감소하게 된다.

EPROM 또는 플래시 EPROM 메모리 어레이에서 워드선 디코딩을 행하는 전형적인 회로는 프리디코더 회로로 NAND 게이트를 사용한다.

이 프리디코더 회로는 모든 워드선 전체로 부터 다수의 워드선을 선택하기 위해 사용되며, 그리고나서 각 워드선은 다수의 행디코더 트랜지스터중 하나에 의한 제1 워드선이 NAND 게이트 출력부에 공통접속하여 선택된다.

비소멸성 메모리 어레이에 있어서, 전형적으로 두개의 별개의 전압원이 제공된다. 제1전압원(Vcc)은 보통 5V이며 메모리 어레이의 내용을 판독하기 위해 사용된다. 제2전압원(Vpp)은 통상 12V이며 메모리 어레이의 내용을 프로그래밍 및 소거하기 위해 사용된다. 행 디코딩 회로는 이들 두 전압레벨의 전송이 워드선에 허용되도록 설계되어야 한다.

전형적으로, 두개의 외부전압공급치 사이를 스위칭 될 수 있는 내부전압공급노드가 존재한다. 이 내부전압공급노드는 공급전압중 하나 또는 다른 하나를 공급하기 위해 행디코딩 회로에 접속된다.

이들 비소멸성 어레이에서 프리디코더로서 사용되는 전형적인 NAND 게이트는 접지 단자와 출력 단자 사이에 직렬로 접속된 드레인 및 소스단자를 가진 N 채널 전계효과 트랜지스터(FEPROMT) 및 전압원(전형적으로 내부전압공급노드)과 출력단자 사이에 접속된 소스와 드레인 단자를 가진 P 채널 전계효과 트랜지스터로 구성된다.

P 채널 디바이스는 "on"으로 바이어스된 약한 디바이스(weak device)이다.

선택신호는 N 채널 디바이스의 게이트에 인가된다. 전형적으로 5V인 Vcc와 같은 하이상태 입력이 N 채널 디바이스의 게이에 인가된 경우, 로우값이 NAND 게이트 출력부에 전달된다.

다른 신호가 N 채널 디바이스의 게이트에 인가된 경우, P 채널 디바이스는 하이값(전형적으로 5V 이거나 12V인 내부전압 공급값과 같음)을 NAND 게이트의 출력부로 보낸다. NAND 게이트의 출력부는 내부전압원과 그 출력이 어레이의 워드선을 구동하는 접지 사이를 연결하는 인버터의 입력부에 접속된다.

기술된 NAND 게이트형은 비율(ratioed) NAND 게이트로서 언급된다.

비율 NAND 게이트가 EPROM 과 유사어레이의 워드선과 연결된 디코딩 회로에서 사용되는 한 이유는 이들 어레이가 규준소스전압(5V) 및 더 높은 소스전압(12V) 모두에서 작동한다는 것이다.

CMOS NAND 게이트가 고속 디코딩에 적당하지 않은 추가적인 더 복잡한 회로군을 포함하지 않는다면 더 높은 소스전압이 소스전압으로 출현할때, 접지와 출력노드 사이에 직렬로 결합된 한쌍의 N 채널 디바이스와 소스전압과 출력노드에 병렬로 접속된 한 쌍의 P 채널 디바이스를 구비한 전형적인 풀(full) CMOS NAND 게이트는 바르게 작용하지 못한다. 이런 이유로 예상되는 모든 전압에서 작동가능한 위크 P 채널 디바이스를 사용한 비율장치가 사용된다.

그러나 행디코더가 접속된 공통노드로의 전류는 비율 NAND 게이트내의 위크 P 채널 디바이스를 통해 제공되기 때문에, 행디코더가 결합된 공통노드에 기생용량의 충전을 성취하기 위해 비교적 적은 전류가 유용하다.

결과적으로 워드선에서 선택제거 시간은 소망되는 것보다 더 길다.

앞서 선택된 워드선이 더 오랜 기간동안 선택되어 있기 때문에 워드선의 늦은 선택제거는 새로운 선택워드선으로의 변동을 늦춘다.

반면에 어레이내의 메모리 트랜지스터 디바이스 수의 증가로 가속된 스위칭이 워드선 지연을 극복하고 어레이의 올바른 작동을 제공하기 위해 필수적이다.

더욱, 선택된 워드선이 센스 증폭기의 최적작동을 유지하기 위해 선택제거 워드선을 교차한 때의 전압레벨을 최적화하는 것이 필요하다.

만약 워드선 선택제거가 너무 늦으면, 이 전압레벨은 하이일 것이고 두개의 메모리셀이 동시에 선택될 것이다.

이것은 액세스 시간을 늦출 뿐아니라 센스 증폭기의 최적작동을 유지하지 못할 것이다.

[발명의 요약]

그러므로 본 발명의 목적은 EPROM 및 유사메모리 어레이에서 워드선의 선택제거 속도를 증가시키고, 워드선 선택제거에 증가된 제어를 제공하는 것이다.

본 발명의 다른 목적은 워드선에 전송되는 둘이상의 하이전압레벨을 요구하는 EPROM 및 유사메모리 어레이에서 워드선이 선택제거되는 속도를 증가하기 위해 설계된 회로에서 전압아이솔레이션을 제공하는 것이다.

본 발명의 또다른 목적은 워드선에 전송된 둘이상의 하이전압 레벨을 요구하는 EPROM 및 유사메모리 어레이의 워드선의 선택 및 선택제거를 빠르게 하는 장치를 제공하는 것이다.

본 발명의 이들 목적 및 다른 목적은 제1 및 제2전압레벨의 논리신호가 판독 작동을 위해 어레이내의 메모리위치를 선택하기 위해 사용되며, 제1 및 제2전압레벨보다 더 높은 전압레벨의 하나 이상의 신호가 출현가능한 메모리 어레이에서 실현되며, 본 발명은 개개의 행디코더에 의해 공통노드에 각각 연결된 다수의 워드선, 행디코더가 제1 및 제2전압레벨의 출력전압레벨을 제공하기 위한 풀 CMOS NAND 게이트로 구성된 하나의 전용 워드선을 선택할 수 있도록 다수의 워드선을 선택하는 프리디코더회로, 워드선중 하나에 각각 접속된 다수의 위크 P 채널 디바이스, 워드선에 더 높은 레벨 및 그 이하 레벨의 전압레벨을 제공하기 위해 위크 P 채널 디바이스를 작동하는 수단, 공통점에 전송되는 전압치가 더 높은 전압레벨 보다 더 적게 되도록 한정하는 수단, 그리고 NAND 게이트로 부터 공통노드로 전송된 전압레벨이 소정레벨 이하로 되도록 한정하는 수단을 포함한다.

본 발명의 이들 및 다른 목적 및 특징은 하기의 상세한 설명 및 첨부된 도면에 의해 더 용이하게 이해될 것이며, 이때 같은 요소는 같은 부재번호로 인용될 것이다.

[발명의 상세한 설명]

제1도에 있어서, 그 중 하나가 선택되는 한블록의 워드선을 선택하기 위해 사용된 메모리 어레이 선택회로의 프리디코더부로서 전형적으로 사용된 풀 CMOS NAND 게이트(10)가 도시된다. NAND 게이트(10)는 한쌍의 N 채널 전계효과 트랜지스터 디바이스(12 및 13) 및 한쌍의 P 채털 전계효과 트랜지스터 디바이스(15 및 16)를 포함한다. 각각의 N 채널 디바이스(12 및 13)는 접지 및 출력단자 사이에서 다른 다바이스 소스 및 드레인 단자와 직렬로 접속된 소스 및 드레인 단자를 가진다. 각각의 P 채널 디바이스(15 및 16)는 소스전압(Vcc =5V)과 출력단자 사이에 접속된 소스 및 드레인 단자를 가진다.

디바이스(12 및 15)의 게이트는 함께 하나의 입력단자에 접속되고, 디바이스(13 및 16)의 게이트는 함께 제2의 입력단자에 접속된다.

NAND 게이트의 출력부는 그 출력이 행디코더로의 프리디코더 입력인 인버터에 접속된다.

전형적으로 풀 CMOS NAND 게이트의 입력단자에 인가된 값은 소스전압(전형적으로 5V) 및 접지이다.

만약 접지가 양입력단자에 인가되면, 두 개의 P 디바이스(15 및 16)가 온이고, 두개의 N 디바이스(12 및 13)가 오프이며, 전원전압(Vcc)에 가까운 하이전압이 출력단자에 출력한다. 이 레벨은 반전되면 프리디코더 출력이 0 볼트에서 존재한다.

만약 소스전압(Vcc)이 양입력단자에 인가되면, 두 개의 N 디바이스(12 및 13)가 온이고, 두개의 P 디바이스(15 및 16)가 오프이며, 접지에 가까운 로우전압이 NAND 게이트의 출력단자에 출력한다.

이 레벨이 반전되면 프리디코더 출력이 소스전압(Vcc)에 매우 근접한 전압에서 존재한다. 만약 입력단자들의 전압이 다르면, 하나의 P 디바이스가 온이며 하나의 N 디바이스가 온이된다.

접지로부터 어떤 경로도 존재하지 않아 하이값이 NAND 게이트의 출력단자에 출현하고, 로우값이 프리디코더 출력에 출현한다.

전형적으로 풀 CMOS NAND 게이트는 오직 두개의 전압, 접지 및 소스전압, 만이 사용된 메모리 어레이 회로에서 잘 작동된다.

그렇지만, 상기에서 지적한 바와 같이, EPROM 및 플래시 EPROM 같은 유사메모리 회로는 프로그래밍 전압으로서 추가적인 더 높은 레벨전압(12V)을 사용한다.

EPROM 메모리 어레이에서 워드선을 선택하기 위한 전형적장치에 있어서, CMOS NAND 게이트가 워드선 선택을 위해 사용된 경우, 이 더 높은 레벨전압은 NAND 게이트(10)의 출력단자가 접속된 공통노드에 출현할 것이다.

이들 P 채널 디바이스는 전형적으로 p-n 접합 다이오드가 NAND 게이트의 출력단자와 P 디바이스 몸체 사이에 형성되도록 소스전압에 접속된 트랜지스터 몸체를 가진 MOSFET이다. 이 전압의 결과 P 채널 디바이스(15 및 16)의 p-n 접합이 순방향 바이어스되어 이들 디바이스는 정상적인 작동이 되지 않는다.

결과적으로, 기술된 NAND 게이트(10)는 3개의 전압레벨을 사용한 EPROM 및 유사메모리 어레이에서 사용되지 못한다.

대신에, 비율 NAND 게이트(20) (제2도에 도시됨)는 전형적으로 3개의 전압 레벨을 사용한 EPROM 및 유사메모리 어레이 회로에 대한 선택입력을 제공하기 위해 사용된다. 개시된 바와 같이, 제1도에 되시된 두개의 P 채널 디바이스 및 두개의 N 채널 디바이스를 가진 풀 CMOS NAND 게이트를 포함하지 않고 회로(20)는 소스와 비율 NAND 게이트 출력단자 사이에 단일의 P 채널 디바이스를 사용한다. 한쌍의 N 채널 디바이스(23 및 24)는 접지와 출력단자 사이에 직렬로 접속되며 그 게이트 단자에 입력신호를 수신한다.

P 채널 디바이스(21)는 N 채널 디바이스(23 및 24)에 의해 공급되는 전류와 대비되는 미세한 전류를 제공하는 위크 디바이스이다.

이것은 N 채널 디바이스들의 게이트가 5V(Vcc)에서 존재할 때, 그것들이 비율 NAND 게이트의 단자출력을 끌어내릴 수 있게 하기 위해 필수적이다.

이 다바이스(21)의 게이트 입력으로서 소스전압(Vpx)를 받는 바이어스회로(26)에 의해 바이어스 된다. 소스전압은 12V의 하이레벨 프로그래밍 값으로 부터 접지 이상의 어떤 소스전압치로 변경할 수 있음을 표시하기 위해 Vpx로 지정된다. 바이어스 회로(26)는 디바이스(21)가 항상 온이고 항상 위크하게 작동되도록 일정 전압을 디바이스(21)의 게이트에 인가하는 스위치이다.

만약 전압(Vpx)이 5V로 부터 12V로 변경되면, 디바이스(21)는 게속 위크조건에서 온을 유지한다. 따라서 이 디바이스는 판독동작 및 프로그래밍을 위해 필요한 값을 제공하기 위해 소스전압을 변경하도록 작용할 수 있다.

만약 디바이스(23 및 24)의 게이트 단자로의 입력신호가 둘다 하이(5V)인 경우, 이들 디바이스는 출력노드가 대략 접지로 떨어지도록하여 실질적 전류경로를 제공한다. 반면에 만약 입력신호의 하나 또는 둘다가 로우인 경우, 접지로의 경로는 폐쇄되며; 위크디바이스(21)는 출력을 거의 Vpx(어레이 판독동작에서 전형적으로 5V)에 위치시키는 풀업(pull up) 디바이스로 작용한다.

그렇지만 회로(20)의 소스전압 및 바이어싱 레벨은 함께 변동되기 때문에, 디바이스(21)는 온으로 남아 있고 Vpx가 5V(판독동작 동안 사용됨)이거나 12V(프로그래밍에 사용됨) 이거나, 또는 접지 및 12V 사이의 다른 값의 위크 디바이스로서 작용 할 것이다.

그렇지만 다수의 행선택 트랜지스터에 접속된 공통노드의 기생용량을 충전하기 위해 전류를 제공하기 위해 위크 P 디바이스에 의존하는 회로(20)는 동작에 있어서 너무 늦다는 것이 사용에 따라 발견되었다.

소망의 회로규격에 충분 빠르게 선커패시턴스를 충전 또는 방전하기 위해 불충분한 전류가 위크 P 디바이스에 의해 제공될 수 있다.

결과적으로, 행선택 및 선택제거 시간이 연장되어 어레이의 동작을 느리게 한다.

그렇지만 행선택 및 선택제거 시간이 연장될 때에도, 두개의 워드선은 유효퍼센트 시간 동안에 비최적 동작으로 인도하는 동시에 선택될 것이다.

두개의 전용행에서의 메모리셀이 변동기간 동안 출력신호들을 제공할 것이며, 여기서 새행이 선택되고 구행은 선택제거될 것이다.

이것에 따라 이상과 다르게 신호는 어레이 센스증폭기에 제공된다.

제3도 및 제4도에 도시된 회로(30)는 제1도 및 제2도에 도시된 종래회로들의 문제점들을 극복한다. 제3도는 회로(30)를 도시하여, 제4도는 회로(30)가 사용될 메모리 어레이의 일부를 도시한다.

이 회로(30)는 프리디코더 회로로서 풀 CMOS NAND 게이트(33)를 사용한다.

NAND 게이트(33)는 접지와 출력단자 사이에 직렬로 접속된 한쌍의 N 채널 전계효과 트랜지스터 디바이스(31 및 32) 및 전압원(Vcc)와 출력단자 사이에 각각 접속된 한쌍의 P 채널 전계효과 트랜지스터 디바이스(34 및 35)를 포함한다.

디바이스(31 및 35)의 게이트단자는 함께 접속되어 같은 입력신호를 수신하며, 디바이스(32 및 35)의 게이트 단자는 함께 접속되어 제2의 입력신호를 수신한다.

두 입력 신호가 하이일 때, 두 디바이스(31 및 32)는 함께 작동하며, 로우전압이 출력단자에 공급된다. 입력신호의 다른 조합에 대해서, P 디바이스의 적어도 하나(34 또는 35)가 온이어서 출력단자에 Vcc 에 가까운 하이값을 제공한다.

NAND 게이트(33)의 출력단자는 N 채널 전계효과 트랜지스터 디바이스(37)를 통해 공통노드에 접속한다. 커패시터(38)는 워드선 사이를 스위칭하는데 극복되어야할 기생용량의 효과를 개시하기 위해 도시된다.

N 채널 전계효과 트랜지스터 디바이스(39)는 어떤 특정 워드선을 위한 출력 드라이버(40) 및 공통노드 사이에 행디코더로서 배설된다.

또한 P 채널 전계효과 트랜지스터(32)는 출력 드라이버(40)의 입력부에 접속된다.

P 채널 디바이스(42)는 온으로 바이어스된 위크 디바이스이므로, 특정행에 대한 행디코더 디바이스(39)가 디스에이블인때 입력부에서의 Vpx를 출력 드라이버에 공급한다.

이것을 성취하기 위해, 어레이가 판독된 경우 게이트 단자에서의 값은 접지이며 Vpx 값은 5V이다. 만약 어레이가 프로그램된 경우, 게이트 단자는 Vpx와 디바이스(42)의 스레스홀드(Vth)의 2배와의 차와 같은 전압을 받아, 거의 12V 가 드라이버(40)로의 입력부에 출현한다.

디바이스(42)에 의해 공급되는 12V가 디바이스(34 및 35)의 p-n 접합을 순방향 바이어스로 하여 회로가 그 기능을 발휘하지 못하게 되도록 NAND 게이트(33)의 출력부로 다시 전송되지 않게 하기 위해, 행디코더 디바이스939)는 그 게이트 단자에 Vcc(5V)에 의한 온 조건으로 구성된다.

이것은 공통노드에 전송될 수 있는 전압값을 Vcc와 디바이스(39)의 스레스홀드전압(Vt)차 또는 5V 보다 다소 작은 값으로 제한한다.

디바이스(39)에 대한 구동전압으로서 소스전압(Vcc)을 사용함에 의해, 디바이스(42)에 의해 공급되는 12V는 디바이스(34 및 35)의 p-n 접합을 순방향 바이어스로 하여 회로가 그 기능을 발휘하지 못하게 되도록 NAND 게이트(33)의 출력부로 다시 전송 될 수 없다.

이에 따라 풀 CMOS NAND 게이트(33)는 어레이에서 프리디코드 선택을 위해 사용된다.

풀 CMOS NAND 게이트(33)는 공통노드 커패시턴스를 충전하기 위해 소스전압(Vcc)으로부터 전류를 공급하는 스위치로서 작용하는 한쌍의 P 채널 디바이스(34 및 35)를 제공한다. 이들 디바이스(34 및 35)는 종래의 비율 NAND 게이트장치에서 공통노드 커패시턴스를 충전하기 위해 사용된 위크 P 채널 디바이스에 비해 많은 양의 전류를 전송 가능한 전형적인 스트롱 P 디바이스이다.

결과적으로, 개선된 프리디코더 선택회로에 의해 워드선의 선택제거는 종래장치에 비해 훨씬 빠르게 일어난다.

Vpx가 12V 인 조건에서 NAND 게이트(33)의 P 디바이스(34 및 35)를 순방향 바이어스하는 가능성의 제거에 부가하여, 디바이스(37)는 NAND 게이트(33)의 출력부와 공통노드 사이 경로에 위치되어, Vpx가 로우값(Vcc와 Vtn의 차이 이하, 여기서 Vtn 은 디바이스(39)의 스레스홀드전압) 인 조건에서 디바이스(42)의 p-n 접합이 순방향 바이어스되는 가능성을 제거한다.

예컨데 만약 Vpx 가 3V이고 디바이스(34 및 35)중 하나가 인에이블인 경우, 약 5V 의 전압이 NAND 게이트(33)의 출력부에 출현한다.

디바이스(37)이 없으면 이 5V(와 Vtn의 차)가 드라이버(40)의 입력단자에 인가될 것이다. 소스전압(Vpx) 이 3V인 경우, 디바이스(42)의 p-n 접합이 순방향 바이어스되어 디바이스(42)의 기능장애를 일으킨다.

그렇지만 디바이스(37)는 그것의 게이트 단자에 Vpx 값으로 인에이블된다.

결과적으로 NAND 게이트(33)의 출력부로 부터 공통노드로 전송될 수 있는 전압은 디바이스(37)의 스레스홀드 전압(Vt) 강하 이하의 Vpx이다.

따라서 디바이스(42)의 p-n 접합이 순방향 바이어스가 아닐 것을 보증한다.

본 발명은 바람직한 실시예 형태로 기술되어 있지만, 본 발명의 취지 및 영역을 벗어남 없이 다양한 수정 및 변형이 당업계 통상의 전문가에게는 가능하리라는 것은 명백할 것이다.

그러므로 본 발명은 이어지는 청구범위에 의해 평가되어야 한다.

Claims

제1 및 제2전압레벨의 논리신호들이 판독동작에 대해 어레이내 메모리 위치를 선택하기 위해 사용되며, 제1 및 제2전압레벨 보다 더 높은 전압레벨의 하나 이상의 신호가 출현할 수 있으며, 전용 행디코더에 의해 공통노드에 각각 결합된 다수의 워드선, 제1및 제2전압레벨의 출력전압레벨을 제공하기 위해 배설된 풀 CMOS NAND 게이트로 구성된 개개의 워드선을 행디코더가 선택할 수 있도록 하기 위해 한블럭의 워드선을 선택하는 프리디코더회로, 워드선중 하나에 각각 접속된 다수의 위크 P 채널 디바이스, 워드선에 더 높은 레벨 및 그 이하 레벨의 전압 레벨을 제공하기 위해 위크 P 채널 디바이스를 작동하는 수단, 더 높은 전압레벨보다 낮도록 공통점에 전송된 전압값을 제한하는 수단, 그리고 소정레벨 보다 더 낮도록 NAND 게이트로 부터 공통노드로 전송된 전압레벨을 제한하는 수단을 포함하는 것을 특징으로 하는 메모리 어레이.
더 큰 수의 워드선으로 부터 다수의 워드선을 선택하는 풀 CMOS NAND 게이트, 각각의 입력단자에서의 제2의 하이레벨 전압입력신호에 반응하여 출력단자에 제1로우레벨전압을 제공하고 제2하이레벨 입력신호들과 다른 입력신호의 조합에 반응하여 출력단자에 제2의 하이레벨 전압을 제공하는 다수의 입력단자 및 출력단자를 갖는 NAND 게이트, 하나의 워드선 및 다른 행셀렉터에 각각 접속된 다수의 행셀렉터, 각각의 워드선의 입력단자에 제2의 하이전압 보다 높은 전압으로부터 제2의 하이전압보다 낮은 전압으로 변경가능한 전압을 인가하는 수단, 행셀렉터에 의해 워드선으로부터 전송될 수 있는 전압레벨을 제2하이전압레벨 보다 더 낮게 제한하는 수단, 그리고 NAND 게이트로 부터 워드선으로 전송될 수 있는 전압레벨을 각각의 워드선의 입력단자에 제2의 하이전압 보다 더 높은 전압으로 부터 제2의 하이전압 보다 더 낮은 전압으로 변경가능한 전압을 인가하는 수단에 의해 제공된 더 낮게 제한하기 위해 NAND 게이트의 출력단자와 모든 행셀렉터에 접속하는 수단으로 구성되는 것을 특징으로 하는 다수의 워드선을 가진 메모리 어레이용 워드선 디코더회로.
제2항에 있어서, 각각의 행셀렉터는 다른 행셀렉터를 결합하기 위해 워드선의 입력단자로 부터 접속된 드레인 및 소스단자를 갖는 전계효과 트랜지스터 디바이스로 구성되며, 행셀렉터에 의해 워드선으로부터 전송될 수 있는 전압레벨을 제2의 하이전압레벨 이하로 제한하는 수단은 제1 또는 제2전압레벨의 입력치가 인가될 수 있는 행셀렉터의 게이트 단자로 구성되는 것을 특징으로 하는 메모리 어레이용 워드선 디코더회로.
제2항에 있어서, NAND 게이트로 부터 워드선드선으로 전송될 수 있는 전압레벨을 제한하기 위해 NAND 게이트의 출력단자를 모든 행셀렉터와 접속하는 수단은 NAND 게이트의 출력단자을 행셀렉터에 접속하는 소스 및 드레인 단자와 각각의 워드선의 입력단자에 제2의 하이전압 보다 더 높은 전압으로 부터 제2의 하이전압 보다 더 낮은 전압으로 변경가능한 전압을 인가하는 수단에 의해 제공된 전압과 같은 전압이 가해지는 게이트 단자를 갖는 전계효과 트랜지스터로 구성되는 것을 특징으로 하는 메모리 어레이용 워드선 셀텍터회로.