JPH06267281A - 前置解読回路及びワードライン解読回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＰＲＯＭ及び類似のメモリアレィでワード
ラインを非選択する速度を早め、ワードライン非選択に
対する制御を増大する。 【構成】 第１と第２の電圧レベルの論理信号を使用し
て読み取り操作のためアレィ内のメモリ位置を選択し、
第１及び第２の電圧レベルよりも高い電圧レベルの少な
くとも１つの信号が表れることがあり、個々の行解読器
により共通ノードにそれぞれ結合された複数のワードラ
インを含むメモリアレィで、第１と第２の電圧レベルの
出力電圧レベルを供給するように配設された全ＣＭＯＳ
ＮＡＮＤゲートと、各々がワードラインの１つと接続
された複数の弱いＰチャネル素子と、弱いＰチャネル素
子を作動して高低のレベルの電圧レベルをワードライン
に供給する手段と、共通点に転送する電圧の値を高電圧
レベル以下に限定する手段と、ＮＡＮＤゲートから共通
ノードに送る電圧レベルを所定レベル以下に限定する手
段からなり、行解読器が個々のワードラインを選択でき
る複数のワードラインを選択する前置解読回路で構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアレィ回路に関
し、特に３レベルの電圧を用いて加速行解読を提供でき
る解読回路に関する。

【０００２】

【従来の技術】ディジタル情報を記憶するのに使用する
非揮発性メモリアレィの種類にはいくつか有り、消去可
能読取り専用メモリ（ＥＰＲＯＭ）及びフラッシュＥＰ
ＲＯＭのようなＥＰＲＯＭの拡張が多くの目的で使用さ
れている。一般にそのようなアレィは、アクセスする特
定のトランジスタを決定する選択回路と共に行と列に配
列された多くのトランジスタからなっているが、一般に
より多くのメモリトランジスタを含めるとそのような
（全てのメモリアレィに関して）アレィが大きくなる傾
向がある。（ワードラインあるいはビットラインなど
の）任意の選択ラインに接続されたメモリアレィ内のト
ランジスタ数が増大すると、ラインに影響を与える容量
も増大し、スィッチングを行う速度も遅くなるという一
般的な傾向を持っている。

【０００３】ＥＰＲＯＭないしフラッシュＥＰＲＯＭメ
モリアレィ内でのワードライン解読を行う一般的な回路
では、前置解読回路としてＮＡＮＤゲートを利用してい
る。この前置解読回路は全ワードラインの合計からある
ワードライン数を選択するのに使用し、個々のワードラ
インはＮＡＮＤゲートの出力に共通に接続された複数の
行解読器トランジスタの１つによりその最初のワードラ
インの数から選択される。

【０００４】非揮発性メモリアレィでは、一般に２つの
分離した電圧源が備えられている。１つの電圧源のＶcc
は一般に５ボルトを有し、メモリアレィの内容を読み取
るのに使用する。第２の電圧源のＶppは一般に12ボルト
を有し、プログラミングとメモリアレィの内容の消去に
使用する。行解読回路はそれら電圧レベルの両方をワー
ドラインに転送できるように設計する必要がある。一般
に、２つの外部電圧供給値間でスィッチできる内部電圧
供給ノードが存在し、この内部電圧供給ノードは行解読
回路に接続して電源電圧の１つないし他を供給してい
る。

【０００５】それら非揮発性アレィ内の前置解読器とし
て使用する一般的なＮＡＮＤゲートは、ドレイン及びソ
ース端子が接地と出力端子間で直列に接続されている１
つないし複数のＮチャネル電界効果トランジスタと、ソ
ース、ドレイン端子が電圧源（一般に内部電圧供給ノー
ド）と出力端子間に接続されたＰチャネル電界効果トラ
ンジスタとで構成されている。Ｐチャネル素子は「オ
ン」にバイアスされた弱い素子である。選択信号はＮチ
ャネル素子のゲートに印加する。一般に５ボルトのＶcc
に等しい高値入力をＮチャネル素子のゲートに入れる
と、低値がＮＡＮＤゲート出力に転送される。Ｎチャネ
ル素子のゲートに他のいずれかの信号を入れると、Ｐチ
ャネル素子は（一般に５ボルトないし12ボルトの内部電
圧供給値に等しい）高値をＮＡＮＤゲートの出力に供給
する。ＮＡＮＤゲートの出力は出力がアレィのワードラ
インを駆動する内部電圧源と接地間に結合されたインバ
ータの入力に接続する。説明したＮＡＮＤゲートのタイ
プを比率化ＮＡＮＤゲートと称する。

【０００６】ＥＰＲＯＭ及び類似のアレィのワードライ
ンと関連した解読回路で比率化ＮＡＮＤゲートを使用す
る１つの理由は、それらのアレィは通常の電源電圧（５
ボルト）とアレィをプログラムするのに使用するより高
い電源電圧（１２ボルト）の両方で作動するからであ
る。接地と出力ノード間で直列に結合された１対のＮチ
ャネル素子と電源電圧と出力ノードに対して並列に接続
された１対のＰチャネル素子を有する一般的な全ＣＭＯ
Ｓ ＮＡＮＤゲートは、高速解読にとって最適とはいえ
ない追加のより複雑な回路を含まない限り、高い電源電
圧が電源電圧として表れると正確に機能しない。このた
め、予期される全ての電圧で作動できる弱いＰチャネル
素子を用いた比率化構成を用いる。

【０００７】しかし行解読器を接続した共通ノードへの
電流は比率化ＮＡＮＤゲート内の弱いＰ素子を通して供
給するので、行解読器が接続された共通ノードで寄生容
量の充電を行うのに比較的小さい電流しか得られない。
その結果、ワードラインでの脱選択にかかる時間は所望
時間より長くなる。ワードラインの脱選択が緩慢になる
ことで先に選択されたワードラインが長期間選択された
ままになり、新しく選択したワードラインへの移行が遅
くなる。他方でアレィ内のメモリ・トランジスタ素子の
数が増大することでワードラインの遅延を克服し、アレ
ィの正確な作動を提供するためにスィッチングの加速が
必要になる。

【０００８】更にセンスアンプの最適作動を維持するた
めに選択されたワードラインが脱選択されたワードライ
ンと交差する時点内で電圧レベルを最適化する必要があ
る。ワードラインの脱選択が遅すぎると、この電圧レベ
ルは高くなり、２つのメモリセルは同時に選択されるこ
とになる。これはアクセス時間の遅延に加えてセンスア
ンプの最適作動を維持できないことになる。

【０００９】

【発明が解決しようとする課題】従って本発明の目的は
ＥＰＲＯＭ及び類似のメモリアレィでワードラインを脱
選択する速度を早め、ワードライン脱選択に対する制御
を増大することである。本発明の別の目的は、２レベル
ないしそれ以上の高電圧をワードラインに転送する必要
があるＥＰＲＯＭと類似のメモリアレィでワードライン
を脱選択する速度を早めるように設計した回路で電圧分
離を提供することである。本発明の別の更に詳細な目的
は、２レベルないしそれ以上の高電圧をワードラインに
転送する必要があるＥＰＲＯＭと類似のメモリアレィの
ワードラインの高速選択、脱選択を可能にする装置を提
供することである。

【００１０】

【課題を解決するための手段】本発明の上記の目的は、
第１と第２の電圧レベルの論理信号を使用して読み取り
操作のためアレィ内のメモリ位置を選択し、第１及び第
２の電圧レベルよりも高い電圧レベルの少なくとも１つ
の信号が表れることがあるとともに、個々の行解読器に
より共通ノードに結合された複数のワードラインを有す
るメモリアレィの行解読器が個々のワードラインを選択
できる複数のワードラインを選択する前置解読回路であ
って、第１と第２の電圧レベルの出力電圧レベルを供給
するように配設された全ＣＭＯＳ ＮＡＮＤゲートと、
各々がワードラインの１つと接続された複数の弱いＰチ
ャネル素子と、弱いＰチャネル素子を作動して高低のレ
ベルの電圧レベルをワードラインに供給する手段と、共
通点に転送する電圧の値を高電圧レベル以下に限定する
手段と、ＮＡＮＤゲートから共通ノードに送る電圧レベ
ルを所定レベル以下に限定する手段とを有する前置解読
回路で実現できる。

【００１１】

【実施例】図１を参照すると、複数ワードラインの中か
ら１つを選択するワードライン・ブロックを選択するの
に使用するメモリアレィ選択回路の前置部分として一般
に使用する全ＣＭＯＳ ＮＡＮＤゲート10が例示されて
いる。ＮＡＮＤゲート10には１対のＮチャネル電界効果
トランジスタ素子12と13及び１対のＰチャネル電界効果
トランジスタ素子15と16が含まれている。Ｎチャネル素
子12、13の各々は接地と出力端子間でそのソース、ドレ
イン端子が他の素子のソース、ドレイン端子と直列に接
続されている。Ｐチャネル素子15、16の各々はそのソー
ス、ドレイン端子が電源電圧Ｖcc（５ボルト）と出力端
子間に接続されている。素子12と15のゲートは共に１つ
の入力端子に接続されており、素子13と16のゲートは共
に第２の入力端子に接続されている。ＮＡＮＤゲートの
出力は、出力が行解読器に入力される前置解読器である
インバータに接続されている。

【００１２】一般に全ＣＭＯＳ ＮＡＮＤゲートの入力
端子に印加される値は電源電圧（一般に５ボルト）と接
地電圧である。接地電圧を両方の端子に印加すると、２
つのＰチャネル素子15、16はオンで、２つのＮチャネル
素子12、13はオフになり、電源電圧（Ｖcc）に近い高電
圧が出力端子に表れる。このレベルはインバートして前
置解読器出力がゼロボルトになるようにする。電源電圧
（Ｖcc）を両入力端子に印加すると、２つのＮチャネル
素子12、13はオンになり、２つのＰチャネル素子15、16
はオフになり、接地電圧に近い低電圧がＮＡＮＤゲート
の出力端子に表れる。このレベルはインバートして前置
解読器出力が電源電圧（Ｖcc）に非常に近い電圧になる
ようにする。双方の入力端子の電圧が異なれば、Ｐ素子
の１つがオンになり、Ｎ素子の１つがオンになる。接地
への経路は遮断されるので、ＮＡＮＤゲートの出力端子
には高値が表れ、前置解読器出力には低値が表れる。

【００１３】一般的な全ＣＭＯＳ ＮＡＮＤゲートは接
地及び電源電圧の２つの電圧しか使用しないメモリアレ
ィ回路ではうまく作動する。しかし先に指摘したように
ＥＰＲＯＭやフラッシュＥＰＲＯＭのような類似のメモ
リ回路アレィでは追加のより高レベル電圧（12ボルト）
をプログラミング電圧として使用している。ＥＰＲＯＭ
メモリアレィ内でワードラインを選択する一般的な構成
では、ＣＭＯＳ ＮＡＮＤゲートをワードライン選択に
使用した場合、この高レベル電圧はＮＡＮＤゲート10の
出力端子を接続する共通ノードに表れる。それらのＰチ
ャネル素子はナンドゲートの出力端子とＰ素子のボディ
の間にｐｎ接合ダイオードが形成されるように電源電圧
に接続されたトランジスタのボディを一般に有するＭＯ
ＳＦＥＴである。この電圧の作用によりＰチャネル素子
15、16が順方向にバイアスされ、それらの素子を誤作動
させることになる。従って、先述したＮＡＮＤゲート10
は３レベルの電圧を使用するＥＰＲＯＭや類似のメモリ
アレィでは使用することができなかった。

【００１４】その代わり（図２に示す）比率化ＮＡＮＤ
ゲート回路20を一般に使用して、３電圧レベルを使用す
るＥＰＲＯＭや類似のメモリアレィの選択入力を提供し
ている。ここで分かるように図１に例示するように２つ
のｐチャネル素子と２つのＮチャネル素子を有する全Ｃ
ＭＯＳ ＮＡＮＤゲートを含めるよりも、回路20はソー
スと比率化ＮＡＮＤゲート出力端子の間の単一のＰチャ
ネル素子21を用いる。１対のＮチャネル素子23、24が接
地と出力端子間に直列に接続されており、そのゲート端
子で入力信号を受け取る。Ｐチャネル素子21はＮチャネ
ル素子23、24で供給される電流とは対照的に最低限の電
流を供給する弱い素子である。これはＮチャネル素子の
ゲートが５ボルト（Ｖcc）の場合に、比率化ＮＡＮＤゲ
ートの出力端子を下げることができるようにするために
必要である。この素子21のゲートは電源電圧Ｖpxを入力
として受け取るバイアス回路26によりバイアスされる。
電源電圧は12ボルトの高レベル・プログラミング値から
接地電圧以上のいずれの電源電圧値にも変えることがで
きることを示すためにＶpxとする。バイアス回路26は素
子21が絶えずオンになり常に弱く導電するようにするた
めに電圧を素子21に印加するスィッチである。電圧Ｖpx
が５ボルトから12ボルトに変化しても、素子21は弱い状
態に留まる。従ってこの素子は変化する電源電圧で機能
して読取り操作とプログラミング中の両方に必要な値を
供給することができる。

【００１５】素子23、24のゲート端子への入力信号が両
方とも高ければ（５ボルト）、それらの素子は出力ノー
ドが実質的にほぼ接地にまで引き下げられるような電流
経路を提供する。そして他方で入力信号の１つないし両
方が低ければ、接地への経路は閉じられ、弱い素子21は
出力をほぼＶpx（アレィの読取り状態では一般に５ボル
ト）に引き上げる素子としての働きをする。しかしバイ
アスレベルと回路20の電源電圧の両方が共に変化するの
で、素子21はオンとなったままとなりＶpxが（読取り操
作中に使用する）５ボルト、（プログラミングで使用す
る）12ボルトあるいは接地と12ボルトの間のいずれの値
であろうと弱い素子として機能する。

【００１６】しかし使用の際、弱いＰ素子に依存して複
数の行選択トランジスタに接続された共通ノードの寄生
容量を充電する電流を供給する回路20は、作動が遅すぎ
ることが分かっている。弱いＰ素子では不十分な電流し
か供給できず、所望の回路仕様に対し十分早くライン容
量を充電ないし放電することができない。従って行選択
及び脱選択時間を延長し、アレィの作動を遅くする必要
がある。しかし、行選択、脱選択時間を延長しても、２
つのワードラインが同時に選択され、かなりの割合の時
間で非最適作動をすることになる。２つの個々の行内の
メモリセルは、新しい行が選択され、以前の行が脱選択
されている移行期間に出力信号を提供する。これにより
アレィ・センスアンプに与えられる信号は予期されるも
のより違ったものになる。

【００１７】図３、４に示す回路30で図１、２に例示し
た従来の回路の各々の問題を克服することができる。図
３は分離した回路30を示し、図４は回路30を利用したメ
モリアレィ部分を示したものである。この回路30は全Ｃ
ＭＯＳ ＮＡＮＤゲート33を前置解読回路として使用す
るものである。ＮＡＮＤゲート33には接地と出力端子間
に直列に接続された１対のＮチャネル電界効果トランジ
スタ素子31、32とそれぞれ電圧Ｖccの電源と出力端子の
間に接続された１対のＰチャネル電界効果トランジスタ
素子34、35を内蔵している。素子31、35のゲート端子は
共に接続されて同一入力信号を受け取り、素子32、34の
ゲート端子は共に接続されて第２の入力信号を受け取
る。両入力信号が高い場合は、２つの素子31、32は両方
とも導電し、出力端子に低電圧が供給される。他のいず
れの入力信号の組合せについても、Ｐ素子34ないし35の
少なくとも１つがオンになり、出力端子でＶccに近い高
値を供給する。

【００１８】ＮＡＮＤゲート33の出力端子はＮチャネル
電界効果トランジスタ素子37を通して共通ノードに接続
する。キャパシタ38はワードラインの間でスィッチする
際に克服しなければならない寄生容量の作用を例示する
ために示している。Ｎチャネル電界効果トランジスタ素
子39は共通ノードといずれかの特定ワードラインの出力
ドライバ40の間に行解読器として配備されている。出力
ドライバ40の入力にはまたＰチャネル電界効果トランジ
スタ42が接続されている。Ｐチャネル素子42は特定行に
対する行解読素子39が不能になった場合に出力ドライバ
の入力にＶpxを供給するようにオンにバイアスされた弱
い素子である。これを行うため、アレィが読み取られて
いる場合、ゲート端子での値が接地され、Ｖpxの値は５
ボルトとなる。アレィがプログラムされている場合は、
ゲート端子はＶpxから素子42のしきい値（ボルトｐ）の
２倍を引いたものに等しい電圧を受け取り、ドライバ40
の入力に約12ボルトが表れるようにする。

【００１９】素子42により供給された12ボルトがＮＡＮ
Ｄゲート33の出力に逆転送され、素子34、35のｐｎ接合
を順方向にバイアスして回路の誤作動を生じないように
するため、行解読素子39はそのゲート端子でＶcc（５ボ
ルト）によりオン状態に駆動される。これにより共通ノ
ードに送ることのできる電圧の値をＶccから素子39のし
きい電圧Ｖｔを差し引いたものあるいはともかく５ボル
ト以下に限定される。

【００２０】電源電圧Ｖccを素子39の駆動電圧として利
用することで素子42により供給された12ボルトがＮＡＮ
Ｄゲート33の出力に逆転送して素子34、35のｐｎ接合を
順方向にバイアスして回路の誤作動を生じるということ
はなくなる。これにより全ＣＭＯＳ ＮＡＮＤゲート33
をアレィ内の前置解読選択に利用することができる。全
ＣＭＯＳ ＮＡＮＤゲート33は各々が電源電圧Ｖccから
共通ノード容量を充電する電流を供給するスィッチとし
て機能する１対のＰチャネル素子34、35を備えている。
それらの素子34、35は一般に従来の比率化ＮＡＮＤゲー
ト構成での共通ノード容量を充電するのに利用された弱
いＰチャネル素子とは対照的にかなりの量の電流を転送
できる強力なＰ素子である。従って改善形の前置解読選
択回路によりワードラインの脱選択を従来の構成よりも
はるかに早めることができる。

【００２１】Ｖpxが12ボルトの状態でＮＡＮＤゲート33
のＰ素子34、35を順方向にバイアスする可能性をなくす
ることに加え、Ｖpxが低い値（ＶccからＶtnを差し引い
たものより低い値、ここでＶthは素子39のしきい電圧）
である状態で素子42のｐｎ接合が順方向にバイアスされ
る可能性をなくするため、素子37をＮＡＮＤゲート33の
出力と共通ノードの間の経路に置いている。そして例え
ばＶpxが３ボルトで素子34ないし35の一方が使用可能に
なった場合、約５ボルトの電圧がＮＡＮＤゲート33の出
力に表れる。素子37がなければ、この（Ｖthを差し引い
た）５ボルトがドライバ40の入力端子に印加されること
になる。３ボルトの電源電圧Ｖpxでは、これは素子42の
ｐｎ接合を順方向にバイアスし、その誤作動を生じる。

【００２２】しかし素子37はそのゲート端子で値Ｖpxに
より使用可能になる。その結果、ＮＡＮＤゲート33の出
力から共通ノードに移すことのできる電圧は素子37のし
きい電圧Ｖｔ降下より少ないＶpxであり、それにより素
子42のｐｎ接合が順方向にバイアスされることはなくな
る。

【図面の簡単な説明】

【図１】３レベル・メモリ回路以外での特定ワードライ
ンを選択する従来の構成を例示した回路図である。

【図２】特定ワードラインを選択する別の従来の構成を
例示した回路図である。

【図３】本発明による特定ワードラインを選択する構成
の回路図である。

【図４】本発明によるＥＰＲＯＭメモリアレィの選択回
路部分の別の回路図である。

【符号の説明】

３１、３１、３４、３５、３７、３９、４２ トラン
ジスタ ３３ ＮＡＮＮＤゲート ３８ 寄生容量

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１と第２の電圧レベルの論理信号を使
   用して読み取り操作のためアレィ内のメモリ位置を選択
   し、第１及び第２の電圧レベルよりも高い電圧レベルの
   少なくとも１つの信号が表れることがあるとともに、個
   々の行解読器により共通ノードに結合された複数のワー
   ドラインを有するメモリアレィの行解読器が個々のワー
   ドラインを選択できる複数のワードラインを選択する前
   置解読回路において、 第１と第２の電圧レベルの出力電圧レベルを供給するよ
   うに配設された全ＣＭＯＳ ＮＡＮＤゲートと、 各々がワードラインの１つと接続された複数の弱いＰチ
   ャネル素子と、 弱いＰチャネル素子を作動して高低のレベルの電圧レベ
   ルをワードラインに供給する手段と、 共通点に転送する電圧の値を高電圧レベル以下に限定す
   る手段と、 ＮＡＮＤゲートから共通ノードに送る電圧レベルを所定
   レベル以下に限定する手段とを有する前置解読回路。
2. 【請求項２】 複数ワードラインを有するメモリアレィ
   用のワードライン解読器において、 各々の入力端子で第２の高レベル電圧入力信号にしたが
   って第１の低レベル電圧を出力端子に供給し、第２の高
   レベル入力信号以外の他の入力信号の組合せにしたがっ
   て出力端子に第２の高レベル電圧を供給する複数の入力
   端子と出力端子を有して、より大きな複数のワードライ
   ンから複数のワードラインを選択する全ＣＭＯＳ ＮＡ
   ＮＤゲートと、 各々が１つのワードラインと他の行選択器に接続された
   複数の行選択器と、 第２の高電圧よりも高い電圧から第２の高電圧よりも低
   い電圧に変化する電圧をワードラインの各々の入力端子
   に印加する手段と、 行選択器によりワードラインから転送することのできる
   電圧レベルを第２の高電圧レベル以下に限定する手段
   と、 ＮＡＮＤゲートの出力端子をＮＡＮＤゲートからワード
   ラインへの転送できる電圧レベルを第２の高電圧からワ
   ードラインの各々の入力端子への第２の高電圧以下に変
   化する電圧を印加する手段により供給される電圧以下に
   限定する全ての行選択器に接続する手段とを有するワー
   ドライン解読回路。