JPH04138717A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH04138717A
JPH04138717A JP2262335A JP26233590A JPH04138717A JP H04138717 A JPH04138717 A JP H04138717A JP 2262335 A JP2262335 A JP 2262335A JP 26233590 A JP26233590 A JP 26233590A JP H04138717 A JPH04138717 A JP H04138717A
Authority
JP
Japan
Prior art keywords
pull
input
turned
transistor
signal
Prior art date
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Pending
Application number
JP2262335A
Other languages
English (en)
Inventor
Keisuke Sakae
栄 啓介
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] 半導体集積回路装置に係り、詳しくはその半導体集積回
路装置の入出力回路に関し、 半導体集積回路装置が選択されないディセーブル状態で
は入力回路部に発生する不要な電流消費を無くし、半導
体集積回路装置全体として消費電力の低減を図ることを
目的とし、 チップセレクト信号に基づいて外部装置との間で選択状
態となり、少なくとも前記外部装置からの信号を外部入
力端子から入力回路部の入力バッファを介して入力する
半導体集積回路装置において、前記外部入力端子と入力
バッファを結ぶノードにプルアップ用トランジスタ及び
プルダウン用トランジスタを設け、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせ、前記チップセレクト信号
が非選択信号の時にはその非選択信号に基づいて前記プ
ルアップ用トランジスタをオフさせるとともにプルダウ
ン用トランジスタをオンさせさせるように構成した。
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、詳しくはその半導
体集積回路装置の入出力回路に関するものである。
近年、半導体集積回路装置は大規模化、高密度化が進む
一方で低消費電力化が要求されている。
従って、その半導体集積回路装置の入出力回路部におい
ても低消費電力化を進める必要がある。
〔従来の技術〕
従来、第3図に示すように、外部装置としての中央処理
装置(CPU)21に対して複数のスレーブIC22〜
26が構成されている場合、デコーダ27からのチップ
セレクト信号/C8I、/C82,/C83に基づいて
半導体集積回路装置としてのスレーブIC22〜24が
適宜選択され、CPU21とスレーブIC22〜24と
の間でデータの受は渡しが行われる。そして、スレーブ
IC24には第4図に示す入力回路が使用されている。
又、スレーブIC22,23には第5図に示す双方向入
出力回路が使用されている。
第4図の入力回路は外部入力端子31と入力バッファ3
2を結ぶノード33にはCPU21からの信号が前記入
力バッファ32の入力レベルに達するようにプルアップ
用のPチャネルMOSトランジスタ34が設けられてい
た。即ち、PチャネルMOSトランジスタはそのソース
端子が高電圧電源vCCに、ドレイン端子がノード33
に、又、ゲート端子が低電圧電源GNDに接続されてプ
ルアップ抵抗として使用され、前記ノード33のレベル
を上げるようにしていた。
一方、第5図の双方向入出力回路は出力バッファ35に
コントロール端子36から論理値がLレベルのコントロ
ール信号が入力された時、同出力バッファ35は導通状
態となって内部出力端子37から外部入出力端子38に
内部信号が出力される。又、出力バッファ35にコント
ロール端子36から論理値がHレベルのコントロール信
号が入力された時、同出力バッファ35は非導通状態と
なって外部入出力端子38から入力バッファ39を介し
て内部入力端子40に前記CPU21からの信号が入力
される。
この時、前記と同様に外部入出力端子38と入力バッフ
ァ39を結ぶノード41にプルアップ用のPチャネルM
OSトランジスタ42が設けられ、ノード41のレベル
を上げるようにしていた。
又、特開平1−157545号において、出力バッファ
が導通状態のとき、即ちスレーブICからCPUに信号
を出力するとき、PチャネルMOSトランジスタよりな
るプルアップ抵抗をオフ状態にして不必要なリーク電流
の発生を抑制するようにした入出力回路が提案されてい
る。
[発明が解決しようとする課題] しかしながら、CPU21がスレーブIC22〜24を
選択していないディセーブル状態(非選択状態)にある
場合、前記した各入力回路及び双方向入出力回路はCP
U21の信号がLレベル、即ち外部入力端子31及び外
部入出力端子38がLレベルにある時にはPチャネルM
OSトランジスタ34.42を介して大きなリーク電流
が流れ、無駄な電力を消費していた。又、リーク電流が
流れているということはCPU21からみると負荷が大
きいので、CPU21が駆動できるファンアウト数が低
下するといった問題が生じていた。
さらに、外部入力端子31及び外部入出力端子38がフ
ローティング状態の時にはノート33゜41のレベルは
不確定な状態になることから、0MO8構造の前記入力
バッファ32.39には貫通電流が流れ、これを防ぐ必
要かあった。
又、この選択されていないディセーブル状態にての問題
は前記した特開平1−157545号に記載された入出
力回路においても同様に生じていた。
本発明は上記問題点を解消するためになされたものであ
って、その目的は当該半導体集積回路装置が選択されな
いディセーブル状態では入力回路部に発生する不要な電
流消費を無くし、半導体集積回路装置全体として消費電
力の低減を図ることができる半導体集積回路装置を提供
することにある。
[課題を解決するための手段] 本発明は上記目的を達成するために、チップセレクト信
号に基づいて外部装置との間で選択状態となり、少なく
とも前記外部装置からの信号を外部入力端子から入力回
路部の入力バッファを介して入力する半導体集積回路装
置において、前記外部入力端子と入力バッファを結ぶノ
ートに対してプルアップ用トランジスタ及びプルダウン
用トランジスタを設ける。そして、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせる。
方、チップセレクト信号が非選択信号の時にはその非選
択信号に基づいてプルアップ用トランジスタをオフさせ
るとともにプルダウン用トランジスタをオンさせさせる
[作用1 半導体集積回路装置か外部装置に対して選択状態にある
ときは、前記プルアップ用トランジスタがオンし、プル
ダウン用トランジスタかオフすることから、外部入力端
子と入力バッファを結ぶノートはプルアップされ、入力
バッファの入力レベルが調整される。
一方、外部装置に対して非選択状態にあるときは、前記
プルアップ用トランジスタがオフし、プルダウン用トラ
ンジスタがオンすることから、その外部入力端子と入力
バッファを結ぶノードはプルダウンされる。その結果、
半導体集積回路装置が非選択状態においては、プルアッ
プ用トランジスタがオフすることから、プルアップ用ト
ランジスタを介してノートにリーク電流は流れない。こ
の時、プルダウン用トランジスタかオンすることから、
ノードのレベルは低下し次段の入力バッファのしきい値
以下に保持される。
[実施例] 以下、本発明を具体化した一実施例を図面に従って説明
する。尚、本実施例では第3図に示す外部装置としての
CPU21に対して設けられた半導体集積回路装置とし
てスレーブIC22,23の入出力回路部及びスレーブ
IC24の入力回路部に具体化したので、同じ素子、部
材等は符号を同じにしてその詳細な説明は省略する。
第1図はスレーブIC24の入力回路部を示す。
プルアップ用トランジスタとしてのPチャネルM○Sト
ランジスタlはそのソース端子を高電圧電源VCCに、
ドレイン端子をノート33に接続してプルアップ抵抗と
して使用している。プルダウン用トランジスタとしての
NチャネルMOSトランジスタ2はソース端子を低電圧
電源GNDに、トレイン端子をノード33に接続してプ
ルダウン抵抗として使用している。
そして、両MOSトランジスタ1,2のゲート端子は前
記デコーダ27から当該スレーブIC24に入力される
チップセレクト信号/C83が入力されるようになって
いる。
従ッテ、CPU21かスレーブIC24を選択すべくデ
ーコダ27を介して論理値がLレベルのチップセレクト
信号/C33を出力すると、PチャネルMOSトランジ
スタ1はオンし、NチャネルMOSトランジスタ2はオ
フする。このとき、PチャネルMO3)ランジスタ1の
オンに基づいてノード33のレベルは入力バッファ32
の人力レベルに達するレベルにまで上げられ、入力可能
な状態になる。
一方、CPU21がスレーブIC24に対して非選択に
すべくデーコダ27を介して論理値がHレベルのチップ
セレクト信号/C83を出力すると、PチャネルMO8
)ランジスタ1はオフし、NチャネルMO8)ランジス
タ2はオンする。従って、スレーブ1c24が非選択状
態においては、PチャネルMOSトランジスタl、即ち
プルアップ抵抗を介してノード33にリーク電流は流れ
ず、不要な電流消費を確実になくすことができる。
しかも、NチャネルMO8)ランジスタ2がオンするこ
とから、ノード33のレベルは低下し次段の入力バッフ
ァ32のしきい値以下に保持される。従って、非選択状
態において、CPU21の信号がスレーブIC24に対
してフローティング状態にあってもノード33のレベル
は入力バッファ32のしきい値以下に保持されるので、
その人力バッファ32に対して貫通電流を発生させるこ
とはない。
次に、スレーブIC22に具体化した双方向入出力回路
を第2図に従って説明する。尚、スレーブIC23の双
方向入出力回路も同じ構成なのでその説明は省略する。
第2図において、プルアップ用トランジスタとしてのP
チャネルMOSトランジスタ3はソース端子を高電圧電
源VCCに、ドレイン端子をノート41に接続してプル
アップ抵抗として使用している。プルダウン用トランジ
スタとしてのNチャネルMOSトランジスタ4はソース
端子を低電圧電源GNDに、ドレイン端子をノード41
に接続してプルダウン抵抗として使用している。
PチャネルMOSトランジスタ3のゲート端子はナンド
回路5の出力端子に接続され、そのナンド回路5はコン
トロール端子36からコントロール信号が入力されると
ともに、ノット回路6を介して前記デコーダ27からの
チップセレクト信号/C8Lを入力する。又、このコン
トロール信号とチップセレクト信号/C8Iはオア回路
7に入力され、そのオア回路7の出力端子は出力バッフ
ァ35のコントロールゲート端子に接続されている。
一方、NチャネルMOSトランジスタ4のゲート端子は
前記チップセレクト信号/C8Iが入力されるようにな
っている。
今、デーコダ27から論理値がLレベルのチップセレク
ト信号/C8Iが出力されCPU21がスレーブIC2
2を選択している状態において、NチャネルMOSトラ
ンジスタ4はオフ状態となっているとともに、ナンド回
路5の一方の入力端子にLレベルのチップセレクト信号
/C8lに基づくHレベルの信号が入力される。
この状態において、コントロール端子36からLレベル
のコントロール信号が入力されている時、ナンド回路5
はPチャネルMOSトランジスタ3のゲート端子にHレ
ベルの信号を出力し、同MOSトランジスタ3をオフさ
せる。一方、オア回路7を介してLレベルの信号がコン
トロールゲートに入力される出力バッファ35は導通状
態となる。
従って、選択状態であって、コントロール信号がLレベ
ルのときには、スレーブIC22の内部の信号が内部出
力端子37から外部入出力端子38に内部信号が出力さ
れることになる。しかも、このとき、PチャネルMO8
)ランジスタ3はオフしていることから、同トランジス
タ3から不必要な電流は流れない。
又、この選択状態において、コントロール端子36から
Hレベルのコントロール信号が入力されている時、ナン
ド回路5はPチャネルMOSトランジスタ3のゲート端
子にLレベルの信号を出力し、同MOSトランジスタ3
をオンさせる。一方、オア回路7を介してHレベルの信
号がコントロールゲートに入力される出力バッファ35
は非導通状態となる。従って、外部入出力端子38から
入力バッファ39を介して内部入力端子40に前記CP
U21からの信号が入力される。この時、プルアップ用
のPチャネルMOSトランジスタ3がオンしプルアップ
抵抗として外部入出力端子38と入力バッファ39を結
ぶノード41のレベルを人力バッファ32の入力レベル
に達するようにあける。
次に、デーコダ27から論理値がHレベルのチップセレ
クト信号/C8Iが出力されCPU21がスレーブIC
22を非選択している状態において、NチャネルMOS
トランジスタ4はオン状態となる。一方、コントロール
信号の論理値に無関係にPチャネルMOSトランジスタ
3はオフするとともに、出力バッファ35は非導通状態
となる。
従って、この非選択状態であっては、コントロール信号
の論理値に関係なくPチャネルMOSトランジスタ3は
常にオフされていることから、同トランジスタ3から不
必要な電流は流れない。
しかも、NチャネルMOSトランジスタ4かオンするこ
とから、ノード41のレベルは低下し入力バッファ39
のしきい値以下に保持されるので、その人力バッファ3
2に対して貫通電流を発生させることはない。
尚、本発明は前記実施例に限定されるものではな(、例
えばプルアップ用トランジスタをNチャネルMO8)ラ
ンジスタにしたり、プルダウン用トランジスタをPチャ
ネルMOSトランジスタにして実施してもよい。
[発明の効果1 以上詳述したように、本発明によれば外部装置に対して
当該半導体集積回路装置が選択されないディセーブル状
態では入力回路部に発生する不要な電流消費を無くし、
半導体集積回路装置全体として消費電力の低減を図るこ
とができる優れた効果を有する。
【図面の簡単な説明】
第1図は本発明を具体化したスレーブICに設けられた
入力回路図、 第2図は同じくスレーブICに設けられた双方向入出力
回路図、 第3図は中央処理装置とスレーブICとの関係を示すブ
ロック図、 第4図は従来のスレーブ1 回路図、 第5図は同じくスレーブI 同人出力回路図である。 Cに設けられた入力 Cに設けられた双方 図において、 1.3はPチャネルMO8)ランジスタ、2.4はNチ
ャネルMO8)ランジスタ、21は中央処理装置(CP
U)、 22.23.24はスレーブIC。 31は外部入力端子、 32.39は入力バッファ、 33.41はノート、 38は外部入出力端子である。 本発明の 実態例を示す入力回路図

Claims (1)

  1. 【特許請求の範囲】 1、チップセレクト信号(/CS3、/CS1)に基づ
    いて外部装置(21)との間で選択状態となり、少なく
    とも前記外部装置(21)からの信号を外部入力端子(
    31、38)から入力回路部の入力バッファ(32、3
    9)を介して入力する半導体集積回路装置において、 前記外部入力端子(31、38)と入力バッファ(32
    、39)を結ぶノード(33、41)にプルアップ用ト
    ランジスタ(1、3)及びプルダウン用トランジスタ(
    2、4)を設け、前記チップセレクト信号(/CS3、
    /CS1)が選択信号の時にはその選択信号に基づいて
    前記プルアップ用トランジスタ(1、3)をオンさせる
    とともにプルダウン用トランジスタ(2、4)をオフさ
    せ、前記チップセレクト信号(/CS3、/CS1)が
    非選択信号の時にはその非選択信号に基づいて前記プル
    アップ用トランジスタ(1、3)をオフさせるとともに
    プルダウン用トランジスタ(2、4)をオンさせさせる
    ようにしたことを特徴とする半導体集積回路装置。 2、請求項1記載の入力回路部はチップセレクト信号と
    コントロール信号に基づいて導通・非導通状態に制御さ
    れる出力バッファを備えた入出力回路部であって、その
    出力バッファの入力端は内部出力端子に接続され、出力
    端はノードを介して外部入力端子に接続したことを特徴
    とする半導体集積回路装置。
JP2262335A 1990-09-28 1990-09-28 半導体集積回路装置 Pending JPH04138717A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831488B1 (en) 2003-09-05 2004-12-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having an active pull-up/pull-down circuit
JP2008083998A (ja) * 2006-09-27 2008-04-10 Saxa Inc 電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831488B1 (en) 2003-09-05 2004-12-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having an active pull-up/pull-down circuit
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