JPH04138717A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04138717A JPH04138717A JP2262335A JP26233590A JPH04138717A JP H04138717 A JPH04138717 A JP H04138717A JP 2262335 A JP2262335 A JP 2262335A JP 26233590 A JP26233590 A JP 26233590A JP H04138717 A JPH04138717 A JP H04138717A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- input
- turned
- transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000002457 bidirectional effect Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体集積回路装置に係り、詳しくはその半導体集積回
路装置の入出力回路に関し、 半導体集積回路装置が選択されないディセーブル状態で
は入力回路部に発生する不要な電流消費を無くし、半導
体集積回路装置全体として消費電力の低減を図ることを
目的とし、 チップセレクト信号に基づいて外部装置との間で選択状
態となり、少なくとも前記外部装置からの信号を外部入
力端子から入力回路部の入力バッファを介して入力する
半導体集積回路装置において、前記外部入力端子と入力
バッファを結ぶノードにプルアップ用トランジスタ及び
プルダウン用トランジスタを設け、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせ、前記チップセレクト信号
が非選択信号の時にはその非選択信号に基づいて前記プ
ルアップ用トランジスタをオフさせるとともにプルダウ
ン用トランジスタをオンさせさせるように構成した。
路装置の入出力回路に関し、 半導体集積回路装置が選択されないディセーブル状態で
は入力回路部に発生する不要な電流消費を無くし、半導
体集積回路装置全体として消費電力の低減を図ることを
目的とし、 チップセレクト信号に基づいて外部装置との間で選択状
態となり、少なくとも前記外部装置からの信号を外部入
力端子から入力回路部の入力バッファを介して入力する
半導体集積回路装置において、前記外部入力端子と入力
バッファを結ぶノードにプルアップ用トランジスタ及び
プルダウン用トランジスタを設け、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせ、前記チップセレクト信号
が非選択信号の時にはその非選択信号に基づいて前記プ
ルアップ用トランジスタをオフさせるとともにプルダウ
ン用トランジスタをオンさせさせるように構成した。
本発明は半導体集積回路装置に係り、詳しくはその半導
体集積回路装置の入出力回路に関するものである。
体集積回路装置の入出力回路に関するものである。
近年、半導体集積回路装置は大規模化、高密度化が進む
一方で低消費電力化が要求されている。
一方で低消費電力化が要求されている。
従って、その半導体集積回路装置の入出力回路部におい
ても低消費電力化を進める必要がある。
ても低消費電力化を進める必要がある。
従来、第３図に示すように、外部装置としての中央処理
装置（ＣＰＵ）２１に対して複数のスレーブＩＣ２２〜
２６が構成されている場合、デコーダ２７からのチップ
セレクト信号／Ｃ８Ｉ、／Ｃ８２，／Ｃ８３に基づいて
半導体集積回路装置としてのスレーブＩＣ２２〜２４が
適宜選択され、ＣＰＵ２１とスレーブＩＣ２２〜２４と
の間でデータの受は渡しが行われる。そして、スレーブ
ＩＣ２４には第４図に示す入力回路が使用されている。
装置（ＣＰＵ）２１に対して複数のスレーブＩＣ２２〜
２６が構成されている場合、デコーダ２７からのチップ
セレクト信号／Ｃ８Ｉ、／Ｃ８２，／Ｃ８３に基づいて
半導体集積回路装置としてのスレーブＩＣ２２〜２４が
適宜選択され、ＣＰＵ２１とスレーブＩＣ２２〜２４と
の間でデータの受は渡しが行われる。そして、スレーブ
ＩＣ２４には第４図に示す入力回路が使用されている。
又、スレーブＩＣ２２，２３には第５図に示す双方向入
出力回路が使用されている。
出力回路が使用されている。
第４図の入力回路は外部入力端子３１と入力バッファ３
２を結ぶノード３３にはＣＰＵ２１からの信号が前記入
力バッファ３２の入力レベルに達するようにプルアップ
用のＰチャネルＭＯＳトランジスタ３４が設けられてい
た。即ち、ＰチャネルＭＯＳトランジスタはそのソース
端子が高電圧電源ｖＣＣに、ドレイン端子がノード３３
に、又、ゲート端子が低電圧電源ＧＮＤに接続されてプ
ルアップ抵抗として使用され、前記ノード３３のレベル
を上げるようにしていた。
２を結ぶノード３３にはＣＰＵ２１からの信号が前記入
力バッファ３２の入力レベルに達するようにプルアップ
用のＰチャネルＭＯＳトランジスタ３４が設けられてい
た。即ち、ＰチャネルＭＯＳトランジスタはそのソース
端子が高電圧電源ｖＣＣに、ドレイン端子がノード３３
に、又、ゲート端子が低電圧電源ＧＮＤに接続されてプ
ルアップ抵抗として使用され、前記ノード３３のレベル
を上げるようにしていた。
一方、第５図の双方向入出力回路は出力バッファ３５に
コントロール端子３６から論理値がＬレベルのコントロ
ール信号が入力された時、同出力バッファ３５は導通状
態となって内部出力端子３７から外部入出力端子３８に
内部信号が出力される。又、出力バッファ３５にコント
ロール端子３６から論理値がＨレベルのコントロール信
号が入力された時、同出力バッファ３５は非導通状態と
なって外部入出力端子３８から入力バッファ３９を介し
て内部入力端子４０に前記ＣＰＵ２１からの信号が入力
される。
コントロール端子３６から論理値がＬレベルのコントロ
ール信号が入力された時、同出力バッファ３５は導通状
態となって内部出力端子３７から外部入出力端子３８に
内部信号が出力される。又、出力バッファ３５にコント
ロール端子３６から論理値がＨレベルのコントロール信
号が入力された時、同出力バッファ３５は非導通状態と
なって外部入出力端子３８から入力バッファ３９を介し
て内部入力端子４０に前記ＣＰＵ２１からの信号が入力
される。
この時、前記と同様に外部入出力端子３８と入力バッフ
ァ３９を結ぶノード４１にプルアップ用のＰチャネルＭ
ＯＳトランジスタ４２が設けられ、ノード４１のレベル
を上げるようにしていた。
ァ３９を結ぶノード４１にプルアップ用のＰチャネルＭ
ＯＳトランジスタ４２が設けられ、ノード４１のレベル
を上げるようにしていた。
又、特開平１−１５７５４５号において、出力バッファ
が導通状態のとき、即ちスレーブＩＣからＣＰＵに信号
を出力するとき、ＰチャネルＭＯＳトランジスタよりな
るプルアップ抵抗をオフ状態にして不必要なリーク電流
の発生を抑制するようにした入出力回路が提案されてい
る。
が導通状態のとき、即ちスレーブＩＣからＣＰＵに信号
を出力するとき、ＰチャネルＭＯＳトランジスタよりな
るプルアップ抵抗をオフ状態にして不必要なリーク電流
の発生を抑制するようにした入出力回路が提案されてい
る。
［発明が解決しようとする課題］
しかしながら、ＣＰＵ２１がスレーブＩＣ２２〜２４を
選択していないディセーブル状態（非選択状態）にある
場合、前記した各入力回路及び双方向入出力回路はＣＰ
Ｕ２１の信号がＬレベル、即ち外部入力端子３１及び外
部入出力端子３８がＬレベルにある時にはＰチャネルＭ
ＯＳトランジスタ３４．４２を介して大きなリーク電流
が流れ、無駄な電力を消費していた。又、リーク電流が
流れているということはＣＰＵ２１からみると負荷が大
きいので、ＣＰＵ２１が駆動できるファンアウト数が低
下するといった問題が生じていた。
選択していないディセーブル状態（非選択状態）にある
場合、前記した各入力回路及び双方向入出力回路はＣＰ
Ｕ２１の信号がＬレベル、即ち外部入力端子３１及び外
部入出力端子３８がＬレベルにある時にはＰチャネルＭ
ＯＳトランジスタ３４．４２を介して大きなリーク電流
が流れ、無駄な電力を消費していた。又、リーク電流が
流れているということはＣＰＵ２１からみると負荷が大
きいので、ＣＰＵ２１が駆動できるファンアウト数が低
下するといった問題が生じていた。
さらに、外部入力端子３１及び外部入出力端子３８がフ
ローティング状態の時にはノート３３゜４１のレベルは
不確定な状態になることから、０ＭＯ８構造の前記入力
バッファ３２．３９には貫通電流が流れ、これを防ぐ必
要かあった。
ローティング状態の時にはノート３３゜４１のレベルは
不確定な状態になることから、０ＭＯ８構造の前記入力
バッファ３２．３９には貫通電流が流れ、これを防ぐ必
要かあった。
又、この選択されていないディセーブル状態にての問題
は前記した特開平１−１５７５４５号に記載された入出
力回路においても同様に生じていた。
は前記した特開平１−１５７５４５号に記載された入出
力回路においても同様に生じていた。
本発明は上記問題点を解消するためになされたものであ
って、その目的は当該半導体集積回路装置が選択されな
いディセーブル状態では入力回路部に発生する不要な電
流消費を無くし、半導体集積回路装置全体として消費電
力の低減を図ることができる半導体集積回路装置を提供
することにある。
って、その目的は当該半導体集積回路装置が選択されな
いディセーブル状態では入力回路部に発生する不要な電
流消費を無くし、半導体集積回路装置全体として消費電
力の低減を図ることができる半導体集積回路装置を提供
することにある。
［課題を解決するための手段］
本発明は上記目的を達成するために、チップセレクト信
号に基づいて外部装置との間で選択状態となり、少なく
とも前記外部装置からの信号を外部入力端子から入力回
路部の入力バッファを介して入力する半導体集積回路装
置において、前記外部入力端子と入力バッファを結ぶノ
ートに対してプルアップ用トランジスタ及びプルダウン
用トランジスタを設ける。そして、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせる。
号に基づいて外部装置との間で選択状態となり、少なく
とも前記外部装置からの信号を外部入力端子から入力回
路部の入力バッファを介して入力する半導体集積回路装
置において、前記外部入力端子と入力バッファを結ぶノ
ートに対してプルアップ用トランジスタ及びプルダウン
用トランジスタを設ける。そして、前記チップセレクト
信号が選択信号の時にはその選択信号に基づいて前記プ
ルアップ用トランジスタをオンさせるとともにプルダウ
ン用トランジスタをオフさせる。
方、チップセレクト信号が非選択信号の時にはその非選
択信号に基づいてプルアップ用トランジスタをオフさせ
るとともにプルダウン用トランジスタをオンさせさせる
。
択信号に基づいてプルアップ用トランジスタをオフさせ
るとともにプルダウン用トランジスタをオンさせさせる
。
［作用１
半導体集積回路装置か外部装置に対して選択状態にある
ときは、前記プルアップ用トランジスタがオンし、プル
ダウン用トランジスタかオフすることから、外部入力端
子と入力バッファを結ぶノートはプルアップされ、入力
バッファの入力レベルが調整される。
ときは、前記プルアップ用トランジスタがオンし、プル
ダウン用トランジスタかオフすることから、外部入力端
子と入力バッファを結ぶノートはプルアップされ、入力
バッファの入力レベルが調整される。
一方、外部装置に対して非選択状態にあるときは、前記
プルアップ用トランジスタがオフし、プルダウン用トラ
ンジスタがオンすることから、その外部入力端子と入力
バッファを結ぶノードはプルダウンされる。その結果、
半導体集積回路装置が非選択状態においては、プルアッ
プ用トランジスタがオフすることから、プルアップ用ト
ランジスタを介してノートにリーク電流は流れない。こ
の時、プルダウン用トランジスタかオンすることから、
ノードのレベルは低下し次段の入力バッファのしきい値
以下に保持される。
プルアップ用トランジスタがオフし、プルダウン用トラ
ンジスタがオンすることから、その外部入力端子と入力
バッファを結ぶノードはプルダウンされる。その結果、
半導体集積回路装置が非選択状態においては、プルアッ
プ用トランジスタがオフすることから、プルアップ用ト
ランジスタを介してノートにリーク電流は流れない。こ
の時、プルダウン用トランジスタかオンすることから、
ノードのレベルは低下し次段の入力バッファのしきい値
以下に保持される。
［実施例］
以下、本発明を具体化した一実施例を図面に従って説明
する。尚、本実施例では第３図に示す外部装置としての
ＣＰＵ２１に対して設けられた半導体集積回路装置とし
てスレーブＩＣ２２，２３の入出力回路部及びスレーブ
ＩＣ２４の入力回路部に具体化したので、同じ素子、部
材等は符号を同じにしてその詳細な説明は省略する。
する。尚、本実施例では第３図に示す外部装置としての
ＣＰＵ２１に対して設けられた半導体集積回路装置とし
てスレーブＩＣ２２，２３の入出力回路部及びスレーブ
ＩＣ２４の入力回路部に具体化したので、同じ素子、部
材等は符号を同じにしてその詳細な説明は省略する。
第１図はスレーブＩＣ２４の入力回路部を示す。
プルアップ用トランジスタとしてのＰチャネルＭ○Ｓト
ランジスタｌはそのソース端子を高電圧電源ＶＣＣに、
ドレイン端子をノート３３に接続してプルアップ抵抗と
して使用している。プルダウン用トランジスタとしての
ＮチャネルＭＯＳトランジスタ２はソース端子を低電圧
電源ＧＮＤに、トレイン端子をノード３３に接続してプ
ルダウン抵抗として使用している。
ランジスタｌはそのソース端子を高電圧電源ＶＣＣに、
ドレイン端子をノート３３に接続してプルアップ抵抗と
して使用している。プルダウン用トランジスタとしての
ＮチャネルＭＯＳトランジスタ２はソース端子を低電圧
電源ＧＮＤに、トレイン端子をノード３３に接続してプ
ルダウン抵抗として使用している。
そして、両ＭＯＳトランジスタ１，２のゲート端子は前
記デコーダ２７から当該スレーブＩＣ２４に入力される
チップセレクト信号／Ｃ８３が入力されるようになって
いる。
記デコーダ２７から当該スレーブＩＣ２４に入力される
チップセレクト信号／Ｃ８３が入力されるようになって
いる。
従ッテ、ＣＰＵ２１かスレーブＩＣ２４を選択すべくデ
ーコダ２７を介して論理値がＬレベルのチップセレクト
信号／Ｃ３３を出力すると、ＰチャネルＭＯＳトランジ
スタ１はオンし、ＮチャネルＭＯＳトランジスタ２はオ
フする。このとき、ＰチャネルＭＯ３）ランジスタ１の
オンに基づいてノード３３のレベルは入力バッファ３２
の人力レベルに達するレベルにまで上げられ、入力可能
な状態になる。
ーコダ２７を介して論理値がＬレベルのチップセレクト
信号／Ｃ３３を出力すると、ＰチャネルＭＯＳトランジ
スタ１はオンし、ＮチャネルＭＯＳトランジスタ２はオ
フする。このとき、ＰチャネルＭＯ３）ランジスタ１の
オンに基づいてノード３３のレベルは入力バッファ３２
の人力レベルに達するレベルにまで上げられ、入力可能
な状態になる。
一方、ＣＰＵ２１がスレーブＩＣ２４に対して非選択に
すべくデーコダ２７を介して論理値がＨレベルのチップ
セレクト信号／Ｃ８３を出力すると、ＰチャネルＭＯ８
）ランジスタ１はオフし、ＮチャネルＭＯ８）ランジス
タ２はオンする。従って、スレーブ１ｃ２４が非選択状
態においては、ＰチャネルＭＯＳトランジスタｌ、即ち
プルアップ抵抗を介してノード３３にリーク電流は流れ
ず、不要な電流消費を確実になくすことができる。
すべくデーコダ２７を介して論理値がＨレベルのチップ
セレクト信号／Ｃ８３を出力すると、ＰチャネルＭＯ８
）ランジスタ１はオフし、ＮチャネルＭＯ８）ランジス
タ２はオンする。従って、スレーブ１ｃ２４が非選択状
態においては、ＰチャネルＭＯＳトランジスタｌ、即ち
プルアップ抵抗を介してノード３３にリーク電流は流れ
ず、不要な電流消費を確実になくすことができる。
しかも、ＮチャネルＭＯ８）ランジスタ２がオンするこ
とから、ノード３３のレベルは低下し次段の入力バッフ
ァ３２のしきい値以下に保持される。従って、非選択状
態において、ＣＰＵ２１の信号がスレーブＩＣ２４に対
してフローティング状態にあってもノード３３のレベル
は入力バッファ３２のしきい値以下に保持されるので、
その人力バッファ３２に対して貫通電流を発生させるこ
とはない。
とから、ノード３３のレベルは低下し次段の入力バッフ
ァ３２のしきい値以下に保持される。従って、非選択状
態において、ＣＰＵ２１の信号がスレーブＩＣ２４に対
してフローティング状態にあってもノード３３のレベル
は入力バッファ３２のしきい値以下に保持されるので、
その人力バッファ３２に対して貫通電流を発生させるこ
とはない。
次に、スレーブＩＣ２２に具体化した双方向入出力回路
を第２図に従って説明する。尚、スレーブＩＣ２３の双
方向入出力回路も同じ構成なのでその説明は省略する。
を第２図に従って説明する。尚、スレーブＩＣ２３の双
方向入出力回路も同じ構成なのでその説明は省略する。
第２図において、プルアップ用トランジスタとしてのＰ
チャネルＭＯＳトランジスタ３はソース端子を高電圧電
源ＶＣＣに、ドレイン端子をノート４１に接続してプル
アップ抵抗として使用している。プルダウン用トランジ
スタとしてのＮチャネルＭＯＳトランジスタ４はソース
端子を低電圧電源ＧＮＤに、ドレイン端子をノード４１
に接続してプルダウン抵抗として使用している。
チャネルＭＯＳトランジスタ３はソース端子を高電圧電
源ＶＣＣに、ドレイン端子をノート４１に接続してプル
アップ抵抗として使用している。プルダウン用トランジ
スタとしてのＮチャネルＭＯＳトランジスタ４はソース
端子を低電圧電源ＧＮＤに、ドレイン端子をノード４１
に接続してプルダウン抵抗として使用している。
ＰチャネルＭＯＳトランジスタ３のゲート端子はナンド
回路５の出力端子に接続され、そのナンド回路５はコン
トロール端子３６からコントロール信号が入力されると
ともに、ノット回路６を介して前記デコーダ２７からの
チップセレクト信号／Ｃ８Ｌを入力する。又、このコン
トロール信号とチップセレクト信号／Ｃ８Ｉはオア回路
７に入力され、そのオア回路７の出力端子は出力バッフ
ァ３５のコントロールゲート端子に接続されている。
回路５の出力端子に接続され、そのナンド回路５はコン
トロール端子３６からコントロール信号が入力されると
ともに、ノット回路６を介して前記デコーダ２７からの
チップセレクト信号／Ｃ８Ｌを入力する。又、このコン
トロール信号とチップセレクト信号／Ｃ８Ｉはオア回路
７に入力され、そのオア回路７の出力端子は出力バッフ
ァ３５のコントロールゲート端子に接続されている。
一方、ＮチャネルＭＯＳトランジスタ４のゲート端子は
前記チップセレクト信号／Ｃ８Ｉが入力されるようにな
っている。
前記チップセレクト信号／Ｃ８Ｉが入力されるようにな
っている。
今、デーコダ２７から論理値がＬレベルのチップセレク
ト信号／Ｃ８Ｉが出力されＣＰＵ２１がスレーブＩＣ２
２を選択している状態において、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となっているとともに、ナンド回
路５の一方の入力端子にＬレベルのチップセレクト信号
／Ｃ８ｌに基づくＨレベルの信号が入力される。
ト信号／Ｃ８Ｉが出力されＣＰＵ２１がスレーブＩＣ２
２を選択している状態において、ＮチャネルＭＯＳトラ
ンジスタ４はオフ状態となっているとともに、ナンド回
路５の一方の入力端子にＬレベルのチップセレクト信号
／Ｃ８ｌに基づくＨレベルの信号が入力される。
この状態において、コントロール端子３６からＬレベル
のコントロール信号が入力されている時、ナンド回路５
はＰチャネルＭＯＳトランジスタ３のゲート端子にＨレ
ベルの信号を出力し、同ＭＯＳトランジスタ３をオフさ
せる。一方、オア回路７を介してＬレベルの信号がコン
トロールゲートに入力される出力バッファ３５は導通状
態となる。
のコントロール信号が入力されている時、ナンド回路５
はＰチャネルＭＯＳトランジスタ３のゲート端子にＨレ
ベルの信号を出力し、同ＭＯＳトランジスタ３をオフさ
せる。一方、オア回路７を介してＬレベルの信号がコン
トロールゲートに入力される出力バッファ３５は導通状
態となる。
従って、選択状態であって、コントロール信号がＬレベ
ルのときには、スレーブＩＣ２２の内部の信号が内部出
力端子３７から外部入出力端子３８に内部信号が出力さ
れることになる。しかも、このとき、ＰチャネルＭＯ８
）ランジスタ３はオフしていることから、同トランジス
タ３から不必要な電流は流れない。
ルのときには、スレーブＩＣ２２の内部の信号が内部出
力端子３７から外部入出力端子３８に内部信号が出力さ
れることになる。しかも、このとき、ＰチャネルＭＯ８
）ランジスタ３はオフしていることから、同トランジス
タ３から不必要な電流は流れない。
又、この選択状態において、コントロール端子３６から
Ｈレベルのコントロール信号が入力されている時、ナン
ド回路５はＰチャネルＭＯＳトランジスタ３のゲート端
子にＬレベルの信号を出力し、同ＭＯＳトランジスタ３
をオンさせる。一方、オア回路７を介してＨレベルの信
号がコントロールゲートに入力される出力バッファ３５
は非導通状態となる。従って、外部入出力端子３８から
入力バッファ３９を介して内部入力端子４０に前記ＣＰ
Ｕ２１からの信号が入力される。この時、プルアップ用
のＰチャネルＭＯＳトランジスタ３がオンしプルアップ
抵抗として外部入出力端子３８と入力バッファ３９を結
ぶノード４１のレベルを人力バッファ３２の入力レベル
に達するようにあける。
Ｈレベルのコントロール信号が入力されている時、ナン
ド回路５はＰチャネルＭＯＳトランジスタ３のゲート端
子にＬレベルの信号を出力し、同ＭＯＳトランジスタ３
をオンさせる。一方、オア回路７を介してＨレベルの信
号がコントロールゲートに入力される出力バッファ３５
は非導通状態となる。従って、外部入出力端子３８から
入力バッファ３９を介して内部入力端子４０に前記ＣＰ
Ｕ２１からの信号が入力される。この時、プルアップ用
のＰチャネルＭＯＳトランジスタ３がオンしプルアップ
抵抗として外部入出力端子３８と入力バッファ３９を結
ぶノード４１のレベルを人力バッファ３２の入力レベル
に達するようにあける。
次に、デーコダ２７から論理値がＨレベルのチップセレ
クト信号／Ｃ８Ｉが出力されＣＰＵ２１がスレーブＩＣ
２２を非選択している状態において、ＮチャネルＭＯＳ
トランジスタ４はオン状態となる。一方、コントロール
信号の論理値に無関係にＰチャネルＭＯＳトランジスタ
３はオフするとともに、出力バッファ３５は非導通状態
となる。
クト信号／Ｃ８Ｉが出力されＣＰＵ２１がスレーブＩＣ
２２を非選択している状態において、ＮチャネルＭＯＳ
トランジスタ４はオン状態となる。一方、コントロール
信号の論理値に無関係にＰチャネルＭＯＳトランジスタ
３はオフするとともに、出力バッファ３５は非導通状態
となる。
従って、この非選択状態であっては、コントロール信号
の論理値に関係なくＰチャネルＭＯＳトランジスタ３は
常にオフされていることから、同トランジスタ３から不
必要な電流は流れない。
の論理値に関係なくＰチャネルＭＯＳトランジスタ３は
常にオフされていることから、同トランジスタ３から不
必要な電流は流れない。
しかも、ＮチャネルＭＯＳトランジスタ４かオンするこ
とから、ノード４１のレベルは低下し入力バッファ３９
のしきい値以下に保持されるので、その人力バッファ３
２に対して貫通電流を発生させることはない。
とから、ノード４１のレベルは低下し入力バッファ３９
のしきい値以下に保持されるので、その人力バッファ３
２に対して貫通電流を発生させることはない。
尚、本発明は前記実施例に限定されるものではな（、例
えばプルアップ用トランジスタをＮチャネルＭＯ８）ラ
ンジスタにしたり、プルダウン用トランジスタをＰチャ
ネルＭＯＳトランジスタにして実施してもよい。
えばプルアップ用トランジスタをＮチャネルＭＯ８）ラ
ンジスタにしたり、プルダウン用トランジスタをＰチャ
ネルＭＯＳトランジスタにして実施してもよい。
［発明の効果１
以上詳述したように、本発明によれば外部装置に対して
当該半導体集積回路装置が選択されないディセーブル状
態では入力回路部に発生する不要な電流消費を無くし、
半導体集積回路装置全体として消費電力の低減を図るこ
とができる優れた効果を有する。
当該半導体集積回路装置が選択されないディセーブル状
態では入力回路部に発生する不要な電流消費を無くし、
半導体集積回路装置全体として消費電力の低減を図るこ
とができる優れた効果を有する。
第１図は本発明を具体化したスレーブＩＣに設けられた
入力回路図、 第２図は同じくスレーブＩＣに設けられた双方向入出力
回路図、 第３図は中央処理装置とスレーブＩＣとの関係を示すブ
ロック図、 第４図は従来のスレーブ１ 回路図、 第５図は同じくスレーブＩ 同人出力回路図である。 Ｃに設けられた入力 Ｃに設けられた双方 図において、 １．３はＰチャネルＭＯ８）ランジスタ、２．４はＮチ
ャネルＭＯ８）ランジスタ、２１は中央処理装置（ＣＰ
Ｕ）、 ２２．２３．２４はスレーブＩＣ。 ３１は外部入力端子、 ３２．３９は入力バッファ、 ３３．４１はノート、 ３８は外部入出力端子である。 本発明の 実態例を示す入力回路図
入力回路図、 第２図は同じくスレーブＩＣに設けられた双方向入出力
回路図、 第３図は中央処理装置とスレーブＩＣとの関係を示すブ
ロック図、 第４図は従来のスレーブ１ 回路図、 第５図は同じくスレーブＩ 同人出力回路図である。 Ｃに設けられた入力 Ｃに設けられた双方 図において、 １．３はＰチャネルＭＯ８）ランジスタ、２．４はＮチ
ャネルＭＯ８）ランジスタ、２１は中央処理装置（ＣＰ
Ｕ）、 ２２．２３．２４はスレーブＩＣ。 ３１は外部入力端子、 ３２．３９は入力バッファ、 ３３．４１はノート、 ３８は外部入出力端子である。 本発明の 実態例を示す入力回路図
Claims (1)
- 【特許請求の範囲】 １、チップセレクト信号（／ＣＳ３、／ＣＳ１）に基づ
いて外部装置（２１）との間で選択状態となり、少なく
とも前記外部装置（２１）からの信号を外部入力端子（
３１、３８）から入力回路部の入力バッファ（３２、３
９）を介して入力する半導体集積回路装置において、 前記外部入力端子（３１、３８）と入力バッファ（３２
、３９）を結ぶノード（３３、４１）にプルアップ用ト
ランジスタ（１、３）及びプルダウン用トランジスタ（
２、４）を設け、前記チップセレクト信号（／ＣＳ３、
／ＣＳ１）が選択信号の時にはその選択信号に基づいて
前記プルアップ用トランジスタ（１、３）をオンさせる
とともにプルダウン用トランジスタ（２、４）をオフさ
せ、前記チップセレクト信号（／ＣＳ３、／ＣＳ１）が
非選択信号の時にはその非選択信号に基づいて前記プル
アップ用トランジスタ（１、３）をオフさせるとともに
プルダウン用トランジスタ（２、４）をオンさせさせる
ようにしたことを特徴とする半導体集積回路装置。 ２、請求項１記載の入力回路部はチップセレクト信号と
コントロール信号に基づいて導通・非導通状態に制御さ
れる出力バッファを備えた入出力回路部であって、その
出力バッファの入力端は内部出力端子に接続され、出力
端はノードを介して外部入力端子に接続したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2262335A JPH04138717A (ja) | 1990-09-28 | 1990-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2262335A JPH04138717A (ja) | 1990-09-28 | 1990-09-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138717A true JPH04138717A (ja) | 1992-05-13 |
Family
ID=17374333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2262335A Pending JPH04138717A (ja) | 1990-09-28 | 1990-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
| JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
-
1990
- 1990-09-28 JP JP2262335A patent/JPH04138717A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
| JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0132504B1 (ko) | 데이타 출력버퍼 | |
| US6069492A (en) | Voltage compensating CMOS input buffer circuit | |
| EP0141681B1 (en) | Test input multiplexing circuit | |
| US6700416B2 (en) | Input buffer and method for voltage level detection | |
| US6285209B1 (en) | Interface circuit and input buffer integrated circuit including the same | |
| KR940008091A (ko) | 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 | |
| US7583110B2 (en) | High-speed, low-power input buffer for integrated circuit devices | |
| JPH0685653A (ja) | バスキーパ特徴を有するレシーバ回路 | |
| US5367205A (en) | High speed output buffer with reduced voltage bounce and no cross current | |
| US6069515A (en) | High voltage input buffer circuit using low voltage transistors | |
| KR940009079B1 (ko) | 노이즈로 인한 오동작을 방지하기 위한 반도체장치 | |
| US5124585A (en) | Pulsed bootstrapping output buffer and associated method | |
| US5973521A (en) | Semiconductor device for automatically detecting external interface voltage | |
| US5206545A (en) | Method and apparatus for providing output contention relief for digital buffers | |
| JPH0865135A (ja) | 出力バッファ回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| KR100343914B1 (ko) | 반도체 장치 | |
| KR950010567B1 (ko) | 반도체장치의 출력단회로 | |
| JPH04138717A (ja) | 半導体集積回路装置 | |
| US6563353B2 (en) | Circuit to eliminate bus contention at chip power up | |
| JP3928938B2 (ja) | 電圧変換回路および半導体装置 | |
| JPH05267464A (ja) | 半導体装置 | |
| JPS6252793A (ja) | 低電力動作アドレスバツフア | |
| JPS62145918A (ja) | 半導体集積回路 | |
| US5111073A (en) | Wafer-scale semiconductor device having fail-safe circuit |