JPS58131817A - 電力制御機能回路 - Google Patents
電力制御機能回路Info
- Publication number
- JPS58131817A JPS58131817A JP1391282A JP1391282A JPS58131817A JP S58131817 A JPS58131817 A JP S58131817A JP 1391282 A JP1391282 A JP 1391282A JP 1391282 A JP1391282 A JP 1391282A JP S58131817 A JPS58131817 A JP S58131817A
- Authority
- JP
- Japan
- Prior art keywords
- section
- input terminal
- function circuit
- control signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回路の所定動作状態に応じて低電力駆動を達成
する電力制御機能回路に関する。
する電力制御機能回路に関する。
近年、集積回路は低消費電力化指向が強唸っており、た
とえば、第１図の各側に示されるように機能回路ブロッ
クの動作状態に応じて、同回路ブロックの電源側あるい
は接地側の電流経路を制御する方式が広く採用されてい
る。第１図（ａ）は機能回路ブロック１の電源ライン２
の側にトランジスタ３を挿入し、このトランジスタ３を
所定の制御信号（入力端子４）Ｋよってカットオフ状態
にする。いわゆるパワーダウンモード方式によって低消
費電力化を実現する回路であり、第１図（ｂ）は。
とえば、第１図の各側に示されるように機能回路ブロッ
クの動作状態に応じて、同回路ブロックの電源側あるい
は接地側の電流経路を制御する方式が広く採用されてい
る。第１図（ａ）は機能回路ブロック１の電源ライン２
の側にトランジスタ３を挿入し、このトランジスタ３を
所定の制御信号（入力端子４）Ｋよってカットオフ状態
にする。いわゆるパワーダウンモード方式によって低消
費電力化を実現する回路であり、第１図（ｂ）は。
機能回路ブロック１の接地側にトランジスタ５を挿入し
、このトランジスタ５を制御する回路であり、第１図（
弓は、機能回路ブロック１に対して、電源ライン側およ
び接地（ｔｉｌｌにそれぞれトランジスタ３および同５
を挿入して、これらの各トランジスタの入力端子４およ
び同６への制御信号によって前記機能回路ブロック１内
の動作電流を制限する回路例である。このような従来方
式によると、電流制御用の前記トランジスタ３あるいは
同５を付加するため、各機能回路ブロックの最適面積が
大きくなるばかりでなく、制御信号を引き廻すための配
線増加やプロセス上の問題に起因するリーク電流も動作
時の消費電流に加味されるという問題点がある。
、このトランジスタ５を制御する回路であり、第１図（
弓は、機能回路ブロック１に対して、電源ライン側およ
び接地（ｔｉｌｌにそれぞれトランジスタ３および同５
を挿入して、これらの各トランジスタの入力端子４およ
び同６への制御信号によって前記機能回路ブロック１内
の動作電流を制限する回路例である。このような従来方
式によると、電流制御用の前記トランジスタ３あるいは
同５を付加するため、各機能回路ブロックの最適面積が
大きくなるばかりでなく、制御信号を引き廻すための配
線増加やプロセス上の問題に起因するリーク電流も動作
時の消費電流に加味されるという問題点がある。
本発明は、上述の従来方式における問題点を解消した回
路構成を提供するもので、要約するに。
路構成を提供するもので、要約するに。
制御信号により高電位と低電位との少くとも２種以上の
動作状態で選択駆動される回路構成部の電源ライン入力
を前記制御信号の入力部に共通接続したことを特徴とす
る電力制御機能回路を実現したものである。
動作状態で選択駆動される回路構成部の電源ライン入力
を前記制御信号の入力部に共通接続したことを特徴とす
る電力制御機能回路を実現したものである。
第２図は本発明実施例を示す回路ブロック図であり、２
つの機能回路構成部１０および１１をそなえており、こ
れら同回路構成部は接地側の端子１２および１３が接地
点に共通接続されている。
つの機能回路構成部１０および１１をそなえており、こ
れら同回路構成部は接地側の端子１２および１３が接地
点に共通接続されている。
一方、前記機能回路構成部１１の電源ライン端子１４は
通常の高電位電源に接続されるべく配線されるが、前記
機能回路構成部１０の高電位入力端子１５は、その制御
入力端子１６に共通接続されている。前記機能回路構成
部１０は前記制御入力端子１６の電位レベルがハイレベ
ルのとき通常動作状態になるように回路設計されている
。すなわち、前記機能回路構成部１０は、前記制御入力
端子１６がロウレベルのときには同回路構成部内の電流
をほとんど零にすることになり、その伝達信号レベルも
ロウレベルである。次に、前記制御入力端子１６が・・
イレベルになると、前記機能回路構成部１０は活性化さ
れ、入力ハイレベルの所定動作状態になる。この場合、
前記制御入力端子１６は、入力信号端子であるとともに
同回路構成部１ｏの電源入力端子でもあるため、同制御
入力端子１６と接続される外部信号源は同回路構成部１
ｏの電流を供給し得るに十分な電流容量をもつものが必
要である。また、外部信号源に十分な電流供給能力がな
い場合は、その外部信号源と前記制御入力端子１６との
間に適当なバッファ出力回路を設けて、同バッファ回路
を通じて電流供給することも可能である。
通常の高電位電源に接続されるべく配線されるが、前記
機能回路構成部１０の高電位入力端子１５は、その制御
入力端子１６に共通接続されている。前記機能回路構成
部１０は前記制御入力端子１６の電位レベルがハイレベ
ルのとき通常動作状態になるように回路設計されている
。すなわち、前記機能回路構成部１０は、前記制御入力
端子１６がロウレベルのときには同回路構成部内の電流
をほとんど零にすることになり、その伝達信号レベルも
ロウレベルである。次に、前記制御入力端子１６が・・
イレベルになると、前記機能回路構成部１０は活性化さ
れ、入力ハイレベルの所定動作状態になる。この場合、
前記制御入力端子１６は、入力信号端子であるとともに
同回路構成部１ｏの電源入力端子でもあるため、同制御
入力端子１６と接続される外部信号源は同回路構成部１
ｏの電流を供給し得るに十分な電流容量をもつものが必
要である。また、外部信号源に十分な電流供給能力がな
い場合は、その外部信号源と前記制御入力端子１６との
間に適当なバッファ出力回路を設けて、同バッファ回路
を通じて電流供給することも可能である。
なお、上記第２図の実施例回路構成中のもう１つの前記
機能回路構成部１１は前記機能回路構成部１ｏの動作伝
達信号に応じて通常の動作状態を保持するものであるが
、これもその動作状態が同機能回路構成部１１への入力
部（すなわち、前記機能回路構成部１ｏからの信号伝達
部）１７の信号レベルに対応する場合には同人力部１７
と前記電源ライン・端子１４とを共通接続することがで
きる。
機能回路構成部１１は前記機能回路構成部１ｏの動作伝
達信号に応じて通常の動作状態を保持するものであるが
、これもその動作状態が同機能回路構成部１１への入力
部（すなわち、前記機能回路構成部１ｏからの信号伝達
部）１７の信号レベルに対応する場合には同人力部１７
と前記電源ライン・端子１４とを共通接続することがで
きる。
第２図の実施例回路構成を基本として。
ＥＦＲＯＭに本発明を実施した例によると、従来構成品
にくらべて、消費電流で約２／３以下の低減化が達成で
きた。
にくらべて、消費電流で約２／３以下の低減化が達成で
きた。
以上に詳しくのべたように１本発明は制御信号により高
電位と低電位との少くとも２種以上の動作状態で選択駆
動される機能回路構成部の電源ライン入力を前記制御信
号の入力部に共通接続したことによって、前記制御信号
のロウレベル時における回路動作を電流値零の状態にな
し得るので、回路装置の低消費電力化に頗る有効であり
、とくに、低消費電力型の半導体集積回路に適用して実
効性大である。
電位と低電位との少くとも２種以上の動作状態で選択駆
動される機能回路構成部の電源ライン入力を前記制御信
号の入力部に共通接続したことによって、前記制御信号
のロウレベル時における回路動作を電流値零の状態にな
し得るので、回路装置の低消費電力化に頗る有効であり
、とくに、低消費電力型の半導体集積回路に適用して実
効性大である。
第１図は従来の回路構成例を示す回路ブロック図、第２
図は本発明実施例の回路構成ブロック図である。 １．１０．１１・・・・・・機能回路構成部、２，１４
・・・・・・電源ライン端子、３，６・・・・・・トラ
ンジスタ、４．６．１６・・・・・・制御信号入力端子
、１２．１３・・・・・・接地端子、１５・・・・・・
高電位入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 第２図
図は本発明実施例の回路構成ブロック図である。 １．１０．１１・・・・・・機能回路構成部、２，１４
・・・・・・電源ライン端子、３，６・・・・・・トラ
ンジスタ、４．６．１６・・・・・・制御信号入力端子
、１２．１３・・・・・・接地端子、１５・・・・・・
高電位入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 第２図
Claims (1)
- 制御信号により高電位と低電位との少くとも２種以上の
動作状態で選択駆動される機能回路構成部の電源ライン
入力を前記制御信号の入力部に共通接続したことを特徴
とする電力制御機能回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1391282A JPS58131817A (ja) | 1982-01-29 | 1982-01-29 | 電力制御機能回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1391282A JPS58131817A (ja) | 1982-01-29 | 1982-01-29 | 電力制御機能回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58131817A true JPS58131817A (ja) | 1983-08-05 |
Family
ID=11846373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1391282A Pending JPS58131817A (ja) | 1982-01-29 | 1982-01-29 | 電力制御機能回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2589296A1 (fr) * | 1985-10-29 | 1987-04-30 | Thomson Csf | Circuit de commande en parallele d'un grand nombre de cellules logiques de type stl |
-
1982
- 1982-01-29 JP JP1391282A patent/JPS58131817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2589296A1 (fr) * | 1985-10-29 | 1987-04-30 | Thomson Csf | Circuit de commande en parallele d'un grand nombre de cellules logiques de type stl |
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