JPH0613877A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0613877A JPH0613877A JP4169780A JP16978092A JPH0613877A JP H0613877 A JPH0613877 A JP H0613877A JP 4169780 A JP4169780 A JP 4169780A JP 16978092 A JP16978092 A JP 16978092A JP H0613877 A JPH0613877 A JP H0613877A
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- JP
- Japan
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- input
- output
- test mode
- buffer
- integrated circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】テストモード切り換え端子７を有し、マクロ分
割テスト等を行なう集積回路において、テスト時の電源
間電流や雑音を低減すること。 【構成】テストモード時、信号の入出力機能として使用
しない入出力共用バッファ１であって、テストモード切
り換え制御信号と入出力機能切り換え制御信号との論理
をとり、半導体集積回路外部と接続する外部端子に接続
して、テストモードにおける入力機能時、前記外部端子
２の電位を固定するように動作するＭＯＳトランジスタ
３を含む入出力共用バッファ１を有する。テスト時、入
出力共用バッファ１の入力は設定され、入力電位不安定
による電源間電流や雑音は低減する。
割テスト等を行なう集積回路において、テスト時の電源
間電流や雑音を低減すること。 【構成】テストモード時、信号の入出力機能として使用
しない入出力共用バッファ１であって、テストモード切
り換え制御信号と入出力機能切り換え制御信号との論理
をとり、半導体集積回路外部と接続する外部端子に接続
して、テストモードにおける入力機能時、前記外部端子
２の電位を固定するように動作するＭＯＳトランジスタ
３を含む入出力共用バッファ１を有する。テスト時、入
出力共用バッファ１の入力は設定され、入力電位不安定
による電源間電流や雑音は低減する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にテストモード切り換えを行なう半導体集積回路に関
する。
特にテストモード切り換えを行なう半導体集積回路に関
する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図
３，図４に示すように、論理構成として予め専用設計さ
れた大規模回路（以後マクロ９と略す）と内部回路８と
を搭載している。このマクロ９の特性を調べるために、
テストモード切り換え制御端子１０から入力バッファ１
１を介して入力された信号によって、テストモードに切
り換え、マクロ９単体を内部回路８を介さず、半導体集
積回路外部より直接テスト可能な構成をしている。
３，図４に示すように、論理構成として予め専用設計さ
れた大規模回路（以後マクロ９と略す）と内部回路８と
を搭載している。このマクロ９の特性を調べるために、
テストモード切り換え制御端子１０から入力バッファ１
１を介して入力された信号によって、テストモードに切
り換え、マクロ９単体を内部回路８を介さず、半導体集
積回路外部より直接テスト可能な構成をしている。
【０００３】図３において、入力端子１２は入力バッフ
ァ１１を介して内部回路８とマクロ９とに接続されてい
る。また、内部回路８は、入出力共用バッファ１を介し
て、外部端子２に接続されている。入出力共用バッファ
１は、二つのバッファ２０，２１があり、そのうち一つ
のバッファ２１は入出力機能切り換え制御端子６で制御
される。外部端子２には、外付け抵抗１４が接続され
る。
ァ１１を介して内部回路８とマクロ９とに接続されてい
る。また、内部回路８は、入出力共用バッファ１を介し
て、外部端子２に接続されている。入出力共用バッファ
１は、二つのバッファ２０，２１があり、そのうち一つ
のバッファ２１は入出力機能切り換え制御端子６で制御
される。外部端子２には、外付け抵抗１４が接続され
る。
【０００４】前述した回路構成によって、テストモード
に切り換え、マクロ９を半導体集積回路外部から直接制
御し、また、マクロ９の出力信号を半導体集積回路外部
へ直接出力し、マクロ９単体の特性をテストしていた。
に切り換え、マクロ９を半導体集積回路外部から直接制
御し、また、マクロ９の出力信号を半導体集積回路外部
へ直接出力し、マクロ９単体の特性をテストしていた。
【０００５】尚、図４において、入出力機能切り換え制
御端子６には、ＯＲ回路１５の出力が印加され、ＯＲ回
路１５の入力には、入力バッファ１１の出力と内部回路
８の一出力とが印加される。その他の部分は図３と同様
である。
御端子６には、ＯＲ回路１５の出力が印加され、ＯＲ回
路１５の入力には、入力バッファ１１の出力と内部回路
８の一出力とが印加される。その他の部分は図３と同様
である。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、テストモード時信号の入出力機能とし
て使用しない入出力共用バッファ１は、マクロ９をテス
トする為に入力端子１２から入力された制御信号、入力
バッファ１１，内部回路８を介して入出力機能切り換え
制御端子６に印加され、これにより入出力機能が切り換
わる可能性がある。
体集積回路では、テストモード時信号の入出力機能とし
て使用しない入出力共用バッファ１は、マクロ９をテス
トする為に入力端子１２から入力された制御信号、入力
バッファ１１，内部回路８を介して入出力機能切り換え
制御端子６に印加され、これにより入出力機能が切り換
わる可能性がある。
【０００７】これにより、電源間電流や雑音の原因とな
る入力不安定状態を回避するために、図３のように、入
出力共用バッファ１の外部端子２に外付け抵抗１４を設
けるか、あるいは図４に示すように、入出力共用バッフ
ァ１の入出力機能切り換え制御信号とテストモード切り
換え制御信号との論理をＯＲ回路１５でとっていた。こ
のようにテストモード時入出力機能が切り換わらないよ
うにＯＲ回路１５を設けなければならなかった。
る入力不安定状態を回避するために、図３のように、入
出力共用バッファ１の外部端子２に外付け抵抗１４を設
けるか、あるいは図４に示すように、入出力共用バッフ
ァ１の入出力機能切り換え制御信号とテストモード切り
換え制御信号との論理をＯＲ回路１５でとっていた。こ
のようにテストモード時入出力機能が切り換わらないよ
うにＯＲ回路１５を設けなければならなかった。
【０００８】本発明の目的は、前記問題点を解決し、テ
ストモード時、入出力機能が確実に切り換わらないよう
にした半導体集積回路を提供することにある。
ストモード時、入出力機能が確実に切り換わらないよう
にした半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、入力バ
ッファの入力端と出力バッファの出力端とを接続して入
出力機能の切り換えを外部からの制御信号によって制御
する入出力共用バッファを備えた半導体集積回路におい
て、外部からのテストモードの切り換え制御信号と前記
入出力機能の切り換え制御信号との論理出力によって、
前記テストモードにおける入力機能時、前記入出力共用
バッファの外部端子の電位を固定するように動作する電
界効果トランジスタを備えたことを特徴とする。
ッファの入力端と出力バッファの出力端とを接続して入
出力機能の切り換えを外部からの制御信号によって制御
する入出力共用バッファを備えた半導体集積回路におい
て、外部からのテストモードの切り換え制御信号と前記
入出力機能の切り換え制御信号との論理出力によって、
前記テストモードにおける入力機能時、前記入出力共用
バッファの外部端子の電位を固定するように動作する電
界効果トランジスタを備えたことを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例の半導体集積回路を
示す回路図である。
示す回路図である。
【００１１】図１において、本実施例は、入出力共用バ
ッファがＰ型ＭＯＳトランジスタ３と入力バッファ２０
と出力バッファ２１と２入力ＯＲ回路５とインバータ回
路４と入出力機能切り換え制御入力端子６と、テストモ
ード切り換え制御信号入力端子７とを備えている。外部
端子２は、外付け抵抗１４の必要がなく、その他の回路
部分は図３と同様である。
ッファがＰ型ＭＯＳトランジスタ３と入力バッファ２０
と出力バッファ２１と２入力ＯＲ回路５とインバータ回
路４と入出力機能切り換え制御入力端子６と、テストモ
ード切り換え制御信号入力端子７とを備えている。外部
端子２は、外付け抵抗１４の必要がなく、その他の回路
部分は図３と同様である。
【００１２】図１において、本実施例では、テストモー
ド切り換え制御端子１０の入力信号が高電位状態（以後
Ｈレベルと略す）のとき、テストモード状態となる。ま
た、入出力共用バッファ１は、入出力機能切り換え制御
端子６の入力信号が低電位状態（以後Ｌレベルと略す）
のとき、入力機能状態となる。
ド切り換え制御端子１０の入力信号が高電位状態（以後
Ｈレベルと略す）のとき、テストモード状態となる。ま
た、入出力共用バッファ１は、入出力機能切り換え制御
端子６の入力信号が低電位状態（以後Ｌレベルと略す）
のとき、入力機能状態となる。
【００１３】ここで、入出力共用バッファ１は、テスト
モード切り換え制御信号を受けるテスト端子７を有し、
インバータ回路４を介し、入出力機能切り換え制御信号
と共にＯＲ回路５に入力する。さらに、ＯＲ回路５の出
力信号は、外部端子２をプルアップするＰ型ＭＯＳトラ
ンジスタ３のゲートに入力する。
モード切り換え制御信号を受けるテスト端子７を有し、
インバータ回路４を介し、入出力機能切り換え制御信号
と共にＯＲ回路５に入力する。さらに、ＯＲ回路５の出
力信号は、外部端子２をプルアップするＰ型ＭＯＳトラ
ンジスタ３のゲートに入力する。
【００１４】テストモードにおける入力機能時、テスト
端子７の入力信号はＨレベルであり、入出力機能切り換
え制御端子６の入力信号はＬレベルであるため、ＯＲ回
路５の出力信号はＬレベルとなり、Ｐ型ＭＯＳトランジ
スタ３はＯＮし、外部端子２はプルアップされ、入力レ
ベルがＨレベルに設定される。
端子７の入力信号はＨレベルであり、入出力機能切り換
え制御端子６の入力信号はＬレベルであるため、ＯＲ回
路５の出力信号はＬレベルとなり、Ｐ型ＭＯＳトランジ
スタ３はＯＮし、外部端子２はプルアップされ、入力レ
ベルがＨレベルに設定される。
【００１５】図２は本発明の他の実施例の半導体集積回
路の回路図である。
路の回路図である。
【００１６】図２において、本実施例が前記一実施例と
異なる点は、入出力共用バッファ１の外部端子２をプル
ダウンするＰ型ではないＮ型ＭＯＳトランジスタ１３を
有する点である。さらに、ＮＯＲ回路５′を有する点で
ある。その他は図１と同様である。即ち、一実施例と同
様に、テストモードにおける入力機能時、外部端子２は
プルダウンされ、入力レベルがＬレベルに設定される。
異なる点は、入出力共用バッファ１の外部端子２をプル
ダウンするＰ型ではないＮ型ＭＯＳトランジスタ１３を
有する点である。さらに、ＮＯＲ回路５′を有する点で
ある。その他は図１と同様である。即ち、一実施例と同
様に、テストモードにおける入力機能時、外部端子２は
プルダウンされ、入力レベルがＬレベルに設定される。
【００１７】
【発明の効果】以上説明したように、本発明は、テスト
モードにおける入力機能時、外部端子の電位が設定され
る入出力共用バッファを有することで、テスト時に外付
け抵抗を付けることや、テストモード時入出力機能が切
り換わらないように別途論理回路を設けること等は必要
なく、電源断電流や雑音等の原因となる入力不安定状態
を回避し、テストが行えるという効果を有する。
モードにおける入力機能時、外部端子の電位が設定され
る入出力共用バッファを有することで、テスト時に外付
け抵抗を付けることや、テストモード時入出力機能が切
り換わらないように別途論理回路を設けること等は必要
なく、電源断電流や雑音等の原因となる入力不安定状態
を回避し、テストが行えるという効果を有する。
【図１】本発明の一実施例の半導体集積回路を示す回路
図である。
図である。
【図２】本発明の他の実施例の半導体集積回路を示す回
路図である。
路図である。
【図３】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図４】従来の半導体集積回路の他例を示す回路図であ
る。
る。
１ 入出力共用バッファ ２ 外部端子 ３ Ｐ型ＭＯＳトランジスタ ４ インバータ回路 ５，１５ ＯＲ回路 ５′ ＮＯＲ回路 ６ 入出力機能切り換え制御端子 ７ テスト端子 ８ 内部回路 ９ マクロ １０ テストモード切り換え制御端子 １１，２０ 入力バッファ １２ 入力端子 １３ Ｎ型ＭＯＳトランジスタ １４ 外付け抵抗 ２１ 出力バッファ
Claims (2)
- 【請求項１】 入力バッファの入力端と出力バッファの
出力端とを接続して入出力機能の切り換えを外部からの
制御信号によって制御する入出力共用バッファを備えた
半導体集積回路において、外部からのテストモードの切
り換え制御信号と前記入出力機能の切り換え制御信号と
の論理出力によって、前記テストモードにおける入力機
能時、前記入出力共用バッファの外部端子の電位を固定
するように動作する電界効果トランジスタを備えたこと
を特徴とする半導体集積回路。 - 【請求項２】 論理出力は、インバータと、二入力ＯＲ
ゲート又は二入力ＮＯＲゲートとを介して得られた出力
である請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169780A JPH0613877A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169780A JPH0613877A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613877A true JPH0613877A (ja) | 1994-01-21 |
Family
ID=15892731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169780A Pending JPH0613877A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894931A (en) * | 1986-08-19 | 1990-01-23 | Salomon S. A. | Heating device |
-
1992
- 1992-06-29 JP JP4169780A patent/JPH0613877A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894931A (en) * | 1986-08-19 | 1990-01-23 | Salomon S. A. | Heating device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |