JPH04241510A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04241510A JPH04241510A JP3002998A JP299891A JPH04241510A JP H04241510 A JPH04241510 A JP H04241510A JP 3002998 A JP3002998 A JP 3002998A JP 299891 A JP299891 A JP 299891A JP H04241510 A JPH04241510 A JP H04241510A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- turned
- latch circuit
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に、電源投入時に出力信号の状態を決った状態に固
定しなければならない半導体集積回路に関する。
、特に、電源投入時に出力信号の状態を決った状態に固
定しなければならない半導体集積回路に関する。
【０００２】
【従来の技術】この種の半導体集積回路は、例えば、こ
の集積回路を複数用いてワイヤードオア回路などを構成
する場合に、電源投入後の出力信号のレベルの初期状態
を、必ずハイレベルにしなければならない時などに用い
られる。
の集積回路を複数用いてワイヤードオア回路などを構成
する場合に、電源投入後の出力信号のレベルの初期状態
を、必ずハイレベルにしなければならない時などに用い
られる。
【０００３】従来のこの種の半導体集積回路の一例の回
路図を図２（ａ）に示す。又、その電源投入時の動作波
形図を図２（ｂ）に示す。
路図を図２（ａ）に示す。又、その電源投入時の動作波
形図を図２（ｂ）に示す。
【０００４】この半導体集積回路では、ＩＣチップ１上
に、電源投入時の出力信号ＯＵＴをハイレベルに固定す
るために設けた電位固定回路２と、外部からの信号ＩＮ
に応じて論理演算を行なう内部回路３と、電位固定回路
２からの信号Ａと内部回路３からの内部信号Ｂとを入力
とする２入力のＯＲ回路４とが配置されている。そして
、このＯＲ回路４の出力が出力信号ＯＵＴとなっている
。
に、電源投入時の出力信号ＯＵＴをハイレベルに固定す
るために設けた電位固定回路２と、外部からの信号ＩＮ
に応じて論理演算を行なう内部回路３と、電位固定回路
２からの信号Ａと内部回路３からの内部信号Ｂとを入力
とする２入力のＯＲ回路４とが配置されている。そして
、このＯＲ回路４の出力が出力信号ＯＵＴとなっている
。
【０００５】電位固定回路２は、図２（ａ）に示すよう
に、高位電源端子５とグランド端子６との間にトーテム
ポール型に接続されたＰチャンネルＭＯＳトランジスタ
Ｐ１ 及びＰ２ 並びにＮチャンネルＭＯＳトランジス
タＮと、その出力端に接続されたインバータ７とからな
っており、このインバータ７の出力端から信号Ａが出力
される。この電位固定回路２では、ＰチャンネルＭＯＳ
トランジスタＰ１ は、ゲートがダイオード接続されて
おり、ＰチャンネルＭＯＳトランジスタＰ２ は、ゲー
トにグランド電位が与えられ、ＮチャンネルＭＯＳトラ
ンジスタＮは、ゲートに電源電圧が与えられている。
に、高位電源端子５とグランド端子６との間にトーテム
ポール型に接続されたＰチャンネルＭＯＳトランジスタ
Ｐ１ 及びＰ２ 並びにＮチャンネルＭＯＳトランジス
タＮと、その出力端に接続されたインバータ７とからな
っており、このインバータ７の出力端から信号Ａが出力
される。この電位固定回路２では、ＰチャンネルＭＯＳ
トランジスタＰ１ は、ゲートがダイオード接続されて
おり、ＰチャンネルＭＯＳトランジスタＰ２ は、ゲー
トにグランド電位が与えられ、ＮチャンネルＭＯＳトラ
ンジスタＮは、ゲートに電源電圧が与えられている。
【０００６】今、この半導体集積回路において、電源を
投入すると、電位固定回路２からの信号Ａは、図２（ｂ
）に示すように、電源電圧がＶＴＮから２｜ＶＴＰ｜ま
での間は電源レベル（ハイレベル）に追従する。そして
、それ以後はグランド電位（ロウレベル）になる。但し
ＶＴＮ はＮチャンネルＭＯＳトランジスＮのしきい
値電圧であり、ＶＴＰは、ＰチャンネルＭＯＳトランジ
スタＰ１ 及びＰ２ のしきい値電圧である。
投入すると、電位固定回路２からの信号Ａは、図２（ｂ
）に示すように、電源電圧がＶＴＮから２｜ＶＴＰ｜ま
での間は電源レベル（ハイレベル）に追従する。そして
、それ以後はグランド電位（ロウレベル）になる。但し
ＶＴＮ はＮチャンネルＭＯＳトランジスＮのしきい
値電圧であり、ＶＴＰは、ＰチャンネルＭＯＳトランジ
スタＰ１ 及びＰ２ のしきい値電圧である。
【０００７】この半導体集積回路では、図２（ａ）に示
すように、上述した電位固定回路２からの信号Ａが２入
力のＯＲ回路４に入力されているので、このＯＲ回路４
の出力（出力信号ＯＵＴ）は、電源投入直後には、内部
回路３からの内部信号Ｂのレベルに関係なくハイレベル
に固定される。
すように、上述した電位固定回路２からの信号Ａが２入
力のＯＲ回路４に入力されているので、このＯＲ回路４
の出力（出力信号ＯＵＴ）は、電源投入直後には、内部
回路３からの内部信号Ｂのレベルに関係なくハイレベル
に固定される。
【０００８】その後、電源電圧が２｜ＶＴＰ｜を越える
と、電位固定回路２からの信号Ａがロウレベルになるの
で、出力信号ＯＵＴは、内部回路３からの内部信号Ｂに
同期した信号になる。
と、電位固定回路２からの信号Ａがロウレベルになるの
で、出力信号ＯＵＴは、内部回路３からの内部信号Ｂに
同期した信号になる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路では、出力信号ＯＵＴは、電位固定回
路２からの信号によって、電源投入直後にはハイレベル
に固定され、その後、この固定レベルが解除されて、内
部回路からの信号に同期した信号となる。
の半導体集積回路では、出力信号ＯＵＴは、電位固定回
路２からの信号によって、電源投入直後にはハイレベル
に固定され、その後、この固定レベルが解除されて、内
部回路からの信号に同期した信号となる。
【００１０】ところが、電位固定回路２においては、電
源投入時の出力信号ＡのレベルがＭＯＳトランジスタの
しきい値電圧のみによって決定されるため、信号Ａのレ
ベルがＭＯＳトランジスタのしきい値電圧値によって大
きく変化する。
源投入時の出力信号ＡのレベルがＭＯＳトランジスタの
しきい値電圧のみによって決定されるため、信号Ａのレ
ベルがＭＯＳトランジスタのしきい値電圧値によって大
きく変化する。
【００１１】そして、例えば、ＮチャンネルＭＯＳトラ
ンジスタＮのしきい値電圧ＶＴＮが２つのＰチャンネル
ＭＯＳトランジスタによって決る電圧値２｜ＶＴＰ｜に
近いような場合には、動作が不安定になって、電源投入
直後のＯＲ回路４からの出力信号ＯＵＴのレベルをハイ
レベルに固定することができなくなることがある。
ンジスタＮのしきい値電圧ＶＴＮが２つのＰチャンネル
ＭＯＳトランジスタによって決る電圧値２｜ＶＴＰ｜に
近いような場合には、動作が不安定になって、電源投入
直後のＯＲ回路４からの出力信号ＯＵＴのレベルをハイ
レベルに固定することができなくなることがある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、電源が投入された時に出力の電位状態が必らず決っ
た状態に安定するように動作するラッチ回路と、このラ
ッチ回路からの信号と前段の回路からの内部信号とを入
力として外部への出力信号を発生する回路とを含む半導
体集積回路であって、前記ラッチ回路は、前記電源投入
時に決定した電位状態が、前記内部信号のうち前記ラッ
チ回路の出力信号の組み合せ論理が入っていない信号に
よって解除されることを特徴とする。
は、電源が投入された時に出力の電位状態が必らず決っ
た状態に安定するように動作するラッチ回路と、このラ
ッチ回路からの信号と前段の回路からの内部信号とを入
力として外部への出力信号を発生する回路とを含む半導
体集積回路であって、前記ラッチ回路は、前記電源投入
時に決定した電位状態が、前記内部信号のうち前記ラッ
チ回路の出力信号の組み合せ論理が入っていない信号に
よって解除されることを特徴とする。
【００１３】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
【００１４】本実施例が図２（ａ）に示した従来の半導
体集積回路と異なるのは、電位固定回路８の部分である
。本実施例では、電位固定回路８は、ラッチ回路９とこ
のラッチ回路９の出力端に縦続接続された２つのインバ
ータ１０及び１１からなる。
体集積回路と異なるのは、電位固定回路８の部分である
。本実施例では、電位固定回路８は、ラッチ回路９とこ
のラッチ回路９の出力端に縦続接続された２つのインバ
ータ１０及び１１からなる。
【００１５】ラッチ回路９は、２入力ＮＯＲ回路１２と
インバータ１３とをフリップフロップ形式に接続した構
成になっている。
インバータ１３とをフリップフロップ形式に接続した構
成になっている。
【００１６】このような回路構成のラッチ回路では、Ｎ
ＯＲ回路１２及びインバータ１３を構成するＰチャンネ
ルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジ
スタの電流駆動能力の大きさの比を適当なものにするこ
とよって、電源投入後の出力（信号Ｃ）のレベルが必ず
ハイレベルになるようにすることができる。
ＯＲ回路１２及びインバータ１３を構成するＰチャンネ
ルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジ
スタの電流駆動能力の大きさの比を適当なものにするこ
とよって、電源投入後の出力（信号Ｃ）のレベルが必ず
ハイレベルになるようにすることができる。
【００１７】しかも、この電源投入時に決定されたラッ
チ回路９の電位状態は、ＮＯＲ回路１２の一方の入力端
に入力される内部信号Ｂがハイレベルにならない限りリ
セットされず、信号Ｃはハイレベルを保ち続ける。この
ラッチ回路９の電位状態をリセットして信号Ｃをロウレ
ベルにするには、ラッチ回路９へ入力される内部信号Ｂ
をハイレベルにする。
チ回路９の電位状態は、ＮＯＲ回路１２の一方の入力端
に入力される内部信号Ｂがハイレベルにならない限りリ
セットされず、信号Ｃはハイレベルを保ち続ける。この
ラッチ回路９の電位状態をリセットして信号Ｃをロウレ
ベルにするには、ラッチ回路９へ入力される内部信号Ｂ
をハイレベルにする。
【００１８】今、図１において、電源が投入されると電
位固定回路８からの信号Ａは必ずハイレベルになる。従
ってこの場合、この半導体集積回路の出力信号ＯＵＴは
、従来の半導体集積回路と同様に、必ずハイレベルにな
る。
位固定回路８からの信号Ａは必ずハイレベルになる。従
ってこの場合、この半導体集積回路の出力信号ＯＵＴは
、従来の半導体集積回路と同様に、必ずハイレベルにな
る。
【００１９】次に、ＩＣチップの外部からの入力信号Ｉ
Ｎが変化することによって、内部回路３からの内部信号
Ｂがハイレベルになると、ラッチ回路９がリセットされ
て電位固定回路８からの信号Ａがロウレベルになる。
Ｎが変化することによって、内部回路３からの内部信号
Ｂがハイレベルになると、ラッチ回路９がリセットされ
て電位固定回路８からの信号Ａがロウレベルになる。
【００２０】そして、その後電源を切らない限り、出力
信号ＯＵＴは内部回路３からの内部信号Ｂに同期したも
のとなる。
信号ＯＵＴは内部回路３からの内部信号Ｂに同期したも
のとなる。
【００２１】尚、ラッチ回路９をリセットする内部信号
Ｂが電源投入時にハイレベルである時には、出力信号Ｏ
ＵＴのレベルを、電位固定回路８からの信号Ａによって
ハイレベルにすることはできないが、この場合には、Ｏ
Ｒ回路４においては、一方の入力端へ入力される内部信
号Ｂがハイレベルであるので、出力信号ＯＵＴはやはり
ハイレベルになる。
Ｂが電源投入時にハイレベルである時には、出力信号Ｏ
ＵＴのレベルを、電位固定回路８からの信号Ａによって
ハイレベルにすることはできないが、この場合には、Ｏ
Ｒ回路４においては、一方の入力端へ入力される内部信
号Ｂがハイレベルであるので、出力信号ＯＵＴはやはり
ハイレベルになる。
【００２２】
【発明の効果】以上説明したように、本発明では、電源
が投入された時に出力の電位状態が必らず決った状態に
安定するように動作するラッチ回路と、このラッチ回路
の出力信号と前段の回路からの内部信号とを入力として
外部への出力信号を発生する回路とを持っている。そし
て、このラッチ回路は、電源投入時に決定された電位状
態が、内部信号のうちこのラッチ回路からの信号の組み
合せ論理が入っていない信号によって解除される。
が投入された時に出力の電位状態が必らず決った状態に
安定するように動作するラッチ回路と、このラッチ回路
の出力信号と前段の回路からの内部信号とを入力として
外部への出力信号を発生する回路とを持っている。そし
て、このラッチ回路は、電源投入時に決定された電位状
態が、内部信号のうちこのラッチ回路からの信号の組み
合せ論理が入っていない信号によって解除される。
【００２３】この回路構成によって、本発明によれば、
電源投入後の半導体集積回路の出力信号の電位状態を、
ＭＯＳトランジスタのしきい値電圧に依存することなく
、確実に、決った方向に固定することができる。
電源投入後の半導体集積回路の出力信号の電位状態を、
ＭＯＳトランジスタのしきい値電圧に依存することなく
、確実に、決った方向に固定することができる。
【図１】本発明の一実施例の回路構成を示す回路図であ
る。
る。
【図２】従来の半導体集積回路の回路図および電源投入
時の動作波形図である。
時の動作波形図である。
１ ＩＣチップ
２，８ 電位固定回路
３ 内部回路
４ ＯＲ回路
５ 高位電源端子
６ グランド端子
７，１０，１１，１３ インバータ９ ラ
ッチ回路 １２ ＮＯＲ回路
ッチ回路 １２ ＮＯＲ回路
Claims (1)
- 【請求項１】 電源が投入された時に出力の電位状態
が必らず決った状態に安定するように動作するラッチ回
路と、このラッチ回路からの信号と前段の回路からの内
部信号とを入力として外部への出力信号を発生する回路
とを含む半導体集積回路であって、前記ラッチ回路は、
前記電源投入時に決定した電位状態が、前記内部信号の
うち前記ラッチ回路の出力信号の組み合せ論理が入って
いない信号によって解除されることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002998A JP2798510B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002998A JP2798510B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241510A true JPH04241510A (ja) | 1992-08-28 |
| JP2798510B2 JP2798510B2 (ja) | 1998-09-17 |
Family
ID=11545048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002998A Expired - Lifetime JP2798510B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010922A (ja) * | 2007-02-22 | 2009-01-15 | Avago Technologies Enterprise Ip (Singapore) Pte Ltd | 集積回路において定論理値を生成するための装置および方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
-
1991
- 1991-01-16 JP JP3002998A patent/JP2798510B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010922A (ja) * | 2007-02-22 | 2009-01-15 | Avago Technologies Enterprise Ip (Singapore) Pte Ltd | 集積回路において定論理値を生成するための装置および方法 |
| JP4611395B2 (ja) * | 2007-02-22 | 2011-01-12 | アバゴ・テクノロジーズ・エンタープライズ・アイピー（シンガポール）プライベート・リミテッド | 集積回路において定論理値を生成するための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798510B2 (ja) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |