JP2002198795A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部入力信号がしきい値電圧間の中間レベル
になったときに流れる貫通電流を低減すると共に、中間
レベルのノイズ入力に応答しない入力回路を備えた半導
体装置を得る。 【解決手段】 サブストレートゲートに電源電圧ＶＣＣ
よりも大きな電圧ＶＣＣ２を印加したＰＭＯＳトランジ
スタ１１と、サブストレートゲートに接地電圧ＧＮＤよ
りも小さな電圧ＧＮＤ２を印加したＮＭＯＳトランジス
タ１２でインバータ１３を形成してなる入力初段回路２
と、インバータ１３の出力端に接続されるラッチ回路３
とで入力回路１を形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からの入力信
号に対応する内部信号を生成して出力する入力初段回路
を有した入力回路を備える半導体装置に関するものであ
る。

【０００２】

【従来の技術】従来の半導体装置において、外部からの
入力信号は、図１１で示すようなインバータ、図１２で
示すようなＮＯＲ回路又はＮＡＮＤ回路等の論理回路で
構成される入力回路に入力され、該入力回路を介して内
部回路に伝達されていた。入力回路に論理回路が使用さ
れるのは、外部からの入力信号（以下、外部入力信号と
呼ぶ）を有効にするか又は無効にするかを制御するため
に内部制御信号と論理をとる必要がある場合であり、外
部入力信号の観点からはインバータの場合と同様の動作
を行う。このことから、以下、図１１のインバータを使
用した入力回路を例にして説明する。

【０００３】図１１の半導体装置において、入力回路１
０１は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと呼ぶ）１０２とＮチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１
０３の直列回路で形成されたインバータ１０４で構成さ
れている。外部入力信号ＩＮがロー(Ｌｏｗ)レベルから
ハイ(Ｈｉｇｈ)レベルに立ち上がるとき、図１３で示す
ように、外部入力信号ＩＮがＮＭＯＳトランジスタ１０
３のしきい値電圧Ｖｔｎ、すなわちインバータ１０４の
しきい値電圧ＶＬを超えるとＮＭＯＳトランジスタ１０
３はオンし、インバータ１０４の出力信号ＯＵＴｘはハ
イレベルからローレベルに変化し始める。

【０００４】一方、外部入力信号ＩＮがハイレベルから
ローレベルに変化する場合は、外部入力信号ＩＮが電源
電圧ＶＣＣよりもＰＭＯＳトランジスタ１０２のしきい
値電圧Ｖｔｐだけ低下した時点、すなわちインバータ１
０４のしきい値電圧ＶＨ（＝ＶＣＣ−Ｖｔｐ）になった
時点でＰＭＯＳトランジスタ１０２がオンし、出力信号
ＯＵＴｘはローレベルからハイレベルに変化し始める。

【０００５】

【発明が解決しようとする課題】ここで、外部入力信号
ＩＮがしきい値電圧ＶＬとＶＨとの中間レベルである場
合、図１１における点線の矢印で示したように貫通電流
Ｉが、電源電圧ＶＣＣが印加される電源端子から接地に
流れる。通常、外部入力信号ＩＮの立ち上がり時間Ｔｒ
及び立ち下がり時間Ｔｆはスペックで規定されているた
め、貫通電流Ｉが極端に大きくなることはないが、実際
の使用上では該スペックが満たされていない場合があっ
た。立ち上がり時間Ｔｒ及び／又は立ち下がり時間Ｔｆ
が大きくなってしまった場合、図１４で示すように、外
部入力信号ＩＮの信号レベルがしきい値電圧ＶＨとＶＬ
との間である時間が長くなって貫通電流Ｉが大きくな
る。このため、半導体装置の消費電力が増加し、半導体
チップの特性の悪化や発熱による信頼性の低下等、様々
な問題が発生する。

【０００６】このようなインバータにおける貫通電流を
低減する方法として、特開昭５７−５８４１７号公報で
は、トランジスタのしきい値電圧を入力信号に応じて低
下させることにより、貫通電流が流れる遷移期間そのも
のを短縮する回路が開示されている。しかし、このよう
な回路を入力回路に使用した場合においても、外部から
中間電圧が印加され続けた場合、遷移期間を短縮するこ
とができず入力回路として適切ではなかった。

【０００７】更に、従来の入力回路は、ノイズによる誤
動作が発生するという問題があった。図１５に示すよう
に、外部入力信号ＩＮが、ノイズによってしきい値電圧
ＶＨとＶＬとの間の信号レベルになった場合、これをイ
ンバータ１０４が反転データの入力として検知し、出力
信号ＯＵＴｘに逆データが発生する可能性があった。な
お、図１３及び図１４において、（ａ）は外部入力信号
ＩＮの波形を、（ｂ）は出力信号ＯＵＴｘの波形を、
（ｃ）は貫通電流Ｉの波形をそれぞれ示している。ま
た、図１５において、（ａ）は外部入力信号ＩＮの波形
を、（ｂ）は出力信号ＯＵＴｘの波形をそれぞれ示して
いる。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、外部入力信号がしきい値電圧
間の中間レベルになったときに流れる貫通電流を低減す
ると共に、中間レベルのノイズ入力に応答しない入力回
路を備えた半導体装置を得ることを目的とする。

【０００９】なお、特開昭６１−２４４１２３号公報で
は、入力端子とＣＭＯＳインバータ回路の各ＦＥＴゲー
ト間に同一電動型のＦＥＴで構成されたトランスファゲ
ートを接続した回路が開示されているが、該公報では、
入力端子とインバータのゲート入力との間に遅延をかけ
て動的に貫通電流を低減しようとしている。これに対し
て、本発明では、入力信号の電位を変えることによっ
て、インバータを構成するトランジスタの見かけ上のし
きい値を上げて静的に貫通電流を低減させることを目的
としている。従って、本発明のように、安定させて動作
させるためには入力端子とインバータの各トランジスタ
のゲートとの間に配置したトランジスタが、ノーマリオ
ンでなくてはならず、特に、外部入力端子に中間電位が
強制的に印加され続けた場合に、その効果が大きく異な
ってくる。これに対して、特開昭６１−２４４１２３号
公報では、このような場合の貫通電流を防ぐことができ
ない。

【００１０】

【課題を解決するための手段】この発明に係る半導体装
置は、外部からの入力信号を所定の論理に従って、特定
の機能を有する内部回路に出力する入力回路を備えた半
導体装置において、入力回路は、外部から入力される信
号に応じて、ハイレベルの信号を出力するプルアップ回
路及びローレベルの信号を出力するプルダウン回路を有
し、該プルダウン回路を動作させるしきい値がプルアッ
プ回路を動作させるしきい値よりも大きい入力初段回路
部と、該入力初段回路部からの出力信号を保持して内部
回路に出力するラッチ回路部とを備えるものである。

【００１１】具体的には、上記プルアップ回路は、しき
い値電圧を高く設定したＰチャネル型トランジスタで構
成されるものである。

【００１２】上記Ｐチャネル型トランジスタは、サブス
トレートゲートに印加する基板電圧を、プルアップする
電圧よりも高くした電界効果トランジスタであってもよ
い。

【００１３】また、上記Ｐチャネル型トランジスタは、
製造時にイオン注入量を調整することによってしきい値
電圧を高くしたトランジスタであってもよい。

【００１４】一方、具体的には、上記プルダウン回路
は、しきい値電圧を高く設定したＮチャネル型トランジ
スタで構成されるものである。

【００１５】上記Ｎチャネル型トランジスタは、サブス
トレートゲートに印加する基板電圧を、プルダウンする
電圧よりも低くした電界効果トランジスタであってもよ
い。

【００１６】また、上記Ｎチャネル型トランジスタは、
製造時にイオン注入量を調整することによってしきい値
電圧を高くしたトランジスタであってもよい。

【００１７】また、上記プルアップ回路を、少なくとも
１つのノーマリオンのＰチャネル型トランジスタを介し
て外部からの入力信号がゲートに入力されるＰチャネル
型トランジスタで構成されるようにしてもよい。

【００１８】また、上記プルダウン回路を、少なくとも
１つのノーマリオンのＮチャネル型トランジスタを介し
て外部からの入力信号がゲートに入力されるＮチャネル
型トランジスタで構成されるようにしてもよい。

【００１９】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体装置の入力回路例を示した概略の図である。な
お、図１では、本発明の説明に必要な部分のみを示して
おり、その他の部分は省略している。図１において、入
力回路１は、入力初段回路２とラッチ回路３で構成され
ており、該ラッチ回路３は、インバータ４及び５がリン
グ状に接続されてなる。外部入力端子６に入力された外
部入力信号ＩＮは入力初段回路２に入力され、入力初段
回路２からの出力信号ＯＵＴは、ラッチ回路３を介して
内部回路８に出力される。

【００２０】このような構成において、入力初段回路２
において、入力信号をハイ(Ｈｉｇｈ)レベルと判断する
ためのしきい値電圧をＶＨとし、入力信号をロー(Ｌｏ
ｗ)レベルと判断するためのしきい値電圧をＶＬとす
る。入力初段回路２は、外部入力信号ＩＮが中間レベ
ル、すなわちＶＬ＜ＩＮ＜ＶＨのときに出力信号ＯＵＴ
がカットオフされるような回路をなす。また、ラッチ回
路３は、入力初段回路２の出力信号ＯＵＴのデータを保
持して該カットオフ時に出力するために設けられてい
る。

【００２１】図２は、入力初段回路２の回路例を示した
図である。図２において、入力初段回路２は、Ｐチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と呼ぶ）１１とＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと呼ぶ）１２の直列回路で形
成されたインバータ１３で構成されている。該直列回路
は、電源電圧ＶＣＣが印加される電源端子１４と接地と
の間に接続されている。なお、ＰＭＯＳトランジスタ１
１はプルアップ回路をなし、ＮＭＯＳトランジスタ１２
はプルダウン回路をなす。

【００２２】ＰＭＯＳトランジスタ１１とＮＭＯＳトラ
ンジスタ１２の接続部がインバータ１３の出力端をな
し、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジス
タ１２の各ゲートの接続部がインバータ１３の入力端を
なす。また、ＰＭＯＳトランジスタ１１のサブストレー
トゲートには、電源電圧ＶＣＣよりも高い所定の電圧Ｖ
ＣＣ２が印加されており、ＮＭＯＳトランジスタ１２の
サブストレートゲートには、接地電圧ＧＮＤよりも低い
所定の電圧ＧＮＤ２が印加されている。

【００２３】このようにバックゲートをかけたトランジ
スタを使用したインバータ１３において、ＰＭＯＳトラ
ンジスタ１１のしきい値電圧Ｖｔｐは通常のＰＭＯＳト
ランジスタよりも大きくなると共に、ＮＭＯＳトランジ
スタ１２のしきい値電圧Ｖｔｎは通常のＮＭＯＳトラン
ジスタよりも大きくなる。ここで、電圧ＶＣＣ２及びＧ
ＮＤ２を、Ｖｔｎ＞(ＶＣＣ−Ｖｔｐ)となるように調整
することにより、外部入力信号ＩＮが中間レベル、すな
わち(ＶＣＣ−Ｖｔｐ)＜ＩＮ＜Ｖｔｎになると、ＰＭＯ
Ｓトランジスタ１１及びＮＭＯＳトランジスタ１２が共
にオフして出力信号ＯＵＴがカットオフされる。

【００２４】このような構成において、ＩＮ＞Ｖｔｎ
(＝ＶＨ)のときＮＭＯＳトランジスタ１２のみがオン
し、ＩＮ＜(ＶＣＣ−Ｖｔｐ)(＝ＶＬ)のときＰＭＯＳト
ランジスタ１１のみがオンする。一方、(ＶＣＣ−Ｖｔ
ｐ)＜ＩＮ＜Ｖｔｎの間は、ＰＭＯＳトランジスタ１１
及びＮＭＯＳトランジスタ１２が共にオフするが、ラッ
チ回路３によって直前の出力信号ＯＵＴのデータが保持
されていることから、出力信号ＯＵＴとしては(ＶＣＣ
−Ｖｔｐ)＜ＩＮ＜Ｖｔｎとなる直前のレベルと同じに
なる。

【００２５】このようなことから、外部入力信号ＩＮが
ローレベルからハイレベルに立ち上がるとき、図３で示
すように、外部入力信号ＩＮがしきい値電圧ＶＨを超え
た時点で、ＮＭＯＳトランジスタ１２がオンして出力信
号ＯＵＴはハイレベルからローレベルに変化し始める。
これに対して、外部入力信号ＩＮがハイレベルからロー
レベルに立ち下がるとき、外部入力信号ＩＮがしきい値
電圧ＶＬを下回った時点で、ＰＭＯＳトランジスタ１１
がオンして出力信号ＯＵＴはローレベルからハイレベル
に変化し始める。このように、ＰＭＯＳトランジスタ１
１及びＮＭＯＳトランジスタ１２が共にオンする期間が
存在しないことから、電源端子１４から接地への貫通電
流Ｉが実質的に流れることはない。

【００２６】また、図４で示すように、外部入力信号Ｉ
Ｎの立ち上がり時間Ｔｒ及び／又は立ち下がり時間Ｔｆ
が大きくなってしまった場合においても、図３の場合と
同様、外部入力信号ＩＮが(ＶＣＣ−Ｖｔｐ)＜ＩＮ＜Ｖ
ｔｎとなる期間がいくら長くなっても、その間は出力信
号ＯＵＴに影響を及ぼさないため、電源端子１４から接
地への貫通電流Ｉが流れることはない。

【００２７】一方、図５で示すように、外部入力信号Ｉ
Ｎがローレベルのときは、ノイズが電源電圧ＶＣＣに近
いしきい値電圧ＶＨを超えなければ出力信号ＯＵＴは変
化することはない。また、外部入力信号ＩＮがハイレベ
ルのときは、ノイズが接地レベルに近いしきい値電圧Ｖ
Ｌを下回らなければ出力信号ＯＵＴは変化することはな
い。このように、ノイズに対する耐性を向上させること
ができる。なお、図３及び図４において、（ａ）は外部
入力信号ＩＮの波形を、（ｂ）は出力信号ＯＵＴの波形
を、（ｃ）は貫通電流Ｉの波形をそれぞれ示している。
また、図５において、（ａ）は外部入力信号ＩＮの波形
を、（ｂ）は出力信号ＯＵＴの波形をそれぞれ示してい
る。

【００２８】上記のように、本実施の形態１における半
導体装置は、サブストレートゲートに電源電圧ＶＣＣよ
りも大きな電圧ＶＣＣ２を印加したＰＭＯＳトランジス
タ１１と、サブストレートゲートに接地電圧ＧＮＤより
も小さな電圧ＧＮＤ２を印加したＮＭＯＳトランジスタ
１２でインバータ１３を形成してなる入力初段回路２
と、インバータ１３の出力端に接続されるラッチ回路３
とで入力回路１を形成した。このことから、外部入力信
号がしきい値電圧間の中間レベルになったときに流れる
貫通電流Ｉを低減することができると共に、中間レベル
のノイズ入力に応答しないようにすることができる。

【００２９】なお、上記実施の形態１では、ＰＭＯＳト
ランジスタ１１及びＮＭＯＳトランジスタ１２の各サブ
ストレートゲートにそれぞれ上述した電圧を印加するよ
うにしたが、ＰＭＯＳトランジスタ１１及びＮＭＯＳト
ランジスタ１２のいずれかのサブストレートゲートに上
述した電圧を印加するようにしてもよい。このような場
合においても、(ＶＣＣ−Ｖｔｐ)＜Ｖｔｎという条件を
満足するようにサブストレートゲートに所定の電圧を印
加すればよい。

【００３０】実施の形態２．上記実施の形態１では、電
源電圧ＶＣＣ及び接地電圧ＧＮＤの他に、サブストレー
トゲートに印加する電圧ＶＣＣ２及びＧＮＤ２を必要と
したが、電源電圧ＶＣＣ及び接地電圧ＧＮＤのみで実現
するようにしてもよく、このようにしたものを本発明の
実施の形態２とする。図６は、本発明の実施の形態２に
おける半導体装置の入力初段回路例を示した図である。
なお、本発明の実施の形態２における半導体装置の入力
回路例を示した図は、図１の入力回路１を入力回路１ａ
に、図１の入力初段回路２を入力初段回路２ａに変える
以外は図１と同じであることから省略する。また、図６
では、本発明の説明に必要な部分のみを示しており、そ
の他の部分は省略し、図２と同じものは同じ符号で示し
てここではその説明を省略する。

【００３１】図６において、入力初段回路２ａは、ＰＭ
ＯＳトランジスタ１１ａとＮＭＯＳトランジスタ１２ａ
で形成されたインバータ１３ａで構成されている。外部
入力端子６に入力された外部入力信号ＩＮは入力初段回
路２ａに入力され、入力初段回路２ａからの出力信号Ｏ
ＵＴａは、ラッチ回路３を介して内部回路８に出力され
る。ここで、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳ
トランジスタ１２ａに、しきい値電圧が通常よりも大き
くしたＨｉｇｈ−Ｖｔｈ型トランジスタを使用する。該
Ｈｉｇｈ−Ｖｔｈ型トランジスタは、トランジスタを形
成するときのイオン注入量を変えることで実現すること
ができる。

【００３２】ＰＭＯＳトランジスタ１１ａのしきい値電
圧ＶｔｐとＮＭＯＳトランジスタ１２ａのしきい値電圧
Ｖｔｎが、Ｖｔｎ＞(ＶＣＣ−Ｖｔｐ)となるようにイオ
ン注入量を調整することによって、入力初段回路２ａ
は、上記実施の形態１の入力初段回路２と同様の動作を
行う。すなわち、(ＶＣＣ−Ｖｔｐ)＜ＩＮ＜Ｖｔｎにな
ると、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトラン
ジスタ１２ａが共にオフして出力信号ＯＵＴａがカット
オフされる。なお、ＰＭＯＳトランジスタ１１ａはプル
アップ回路をなし、ＮＭＯＳトランジスタ１２ａはプル
ダウン回路をなす。

【００３３】このように、本実施の形態２における半導
体装置は、通常のものよりも大きいしきい値電圧を有す
るＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジス
タ１２ａでインバータ１３ａを形成してなる入力初段回
路２ａと、インバータ１３ａの出力端に接続されるラッ
チ回路３とで入力回路１ａを形成した。このことから、
電源電圧ＶＣＣ及び接地電圧ＧＮＤ以外の電圧を必要と
せず簡単な回路構成で上記実施の形態１と同様の効果を
得ることができる。

【００３４】なお、上記実施の形態２では、ＰＭＯＳト
ランジスタ１１ａ及びＮＭＯＳトランジスタ１２ａにそ
れぞれＨｉｇｈ−Ｖｔｈ型トランジスタを使用するよう
にしたが、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳト
ランジスタ１２ａのいずれかにＨｉｇｈ−Ｖｔｈ型トラ
ンジスタを使用するようにしてもよい。このような場合
においても、(ＶＣＣ−Ｖｔｐ)＜Ｖｔｎという条件を満
足するようにＨｉｇｈ−Ｖｔｈ型トランジスタのしきい
値電圧の調整を行うようにすればよい。

【００３５】実施の形態３．上記実施の形態２では、通
常とは異なる特性のトランジスタを必要とするため、ウ
エハプロセスにおいて追加工程を必要としたが、通常の
トランジスタを用いて電源電圧ＶＣＣ及び接地電圧ＧＮ
Ｄの他に、サブストレートゲートに印加する電圧ＶＣＣ
２及びＧＮＤ２を必要とせず電源電圧ＶＣＣ及び接地電
圧ＧＮＤのみで実現するようにしてもよく、このように
したものを本発明の実施の形態３とする。

【００３６】図７は、本発明の実施の形態３における半
導体装置の入力初段回路例を示した図である。なお、本
発明の実施の形態３における半導体装置の入力回路例を
示した図は、図１の入力回路１を入力回路１ｂに、図１
の入力初段回路２を入力初段回路２ｂに変える以外は図
１と同じであることから省略する。また、図７では、本
発明の説明に必要な部分のみを示しており、その他の部
分は省略し、図２と同じものは同じ符号で示してここで
はその説明を省略する。

【００３７】図７において、入力初段回路２ｂは、ＰＭ
ＯＳトランジスタ１１，２１及びＮＭＯＳトランジスタ
１２，２２で形成されたインバータ１３ｂで構成されて
いる。ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジ
スタ１２の直列回路は、電源電圧ＶＣＣが印加される電
源端子１４と接地との間に接続されている。外部入力端
子６とＰＭＯＳトランジスタ１１のゲートとの間にＰＭ
ＯＳトランジスタ２１が接続され、外部入力端子６とＮ
ＭＯＳトランジスタ１２のゲートとの間にＮＭＯＳトラ
ンジスタ２２が接続されている。なお、ＰＭＯＳトラン
ジスタ１１及び２１がプルアップ回路をなし、ＮＭＯＳ
トランジスタ１２及び２２がプルダウン回路をなす。

【００３８】更に、ＰＭＯＳトランジスタ２１のゲート
は接地され、ＮＭＯＳトランジスタ２２のゲートは電源
端子１４に接続されており、ＰＭＯＳトランジスタ２１
及びＮＭＯＳトランジスタ２２はそれぞれノーマリオン
となる。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジ
スタ１２の接続部がインバータ１３ｂの出力端をなし、
ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２
２の接続部がインバータ１３ｂの入力端をなす。なお、
ＰＭＯＳトランジスタ１１のゲートに入力される信号を
入力信号ＩＮｐとし、ＮＭＯＳトランジスタ１２のゲー
トに入力される信号を入力信号ＩＮｎとする。また、各
ＮＭＯＳトランジスタのしきい値電圧はそれぞれ同じで
あるものとし、各ＰＭＯＳトランジスタのしきい値電圧
においてもそれぞれ同じであるものとして説明する。

【００３９】このような構成において、外部入力信号Ｉ
Ｎがローレベルからハイレベルに立ち上がるとき、図８
で示すように、入力信号ＩＮｎは、外部入力信号ＩＮが
ＮＭＯＳトランジスタ２２のしきい値電圧Ｖｔｎになっ
た時点で変化し始め、外部入力信号ＩＮと入力信号ＩＮ
ｎの電圧差はＶｔｎとなる。一方、出力信号ＯＵＴｂ
は、入力信号ＩＮｎがＮＭＯＳトランジスタ１２のしき
い値電圧Ｖｔｎ(＝ＶＬ)になった時点でハイレベルから
ローレベルに変化し始める。すなわち、出力信号ＯＵＴ
ｂの電圧が変化し始めるのは外部入力信号ＩＮの電圧が
２Ｖｔｎを超えた時点となる。

【００４０】また、外部入力信号ＩＮがハイレベルから
ローレベルに立ち下がる場合、入力信号ＩＮｐは、外部
入力信号ＩＮが電源電圧ＶＣＣからＰＭＯＳトランジス
タ２１のしきい値電圧Ｖｔｐだけ低下した時点で変化し
始め、外部入力信号ＩＮと入力信号ＩＮｐの電圧差はＶ
ｔｐとなる。一方、出力信号ＯＵＴｂは、入力信号ＩＮ
ｐが(ＶＣＣ−Ｖｔｐ)(＝ＶＨ)となった時点でローレベ
ルからハイレベルに変化し始める。すなわち、出力信号
ＯＵＴｂの電圧が変化し始めるのは外部入力信号ＩＮの
電圧が(ＶＣＣ−２Ｖｔｐ)を下回った時点となる。

【００４１】ここで、(ＶＣＣ−２Ｖｔｐ)＜２Ｖｔｎで
あれば上記実施の形態１及び実施の形態２の場合と同様
に、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ
１２が同時にオンする期間がないため、電源端子１４か
ら接地への貫通電流Ｉが流れることはない。また、(Ｖ
ＣＣ−２Ｖｔｐ)＞２Ｖｔｎとなる場合は、ＰＭＯＳト
ランジスタ２１を複数のＰＭＯＳトランジスタに置き換
えるか、又はＮＭＯＳトランジスタ２２を複数のＮＭＯ
Ｓトランジスタに置き換えることによって、ＰＭＯＳト
ランジスタ１１とＮＭＯＳトランジスタ１２が同時にオ
ンする期間をなくすことができる。

【００４２】また、図９で示すように、外部入力信号Ｉ
Ｎの立ち上がり時間Ｔｒ及び／又は立ち下がり時間Ｔｆ
が大きくなってしまった場合においても、(ＶＣＣ−２
Ｖｔｐ)＜２Ｖｔｎであれば電源端子１４から接地への
貫通電流Ｉは全く流れず、(ＶＣＣ−２Ｖｔｐ)＞２Ｖｔ
ｎのときは図９の場合と同様にＰＭＯＳトランジスタ２
１又はＮＭＯＳトランジスタ２２の数を増やすことによ
って貫通電流Ｉが流れないようにすることができる。

【００４３】一方、図１０で示すように、外部入力信号
ＩＮがローレベルのときは、ノイズが２Ｖｔｎを超えな
ければ出力信号ＯＵＴｂは変化することはない。従来で
はＶｔｎ以上の電圧のノイズで出力信号は影響を受ける
ことから、Ｖｔｎ分だけノイズに対する耐性が向上す
る。また、外部入力信号ＩＮがハイレベルのときは、ノ
イズが(ＶＣＣ−２Ｖｔｐ)を下回らなければ出力信号Ｏ
ＵＴｂは変化することはない。従来では(ＶＣＣ−Ｖｔ
ｐ)以下の電圧のノイズで出力信号は影響を受けること
から、Ｖｔｐ分だけノイズに対する耐性が向上する。こ
のように、ノイズに対する耐性を向上させることができ
る。

【００４４】なお、図８及び図９において、（ａ）は外
部入力信号ＩＮ及び入力信号ＩＮｐ，ＩＮｎの各波形
を、（ｂ）は出力信号ＯＵＴｂの波形を、（ｃ）は貫通
電流Ｉの波形をそれぞれ示している。また、図１０にお
いて、（ａ）は外部入力信号ＩＮ及び入力信号ＩＮｐ，
ＩＮｎの各波形を、（ｂ）は出力信号ＯＵＴｂの波形を
それぞれ示している。

【００４５】このように、本実施の形態３における半導
体装置は、外部入力端子６とＰＭＯＳトランジスタ１１
のゲートとの間に少なくとも１つのノーマリオンのＰＭ
ＯＳトランジスタを接続し、外部入力端子６とＮＭＯＳ
トランジスタ１２のゲートとの間に少なくとも１つのノ
ーマリオンのＰＭＯＳトランジスタを接続するようにし
て形成した入力初段回路２ｂと、ラッチ回路３とで入力
回路１ｂを構成するようにした。このことから、上記実
施の形態２と同様の効果を得ることができると共に、ウ
エハプロセスにおける追加工程を必要とせず通常の特性
のトランジスタで実現することができ、製造効率の向上
を図ることができる。

【００４６】なお、上記実施の形態３では、ＰＭＯＳト
ランジスタ１１及びＮＭＯＳトランジスタ１２の各ゲー
トにそれぞれノーマリオンのトランジスタを接続するよ
うにしたが、ＰＭＯＳトランジスタ１１及びＮＭＯＳト
ランジスタ１２のいずれかのゲートにノーマリオンのト
ランジスタを接続するようにしてもよい。このような場
合、(ＶＣＣ−Ｖｔｐ)＜２Ｖｔｎ又は(ＶＣＣ−２Ｖｔ
ｐ)＜Ｖｔｎという条件を満足するようにすればよい。

【００４７】

【発明の効果】請求項１に係る半導体装置は、外部から
入力される信号に応じて、ハイレベルの信号を出力する
プルアップ回路及びローレベルの信号を出力するプルダ
ウン回路を有し、該プルダウン回路を動作させるしきい
値がプルアップ回路を動作させるしきい値よりも大きい
入力初段回路部と、該入力初段回路部からの出力信号を
保持して内部回路に出力するラッチ回路部とを備える入
力回路を備えた。このことから、外部入力信号がプルア
ップ回路とプルダウン回路の各しきい値間の中間レベル
になってプルアップ回路及びプルダウン回路が同時に動
作したときに流れる貫通電流を低減することができると
共に、該中間レベルのノイズ入力に応答しないようにす
ることができる。

【００４８】請求項２に係る半導体装置は、請求項１に
おいて、具体的には、上記プルアップ回路を、しきい値
電圧を高く設定したＰチャネル型トランジスタで構成さ
れるようにした。このことから、簡単な回路構成でプル
アップ回路及びプルダウン回路が同時に動作しないよう
にすることができる。

【００４９】請求項３に係る半導体装置は、請求項２に
おいて、Ｐチャネル型トランジスタに基板電圧を、プル
アップする電圧よりも高くした電界効果トランジスタを
使用した。このことから、基板電圧を調整することによ
って、プルアップ回路及びプルダウン回路が同時に動作
しないようにすることが容易にできる。

【００５０】請求項４に係る半導体装置は、請求項２に
おいて、Ｐチャネル型トランジスタに、製造時にイオン
注入量を調整することによってしきい値電圧を高くした
トランジスタを使用した。このことから、簡単な回路構
成でプルアップ回路及びプルダウン回路が同時に動作し
ないようにすることができる。

【００５１】請求項５に係る半導体装置は、請求項１、
２、３又は４において、上記プルダウン回路を、しきい
値電圧を高く設定したＮチャネル型トランジスタで構成
されるようにした。このことから、簡単な回路構成でプ
ルアップ回路及びプルダウン回路が同時に動作しないよ
うにすることができる。

【００５２】請求項６に係る半導体装置は、請求項５に
おいて、Ｎチャネル型トランジスタに基板電圧を、プル
ダウンする電圧よりも低くした電界効果トランジスタを
使用した。このことから、基板電圧を調整することによ
って、プルアップ回路及びプルダウン回路が同時に動作
しないようにすることが容易にできる。

【００５３】請求項７に係る半導体装置は、請求項５に
おいて、Ｎチャネル型トランジスタに、製造時にイオン
注入量を調整することによってしきい値電圧を高くした
トランジスタを使用した。このことから、簡単な回路構
成でプルアップ回路及びプルダウン回路が同時に動作し
ないようにすることができる。

【００５４】請求項８に係る半導体装置は、請求項１に
おいて、具体的には、上記プルアップ回路を、少なくと
も１つのノーマリオンのＰチャネル型トランジスタを介
して外部からの入力信号がゲートに入力されるＰチャネ
ル型トランジスタで構成した。このことから、通常の特
性のトランジスタでプルアップ回路及びプルダウン回路
が同時に動作しないようにすることができ、製造効率の
向上を図ることができる。

【００５５】請求項９に係る半導体装置は、請求項１又
は８において、具体的には、上記プルダウン回路を、少
なくとも１つのノーマリオンのＮチャネル型トランジス
タを介して外部からの入力信号がゲートに入力されるＮ
チャネル型トランジスタで構成した。このことから、通
常の特性のトランジスタでプルアップ回路及びプルダウ
ン回路が同時に動作しないようにすることができ、製造
効率の向上を図ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体装置の
入力回路例を示した概略図である。

【図２】 図１の入力初段回路２の回路例を示した図で
ある。

【図３】 図２の入力初段回路２の動作例を示した波形
図である。

【図４】 図２の入力初段回路２における他の動作例を
示した波形図である。

【図５】 図２の入力初段回路２における他の動作例を
示した波形図である。

【図６】 本発明の実施の形態２における半導体装置の
入力初段回路例を示した図である。

【図７】 本発明の実施の形態３における半導体装置の
入力初段回路例を示した図である。

【図８】 図７の入力初段回路２ｂの動作例を示した波
形図である。

【図９】 図７の入力初段回路２ｂにおける他の動作例
を示した波形図である。

【図１０】 図７の入力初段回路２ｂにおける他の動作
例を示した波形図である。

【図１１】 従来の半導体装置における入力回路の例を
示した図である。

【図１２】 従来の半導体装置における入力回路の他の
例を示した図である。

【図１３】 図１１の入力回路の動作例を示した波形図
である。

【図１４】 図１１の入力回路における他の動作例を示
した波形図である。

【図１５】 図１１の入力回路における他の動作例を示
した波形図である。

【符号の説明】

１ 入力回路、 ２，２ａ，２ｂ 入力初段回路、 ３
ラッチ回路、 ６外部入力端子、 １３，１３ａ，１
３ｂ インバータ、 １４ 電源端子、 １１，１１
ａ，２１ ＰＭＯＳトランジスタ、 １２，１２ａ，２
２ ＮＭＯＳトランジスタ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部からの入力信号を所定の論理に従っ
   て、特定の機能を有する内部回路に出力する入力回路を
   備えた半導体装置において、 上記入力回路は、 外部から入力される信号に応じて、ハイレベルの信号を
   出力するプルアップ回路及びローレベルの信号を出力す
   るプルダウン回路を有し、該プルダウン回路を動作させ
   るしきい値がプルアップ回路を動作させるしきい値より
   も大きい入力初段回路部と、 該入力初段回路部からの出力信号を保持して上記内部回
   路に出力するラッチ回路部と、を備えることを特徴とす
   る半導体装置。
2. 【請求項２】 上記プルアップ回路は、しきい値電圧を
   高く設定したＰチャネル型トランジスタで構成されるこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 上記Ｐチャネル型トランジスタは、サブ
   ストレートゲートに印加する基板電圧を、プルアップす
   る電圧よりも高くした電界効果トランジスタであること
   を特徴とする請求項２記載の半導体装置。
4. 【請求項４】 上記Ｐチャネル型トランジスタは、製造
   時にイオン注入量を調整することによってしきい値電圧
   を高くしたトランジスタであることを特徴とする請求項
   ２記載の半導体装置。
5. 【請求項５】 上記プルダウン回路は、しきい値電圧を
   高く設定したＮチャネル型トランジスタで構成されるこ
   とを特徴とする請求項１、２、３又は４記載の半導体装
   置。
6. 【請求項６】 上記Ｎチャネル型トランジスタは、サブ
   ストレートゲートに印加する基板電圧を、プルダウンす
   る電圧よりも低くした電界効果トランジスタであること
   を特徴とする請求項５記載の半導体装置。
7. 【請求項７】 上記Ｎチャネル型トランジスタは、製造
   時にイオン注入量を調整することによってしきい値電圧
   を高くしたトランジスタであることを特徴とする請求項
   ５記載の半導体装置。
8. 【請求項８】 上記プルアップ回路は、少なくとも１つ
   のノーマリオンのＰチャネル型トランジスタを介して外
   部からの入力信号がゲートに入力されるＰチャネル型ト
   ランジスタで構成されることを特徴とする請求項１記載
   の半導体装置。
9. 【請求項９】 上記プルダウン回路は、少なくとも１つ
   のノーマリオンのＮチャネル型トランジスタを介して外
   部からの入力信号がゲートに入力されるＮチャネル型ト
   ランジスタで構成されることを特徴とする請求項１又は
   ８記載の半導体装置。