JPH05206800A

JPH05206800A - 出力回路

Info

Publication number: JPH05206800A
Application number: JP4258518A
Authority: JP
Inventors: Kenji Yoshino; 健司吉野; Yasunori Tomita; 泰則富田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-11-22
Filing date: 1992-09-28
Publication date: 1993-08-13
Anticipated expiration: 2014-08-30
Also published as: JP2944012B2

Abstract

(57)【要約】【目的】消費電力の増加を防ぎながら、出力負荷の増
加に伴ったスルーレートの悪化を低減する。【構成】遅延低減信号Φ_Xは、出力負荷の増加等に伴
って、スルーレートの改善が必要なとき入力される。ア
ウトプット・アクセラレータ１０は、前記遅延低減信号
Φ_Xの入力時に、当該出力回路の出力の立上がり又は立
下がりの少なくとも一方の遅延を改善する。これは、Ｐ
チャネルＭＯＳトランジスタＴＰ１に対して、Ｐチャネ
ルＭＯＳトランジスタＴＰ２を並列接続することによ
る。あるいは、ＮチャネルＭＯＳトランジスタＴＮ１に
対して、ＮチャネルＭＯＳトランジスタＴＮ２を並列接
続することによる。出力信号Φout のスルーレートの改
善の有無は選択できるので、消費電力の平均の増加を防
ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力に従って、接続さ
れている負荷を駆動する出力回路に係り、特に、消費電
力の増加を防ぎながら、出力負荷の増加に伴ったスルー
レートの悪化を低減することができる出力回路に関す
る。

【０００２】

【従来の技術】２進数の論理演算を行うデジタル回路の
出力は、通常、２種類の電圧値となっている。即ち、論
理値“０”に対応したＬow電圧状態（あるいは０Ｖ電圧
状態。以降、Ｌ状態と呼ぶ）と、論理値“１”に対応し
たＨigh 電圧状態（又は電源電圧状態。以降、Ｈ状態と
呼ぶ）となっている。

【０００３】又、論理ゲートの出力回路からのこのよう
なＬ状態又はＨ状態の出力は、トランジスタのスイッチ
ング動作により行われている。

【０００４】例えば、ＴＴＬ（Ｔransistor Ｔransisto
r Ｌogic）回路や、ＬＳＴＴＬ（Ｌow−Ｐower Ｓchot
tky ＴＴＬ）回路においては、出力状態の切替えを行う
出力回路に、バイポーラトランジスタが用いられてい
る。又、ＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）デ
ジタル回路においては、出力回路にＭＯＳＦＥＴ（Ｆ
ield Ｅffect Ｔransistor ）トランジスタ（以降、単
にＭＯＳトランジスタと呼ぶ。又、構造に従って、Ｐチ
ャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトラン
ジスタと呼ぶ）が用いられている。

【０００５】従来、このようにスイッチング動作を行う
トランジスタを用いた出力回路で、より高速にスイッチ
ング動作を行うためには、このスイッチングに用いられ
ている出力トランジスタのオン時のインピーダンスを下
げるようにしている。

【０００６】

【発明が達成しようとする課題】しかしながら、出力回
路のスイッチングに用いられるトランジスタのオン時の
インピーダンスを下げると、消費電力が増加してしまう
という問題がある。

【０００７】例えば、相補形ＭＯＳ（complementary Ｍ
ＯＳ）デジタル回路においては、出力のＬ状態からＨ状
態への切替わり時、あるいはＨ状態からＬ状態への切替
わり時に発生する、一時的にＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとが共にオン状態
となってしまうことによる、電源側からグランド側への
貫通電流が増大してしまう。又、このような貫通電流は
瞬間的なものであるので、これが増大するとノイズが増
加してしまうという問題も生じる。

【０００８】本発明は、前記従来の問題点を解決するべ
くなされたもので、消費電力の増加を防ぎながら、出力
負荷の増加に伴ったスルーレート悪化を低減することが
できる出力回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、入力に従っ
て、接続されている負荷を駆動する出力回路において、
遅延低減信号の入力時に、当該出力回路の出力の立上が
り又は立下がりの少なくとも一方の遅延を改善するアウ
トプット・アクセラレータとを備えたことにより、前記
課題を達成したものである。

【００１０】又、当該出力回路の出力の立上がり又は立
下がりの少なくとも一方の遅延を検出し、前記遅延低減
信号を出力するスロー・スロープ・デテクタを備えたこ
とにより、前記課題を達成したものである。

【００１１】更に、前記スロー・スロープ・デテクタで
の遅延有りの検出結果を保持するラッチを備えたことに
より、前記課題を達成すると共に、スルーレートの悪化
をより低減したものである。

【００１２】又、前記スロー・スロープ・デテクタが、
２つの入力が当該出力回路の出力に接続され、一方の入
力の入力回路部のスレッショルド電圧が、他方の入力の
入力回路部のスレッショルド電圧より高くされ、これら
入力回路部のうち、一方の出力を遅延させる手段を備
え、又、これらの入力回路部の出力の排他論理和演算を
行うエクスクルーシブ・オア回路を有していることによ
り、前記課題を達成すると共に、集積度の向上をも図っ
たものである。

【００１３】

【作用】前述のように、スイッチング動作の高速化と、
消費電力の低減やノイズの減少とは両立することが難し
い。

【００１４】本発明では、このような両立を図るため
に、接続されている負荷を入力に従って駆動する出力回
路に、特に、アウトプット・アクセラレータを備えるよ
うにしている。即ち、従来から負荷を駆動するために用
いられている回路と共に、同様に負荷を駆動するアウト
プット・アクセラレータを備えている。

【００１５】このアウトプット・アクセラレータは、遅
延低減信号の入力時に、特に、前記負荷を駆動する従来
から用いられている回路と共に用いられる。又、該アウ
トプット・アクセラレータは、当該出力回路の出力の立
上がり又は立下がりの少なくとも一方の遅延を改善する
動作をする。

【００１６】前記遅延低減信号は、出力に接続される負
荷が大きかったり、あるいはその他の理由によって、出
力回路の出力駆動能力を増加させる際に入力される。例
えば、後述する第１実施例、第２実施例では、出力負荷
が増加すると予測されるなど、出力駆動能力を増加すべ
きであると、当該出力回路を備えた集積回路外部あるい
は内部にて判断された場合、前記遅延低減信号をＨ状態
にしている。又、後述する第３実施例から第１０実施例
では、スロー・スロープ・デテクタにて、出力回路の立
上がり又は立下がりの少なくとも一方の遅延（スルーレ
ートの低下）が検出された場合、前記遅延低減信号をＨ
状態にしている。

【００１７】なお、該アウトプット・アクセラレータ
は、必ずしも立上がりと立下がりとの両方の遅延を改善
すべく動作するものに限定されるものではない。何故な
ら、立上がりあるいは立下がりの一方の遅延を改善する
必要性が大きくない場合があるからである。例えば、出
力回路によっては、出力信号の立下がり時のスルーレー
トの悪化は問題とならない場合もある。あるいは、出力
回路によっては、もとも立下がり時のスルーレートの悪
化が少ない場合もあるからである。

【００１８】従って、本発明によれば、遅延低減信号を
用いて出力回路の駆動能力を容易に変更することができ
る。従って、本発明によれば、出力負荷の増加に伴った
スルーレートの悪化を低減することができる。又、スイ
ッチングに用いられるトランジスタのオン時のインピー
ダンスを、従来の如く一律に増大させた場合に比べ、本
発明によれば、複数の出力回路に関する平均消費電力の
増加を防ぐことができる。

【００１９】なお、本発明はこれに限定するものではな
いが、当該出力回路の出力の立上がり又は立下がりの少
なくとも一方の遅延を検出して、前述のアウトプット・
アクセラレータに入力する前記遅延低減信号を出力する
スロー・スロープ・デテクタを更に備えるようにしても
よい。

【００２０】このスロー・スロープ・デテクタは、この
ように当該出力回路の出力の立上がり又は立下がりの少
なくとも一方の遅延（スルーレートの低下）を検出する
ことにより、該当する出力回路の負荷が大きいか否か判
定するというものである。又、ここで負荷が大きいと判
定された場合のみ、前記遅延低減信号を出力することに
より、前記アウトプット・アクセラレータを動作させ、
該出力回路の遅延（スルーレートの低下）を改善する。

【００２１】本発明は、これに限定するものではない
が、このように更にスロー・スロープ・デテクタを備え
るようにした場合には、前記アウトプット・アクセラレ
ータの動作の有無（前記遅延低減信号の発生）の決定を
自動的に行うことができる。

【００２２】なお、本発明はこれに限定するものではな
いが、本発明に対して、前述のように前記スロー・スロ
ープ・デテクタを備えると共に、更に、該スロー・スロ
ープ・デテクタでの遅延有りの検出結果があった場合
に、これを保持するラッチをも備えるようにしてもよ
い。

【００２３】このように、前述のスロー・スロープ・デ
テクタに加え、更にラッチをも備えるようにした場合に
は、該スロー・スロープ・デデクタの動作時間の影響等
を低減することができ、出力回路の出力の立上がり又は
立下がりの遅延をより改善することができる。

【００２４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２５】図１は、本発明の第１実施例の全体論理回
路図である。

【００２６】この図１において、本実施例の出力回路
は、入力信号Φinに従って、出力信号Φout を駆動す
る。

【００２７】ＰチャネルＭＯＳトランジスタＴＰ１及び
ＮチャネルＭＯＳトランジスタＴＮ１は、従来から出力
回路に用いられている、出力のスイッチングに用いられ
るトランジスタである。これらのＭＯＳトランジスタＴ
Ｐ１及びＴＮ１の負荷駆動能力（オン時のインピーダン
スの大きさに依存）は、比較的小さな負荷を駆動できる
程度となっている。即ち、ある程度以上の大きさの負荷
では、スルーレートが低下してしまう。

【００２８】本第１実施例の出力回路は、前記Ｐチャネ
ルＭＯＳトランジスタＴＰ１及び前記ＮチャネルＭＯＳ
トランジスタＴＮ１に加えて、遅延低減信号Φ_Xに従っ
て動作するアウトプット・アクセラレータ１０を備えて
いる。

【００２９】前記アウトプット・アクセラレータ１０
は、オンオフ回路１０a と、ＰチャネルＭＯＳトランジ
スタＴＰ２と、ＮチャネルＭＯＳトランジスタＴＮ２と
で構成されている。

【００３０】図２は、本発明の第１実施例のオンオフ回
路の回路図である。

【００３１】前記図１の出力回路の前記アウトプット・
アクセラレータ１０のオンオフ回路１０a に、この図２
に示されるオンオフ回路１０a を用いたものを、以降、
本発明の第１実施例と呼ぶ。

【００３２】この図２のオンオフ回路１０a は、２入力
ＮＡＮＤゲート５６と、２入力ＡＮＤゲート５８とによ
り構成されている。なお、前記ＮＡＮＤゲート５６の一
方の入力は、反転入力となっている。

【００３３】前記ＮＡＮＤゲート５６の非反転入力に
は、入力信号Φinが入力されている。又、該ＮＡＮＤゲ
ート５６の反転入力には、前記遅延低減信号Φ_Xが入力
されている。従って、前記オンオフ回路１０a の駆動信
号Φ_P、即ち前記ＮＡＮＤゲート５６の出力信号は、前
記入力信号ΦinがＨ状態であり、且つ、前記遅延低減信
号Φ_XがＬ状態のときに、Ｌ状態となる。一方、該ＮＡ
ＮＤゲート５６の出力信号は、これ以外のときにＨ状態
となる。

【００３４】前記ＡＮＤゲート５８の２つの入力には、
それぞれ、前記入力信号Φinと、前記遅延低減信号Φ_X
とが入力されている。従って、この図２に示されるオン
オフ回路１０a が出力する駆動信号Φn 、即ち前記ＡＮ
Ｄゲート５８の出力信号は、前記入力信号ΦinがＨ状態
であって、且つ、前記遅延低減信号Φ_XがＨ状態のとき
に、Ｈ状態となる。一方、該ＡＮＤゲート５８の出力
は、これ以外のときにはＬ状態となる。

【００３５】図３は、本発明の第２実施例で用いられる
オンオフ回路の回路図である。

【００３６】前記図１のオンオフ回路１０a に、この図
３に示されるオンオフ回路１０a を用いた出力回路が、
本発明の第２実施例である。

【００３７】この図３のオンオフ回路１０a は、Ｐチャ
ネルＭＯＳトランジスタＴＰ１０〜ＴＰ１２と、Ｎチャ
ネルＭＯＳトランジスタＴＮ１０〜ＴＮ１２とにより構
成されている。

【００３８】この図３に示されるオンオフ回路１０a
は、前記遅延低減信号Φ_X（及びΦ_Xバー）に従って次
のように動作する。

【００３９】（１）遅延低減信号Φ_XがＨ状態となり、
遅延低減信号Φ_XバーがＬ状態となる場合：入力信号Φ
inに従って駆動信号Φ_P及び駆動信号Φn が変化する。

【００４０】即ち、ＰチャネルＭＯＳトランジスタＴＰ
１０とＮチャネルＭＯＳトランジスタＴＮ１０とで構成
されるトランスファーゲートがオン状態となり、Ｐチャ
ネルＭＯＳトランジスタＴＰ１１とＮチャネルＭＯＳト
ランジスタＴＮ１１とで構成されるトランスファーゲー
トがオン状態となり、ＰチャネルＭＯＳトランジスタＴ
Ｐ１２及びＮチャネルＭＯＳトランジスタＴＮ１２はオ
フ状態となる。

【００４１】（２）遅延低減信号Φ_XはＬ状態となり、
遅延低減信号Φ_XバーはＨ状態となる場合：Φ_PはＨ状
態となりΦn はＬ状態となる。

【００４２】即ち、ＰチャネルＭＯＳトランジスタＴＰ
１０とＮチャネルＭＯＳトランジスタＴＮ１０とで構成
されるトランスファーゲートはオフ状態となり、Ｐチャ
ネルＭＯＳトランジスタＴＰ１１とＮチャネルＭＯＳト
ランジスタＴＮ１１とで構成されるトランスファーゲー
トはオフ状態となり、ＰチャネルＭＯＳトランジスタＴ
Ｐ１２とＮチャネルＭＯＳトランジスタＴＮ１２とが共
にオン状態となる。

【００４３】図４は、前記第１実施例及び前記第２実施
例で用いられる遅延低減信号の入力回路の第１例の回路
図である。

【００４４】この図４においては、前記図１にて示され
た前記第１実施例又は前記第２実施例の合計８個の出力
回路１それぞれへと、前記遅延低減信号Φ_X（Φ_X1a〜
Φ_X8 _aあるいはΦ_X1〜Φ_X8）を入力する遅延低減信号入
力回路が示されている。該遅延低減信号入力回路は、合
計８個のフリップ・フロップ３にて構成され、前記出力
回路１が設けられた集積回路の外部から、遅延低減信号
Φ_X1〜Φ_X8を入力するようにしている。あるいは、該遅
延低減信号入力回路に対して、これら遅延低減信号Φ_X1
〜Φ_X8は、当該集積回路の内部にて生成してもよい。

【００４５】図５は、前記第１実施例及び前記第２実施
例で用いられる遅延低減信号入力回路の第２例の回路図
である。

【００４６】この図５においては、前記図１にて示され
た前記第１実施例又は前記第２実施例の合計８個の出力
回路１それぞれへと、前記遅延低減信号Φ_X（Φ_X1a〜
Φ_X8 _aあるいはΦ_xin）を入力する遅延低減信号入力回
路が示されている。該遅延低減信号入力回路は、デコー
ダ５と合計８個のフリップ・フロップ３にて構成され、
前記出力回路１が設けられた集積回路の外部から合計３
本の信号線の遅延低減信号Φ_xinを入力し、デコードす
るようにしている。あるいは、該遅延低減信号入力回路
に対して、これら遅延低減信号Φ_xinは、当該集積回路
の内部にて生成してもよい。

【００４７】以上説明した通り、本発明の第１実施例及
び第２実施例では、前記遅延低減信号Φ_XのＨ状態のと
きには、前記ＰチャネルＭＯＳトランジスタＴＰ１に対
して前記アウトプット・アクセラレータ１０のＰチャネ
ルＭＯＳトランジスタＴＰ２を並列に用いることができ
る。あるいは、このような前記遅延低減信号Φ_XがＨ状
態のときに、前記ＮチャネルＭＯＳトランジスタＴＮ１
に対して前記アウトプット・アクセラレータ１０のＮチ
ャネルＭＯＳトランジスタＴＮ２を並列に用いることが
できる。

【００４８】従って、これら第１実施例や第２実施例に
よれば、出力負荷の大きさ等、必要に応じてスイッチン
グに用いられるトランジスタの駆動能力を設定すること
ができ、出力のスルーレートの悪化を低減しながら、複
数の出力回路に関する平均消費電力の増加を防ぐことが
できる。

【００４９】なお、これら第１実施例及び第２実施例で
は、前記アウトプット・アクセラレータ１０が、前記遅
延低減信号Φ_XのＨ状態のときに、出力信号Φout の立
上がりの遅延と立下がりの遅延との両方を改善するもの
となっている。しかしながら、本発明はこれに限定する
ものではなく、少なくとも一方の遅延を改善するもので
あればよい。

【００５０】即ち、前記アウトプット・アクセラレータ
１０の前記ＰチャネルＭＯＳトランジスタＴＰ２と前記
ＮチャネルＭＯＳトランジスタＴＮ２との少なくとも一
方のみを備えるようにしてもよい。この場合には、前記
オンオフ回路１０a は簡略化してもよい。例えば、前記
ＰチャネルＭＯＳトランジスタＴＰ２を用いない場合に
は、前記図２のオンオフ回路１０a のＮＡＮＤゲート５
６を省略してもよい。あるいは、前記ＮチャネルＭＯＳ
トランジスタＴＮ２を用いない場合には、前記図２のオ
ンオフ回路１０a の前記ＡＮＤゲート５８を省略しても
よい。

【００５１】図６は、本発明の第３実施例から第７実施
例の全体論理回路図である。

【００５２】この図６において、本実施例の出力回路
は、入力信号Φinに従って、出力信号Φout を駆動す
る。

【００５３】ＰチャネルＭＯＳトランジスタＴＰ１及び
ＮチャネルＭＯＳトランジスタＴＮ１は、従来から出力
回路に用いられている、出力のスイッチングに用いられ
るトランジスタである。これらのＭＯＳトランジスタＴ
Ｐ１及びＴＮ１の負荷駆動能力（オン時のインピーダン
スの大きさに依存）は、比較的小さな負荷を駆動できる
程度となっている。即ち、ある程度以上の大きさの負荷
では、スルーレートが低下してしまう。

【００５４】本実施例の出力回路は、前記ＰチャネルＭ
ＯＳトランジスタＴＰ１及びＮチャネルＭＯＳトランジ
スタＴＮ１に加えて、アウトプット・アクセラレータ１
０と、スロー・スロープ・デデクタ２０とを備えてい
る。

【００５５】前記スロー・スロープ・デテクタ２０は、
当該出力回路の出力の立上がり又は立下がりの少なくと
も一方の遅延（スルーレートの大きさ）を検出する。

【００５６】なお、本発明の第３実施例は、当該スロー
・スロープ・デテクタ２０が、当該出力回路の出力の立
上がり及び立下がりの両方の遅延を検出可能なものであ
る（後述する図７〜図１０）。本発明の第４実施例〜第
６実施例のスロー・スロープ・デテクタ２０は、当該出
力回路の出力の立上がりのみの遅延を検出可能なもので
ある（それぞれ、後述する図１２、図１３、図１４に対
応）。本発明の第７実施例は、当該スロー・スロープ・
デテクタ２０が、当該出力回路の出力の立下がりのみの
遅延を検出可能なものである（後述するような図１２の
変型）。

【００５７】前記アウトプット・アクセラレータ１０
は、オンオフ回路１０a と、ＰチャネルＭＯＳトランジ
スタＴＰ２と、ＮチャネルＭＯＳトランジスタＴＮ２と
で構成されている。

【００５８】前記オンオフ回路１０a については、言及
している第３実施例〜第７実施例、及び後述する第８実
施例〜第１０実施例に共通なものであり、前記図３を用
いて前述した通りである。又、これら第３実施例〜第１
０実施例に、前記図２のオンオフ回路１０a を一部変型
して用いてもよい。

【００５９】前記ＰチャネルＭＯＳトランジスタＴＰ２
とＮチャネルＭＯＳトランジスタＴＮ２とは、当該出力
回路の負荷が大きいと前記スロー・スロープ・デテクタ
２０で判定された場合には、前記ＰチャネルＭＯＳトラ
ンジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴＮ
１にそれぞれ並列に接続され、当該出力回路の出力の立
上がり又は立下がりの少なくとも一方の遅延を改善す
る。

【００６０】なお、前記第４実施例〜第７実施例の如
く、前記スロー・スロープ・デテクタ２０が出力回路の
出力の立上がりの遅延のみを検出、あるいは立下がりの
遅延のみを検出するものである場合には、これに対応し
て、前記ＰチャネルＭＯＳトランジスタＴＰ２あるいは
前記ＮチャネルＭＯＳトランジスタＴＮ２の一方を省略
してもよい。又、これに従って、前記オンオフ回路１０
a も簡略化できる。

【００６１】図７は、前記第３実施例のスロー・スロー
プ・デテクタのブロック図である。

【００６２】この図７に示される如く、当該第３実施例
のスロー・スロープ・デテクタ２０は、立上がり検出回
路２０a と立下がり検出回路２０b と、立上がり／立下
がり切替回路２０c とにより構成されている。

【００６３】又、当該スロー・スロープ・デテクタ２０
は、本実施例の出力回路の出力信号Φout を入力し、該
出力信号Φout の立上がり時及び立下がり時のスルーレ
ートが所定以下である場合には、出力信号φ_XがＨ状態
となり、φ_XバーがＬ状態となる。

【００６４】なお、この図７において、立上がり検出回
路２０a 側の立上がり／立下がり切替回路２０c の入力
信号はΦ_SLである。又、立下がり検出回路２０b 側の前
記立上がり／立下がり切替回路２０c の入力信号はΦ_SH
である。

【００６５】図８は、前記第１実施例のスロー・スロー
プ・デテクタで用いられる立上がり検出回路の論理回路
図である。

【００６６】この図８に示される如く、前記図７の同符
号のものに相当する立上がり検出回路２０a は、インバ
ータＬＶＴと、インバータＨＶＴと、合計４個のインバ
ータ５０と、ＰチャネルＭＯＳトランジスタＴＰ２０、
ＴＰ２１と、ＮチャネルＭＯＳトランジスタＴＮ２０、
ＴＮ２１と、容量Ｃ１とで構成されている。

【００６７】前記インバータＬＶＴは、入力のスレッシ
ョルド電圧が通常のスレッショルド電圧より低くされた
ものである。前記インバータＨＶＴは、入力のスレッシ
ョルド電圧が通常のスレッショルド電圧よりも高くされ
たものである。

【００６８】前記ＰチャネルＭＯＳトランジスタＴＰ２
０と前記ＮチャネルＭＯＳトランジスタＴＮ２０とは、
ソース及びドレインに関してパラレルに接続され、トラ
ンスファーゲートを構成している。前記ＰチャネルＭＯ
ＳトランジスタＴＰ２１及びＮチャネルＭＯＳトランジ
スタＴＮ２１も、同様にパラレルに接続され、トランス
ファーゲートを構成している。

【００６９】この図８の立上がり検出回路２０a におい
て、出力信号Φout の立上がり時には、前記インバータ
ＬＶＴの出力が、スレッショルド電圧が高くされた前記
インバータＨＶＴよりも早い時期に変化し始める。この
インバータＬＶＴが動作しインバータＨＶＴが動作する
までの時間は、前記出力信号Φout のスルーレートが小
さくなる程大きくなる。又、前記インバータＬＶＴの出
力の配線により作り込まれた容量Ｃ１は、当該インバー
タＬＶＴの出力信号Φ_L1を遅延させる。

【００７０】従って、前記出力信号Φout の立上がり時
のスルーレートが所定以上である場合には、スレッショ
ルド電圧の違いによる前記インバータＬＶＴの出力の変
化の前記インバータＨＶＴの出力の変化に対する進み
は、容量Ｃ１によりキャンセルされ、信号Φ_L11の変化
の時期と信号Φ_H11の変化の時期とは略同一となる。

【００７１】合計４個の前記インバータ５０と、ＭＯＳ
トランジスタＴＰ２０、ＴＰ２１、ＴＮ２０、ＴＮ２１
とでは、出力が反転されるエクスクルーシブオア回路が
構成されている。即ち、２つの入力が同一の場合には出
力がＨ状態となり、それ以外の場合には出力がＬ状態と
なる回路が構成されている。

【００７２】従って、前記出力信号Φout の立上がり時
のスルーレートが所定以上（即ち立上りが速い）である
場合には、前記信号Φ_L11及び前記信号Φ_H11に従っ
て、当該立上がり検出回路２０a の出力信号Φ_SLはＨ状
態となる。一方、前記出力信号Φout の立上がり時のス
ルーレートが所定以下（即ち立上りが遅い）である場合
には、この立上がり検出回路２０a の出力信号Φ_SLはＬ
状態となる。

【００７３】図９は、前記第３実施例のスロー・スロー
プ・デテクタで用いられる立下がり検出回路の論理回路
図である。

【００７４】この図９の立下がり検出回路２０b の構成
は、この図９の容量Ｃ２の取付け位置と前記図８の容量
Ｃ１の取付け位置の相違以外、前記図８の立上がり検出
回路２０a とほぼ同一であり、動作原理も略同一であ
る。

【００７５】この図９に示される立下がり検出回路２０
b は、前記出力信号Φout の立下がり時のスルーレート
が所定以上の場合には、出力信号Φ_SHがＨ状態である。
一方、前記出力信号Φout の立下がり時のスルーレート
が所定以下である場合には、出力信号Φ_SHがＬ状態とな
る。

【００７６】図１０は、前記第１実施例のスロー・スロ
ープ・デテクタで用いられる、立上がり／立下がり切替
回路の回路図である。

【００７７】この図１０の立上がり／立下がり切替回路
２０c は、合計２個のインバータ５０と、ＰチャネルＭ
ＯＳトランジスタＴＰ２２〜ＴＰ２５と、ＮチャネルＭ
ＯＳトランジスタＴＮ２２〜ＴＮ２５とにより構成され
ている。

【００７８】又、この立上がり／立下がり切替回路２０
c の動作は次のとおりである。

【００７９】（１）入力信号ΦinがＨ状態のとき（出力
信号Φout はＬ状態）：これ以降の出力信号φout は立
上がり信号となるので、前記立上がり検出回路２０a の
出力信号Φ_SLに従って出力信号Φ_X及び出力信号Φ_Xバ
ーとを出力する。

【００８０】（２）入力信号ΦinがＬ状態のとき（出力
信号Φout はＨ状態）：これ以降の出力信号Φout は立
下がり信号なので、前記立下がり検出回路２０b の出力
信号Φ_SHに従って、当該立上がり／立下がり切替回路２
０c の出力信号Φ_X及び出力信号Φ_Xバーが出力され
る。

【００８１】図１１は、前記第３実施例の動作を示すタ
イムチャートである。

【００８２】この図１１において、時刻 t₁迄の期間で
は、本第３実施例の出力信号Φoutの負荷は小負荷であ
る。一方、この時刻 t₁以降は大負荷となる。

【００８３】又、この図１１において、時刻 t₁₀及び時
刻 t₁₂は、共に、出力信号Φout の立下がり時期であ
る。時刻 t₁₁及び時刻 t₁₃は、それぞれ、出力信号Φou
t の立上がり時期である。

【００８４】本第３実施例によれば、時刻 t₁₀〜 t₁₃の
それぞれにおける破線Ｓ１〜破線Ｓ４に示される如く、
出力信号Φout のスルーレートが改善されている。

【００８５】図１２は、前記第４実施例のスロー・スロ
ープ・デテクタの回路図である。

【００８６】本発明の第４実施例は、前記図６のスロー
・スロープ・デテクタ２０にこの図１２のものを用い、
前記図６のオンオフ回路１０a に前記図３に示されるも
のを用いたものである。又、この第４実施例で用いられ
るこの図１２に示されるスロー・スロープ・デテクタ２
０は、出力信号Φout の立上がり時のスルーレートの悪
化を検出するものである。

【００８７】この図１２のスロー・スロープ・デテクタ
２０は、インバータＬＶＴと、インバータＨＶＴと、合
計６個のインバータ５０と、ＰチャネルＭＯＳトランジ
スタＴＰ２０、ＴＰ２１と、ＮチャネルＭＯＳトランジ
スタＴＮ２０、ＴＮ２１と、容量Ｃ１とで構成されてい
る。この図１２のスロー・スロープ・デテクタ２０は、
前記図８の立上がり検出回路２０a の出力にインバータ
５０を合計２個接続したものである。動作原理も略同一
である。

【００８８】このような本発明の第４実施例によれば、
出力負荷の増加に伴った、出力信号の立上がり時のスル
ーレートの悪化を低減することができる。

【００８９】出力回路によっては、出力信号の立下がり
時のスルーレートの悪化は問題とならない場合もある。
あるいは、出力回路によっては、もともと立下がり時の
スルーレートの悪化が少ない場合もある。

【００９０】従って、このような場合に本第４実施例を
適用することにより、出力信号の立上がり時のスルーレ
ートの悪化を低減することができる。

【００９１】なお、図１２の符号５１で示される部分
は、エクスクルーシブオア回路が構成されている。即
ち、この図１２に示されるスロー・スロープ・デテクタ
２０は、図１３のように表わすこともできる。

【００９２】なお、この図１３に示されるスロー・スロ
ープ・デテクタを用いた出力回路を、第５実施例と呼
ぶ。

【００９３】又、この図１３のエクスクルーシブオア回
路５２は、図１４に示されるような合計４個のＮＡＮＤ
ゲート５４を用いたものでもよい。

【００９４】図１５は、前記第６実施例のスロー・スロ
ープ・デテクタの回路図である。

【００９５】本発明の第６実施例は、前記図６のオンオ
フ回路１０a に前記図３のものを用い、前記図６のスロ
ー・スロープ・デテクタ２０にこの図１５のものを用い
たものである。

【００９６】この図１５に示されるスロー・スロープ・
デテクタ２０は、前記図１２のものを簡略化したもので
あり、インバータ５０が合計３個削減されている。

【００９７】図１６は、本発明の第８実施例から第９実
施例の全体論理回路図である。

【００９８】この図１６に示される本発明が適用された
出力回路においては、前記図６の出力回路に比べ、更に
ラッチ回路３０を有している。このラッチ回路３０は、
スロー・スロープ・デテクタ２０での遅延有りの検出結
果を保持するものである。

【００９９】図１７は、前記第８実施例から第１０実施
例で用いられるラッチ回路の回路図である。

【０１００】この図１７のラッチ回路３０は、合計２個
のＰチャネルＭＯＳトランジスタＴＰ３０、ＴＰ３１
と、合計３個のＮチャネルＭＯＳトランジスタＴＮ３０
〜ＴＮ３２と、インバータ５０とで構成されている。

【０１０１】又、前記ＰチャネルＭＯＳトランジスタＴ
Ｐ３０とＮチャネルＭＯＳトランジスタＴＮ３０とはイ
ンバータを構成している。又、前記ＰチャネルＭＯＳト
ランジスタＴＰ３１とＮチャネルＭＯＳトランジスタＴ
Ｎ３１とはインバータを構成している。これら２つのイ
ンバータの出力はそれぞれ互いに他方の入力に接続さ
れ、ラッチ回路を構成している。

【０１０２】この図１７に示されるようなラッチ回路３
０において、前記スロー・スロープデテクタ２０からの
遅延有り（スルーレートが所定以下）の検出結果の書込
みは、該スロー・スロープ・デテクタ２０の出力信号Φ
_XをＮチャネルＭＯＳトランジスタＴＮ３２を介して行
う。一方、このラッチ回路３０のリセットは、リセット
信号Φ_RによりＮチャネルＭＯＳトランジスタＴＮ３０
を介して行う。

【０１０３】図１８は、前記ラッチ回路の動作を示すタ
イムチャートである。

【０１０４】この図１８において、時刻 t₂₀では、リセ
ット信号Φ_Rによりリセットがかけられ、内部信号Φ_X1
がＬ状態となり、出力信号Φ_SがＬ状態なり、出力信号
Φ_SバーがＨ状態となる。

【０１０５】なお、この時刻 t₂₀以前の斜線部分は、論
理状態が不定であることを示す。

【０１０６】このように、ラッチ回路３０を用いた本発
明の実施例においては、動作に当って先ずリセットを行
う。

【０１０７】この後、時刻 t₂₁において、スロー・スロ
ープ・デテクタ２０でスルーレートが所定以下と検出さ
れて出力信号Φ_XがＨ状態となると、内部信号Φ_X1がＨ
状態となり、出力信号Φ_SがＨ状態となり、出力信号Φ
_SバーがＬ状態となる。

【０１０８】なお、前記図１６の出力回路のスロー・ス
ロープ・デテクタ２０に前記第３実施例のもの（前記図
７〜図１０に示されるもの）を用いたものを、第８実施
例と呼ぶ。前記図１６のスロー・スロープ・デテクタ２
０に、前記図１２のものを用いたものを第９実施例と呼
ぶ。前記図１６のスロー・スロープ・デテクタ２０に、
前記図１２のスロー・スロープ・デテクタ２０の変形
（前述の第７実施例のスロー・スロープ・デテクタ２０
と同じもの）を用いたものを第１０実施例と呼ぶ。この
第１０実施例に用いられるスロー・スロープ・デテクタ
２０は、図１２のインバータＬＶＴの出力の容量Ｃ１を
取外し、かわってインバータＨＶＴの出力に容量Ｃ２を
取付たものである。この第１０実施例のスロー・スロー
プ・デテクタ２０は、出力信号Φout の立下がりのみを
検出する。

【０１０９】図１９は、前記第９実施例の動作を示すタ
イムチャートである。

【０１１０】この図１９において、時刻 t₁以前では、
出力信号Φout の負荷は小負荷である。一方、この時刻
t₁以後は、出力信号Φout の負荷は大負荷となる。

【０１１１】このような大負荷となる時刻 t₁以後の第
１回目の出力信号Φout の立上がり時には、時刻 t₂及
び時刻 t₃で示される区間の如く、出力信号Φout のス
ルーレートは低くなってしまっている。しかしながら、
本第９実施例においては、大負荷となった時刻 t₁以後
の、出力信号Φout の第２回目以降の立上がりのスルー
レートは改善されている（時刻 t₄等）。

【０１１２】図２０は、前記第１０実施例の動作を示す
タイムチャートである。

【０１１３】この図２０において、時刻 t₁は、出力信
号Φout の負荷が小負荷から大負荷へと変化する時刻で
ある。このような時刻 t₁以後の第１回目の出力信号Φ
outの立下がりのスルーレートは悪化してしまっている
（時刻 t₂、 t₃の区間）。しかしながら、本第１０実
施例によれば、このような時刻 t₁以後の出力信号Φou
t の第２回目以降の立下がりのスルーレートは改善され
ている（時刻 t₄等）。

【０１１４】

【発明の効果】以上説明した通り、本発明によれば、複
数の出力回路での平均消費電力の増加を防ぎながら、出
力負荷の増加に伴ったスルーレートの悪化を低減するこ
とができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例及び第２実施例の全体の論
理回路図

【図２】前記第１実施例で用いられるオンオフ回路の回
路図

【図３】前記第２実施例で用いられるオンオフ回路の回
路図

【図４】前記第１実施例及び前記第２実施例で用いられ
る遅延低減信号入力回路の第１例の回路図

【図５】前記第１実施例及び前記第２実施例で用いられ
る遅延低減信号入力回路の第２例の回路図

【図６】本発明の第３実施例から第７実施例の全体の論
理回路図

【図７】前記第３実施例のスロー・スロープ・デテクタ
のブロック図

【図８】前記第３実施例のスロー・スロープ・デテクタ
で用いられる立上がり検出回路の論理回路図

【図９】前記第３実施例のスロー・スロープ・デテクタ
で用いられる立下がり検出回路の論理回路図

【図１０】前記第３実施例のスロー・スロープ・デテク
タで用いられる立下がり／立下がり切替回路の回路図

【図１１】前記第３実施例の動作を示すタイムチャート

【図１２】前記第４実施例のスロー・スロープ・デテク
タの回路図

【図１３】前記第５実施例のスロー・スロープ・デテク
タの回路図

【図１４】前記第５実施例のスロー・スロープ・デテク
タに用いられるエクスクルーシブ・オア回路の論理回路
図

【図１５】前記第６実施例のスロー・スロープ・デテク
タの回路図

【図１６】前記第８実施例から第１０実施例の全体論理
回路図

【図１７】前記第８実施例から第１０実施例で用いられ
るラッチ回路の回路図

【図１８】前記ラッチ回路の動作を示すタイムチャート

【図１９】前記第９実施例の動作を示すタイムチャート

【図２０】前記第１０実施例の動作を示すタイムチャー
ト

【符号の説明】

１…出力回路３…フリップ・フロップ５…デコーダ１０…アウトプット・アクセラレータ１０a …オンオフ回路２０…スロー・スロープ・デテクタ２０a …立上がり検出回路２０b …立下がり検出回路２０c …立上がり／立下がり切替回路３０…ラッチ回路５０…インバータ５２…エクスクルーシブオアゲート５４…ＮＡＮＤゲート５６…ＮＡＮＤゲート（１つの入力が反転入力）５８…ＡＮＤゲート Φin…出力回路の入力信号 Φout …出力回路の出力信号 Φ_SL…立上がり／立下がり検出回路の入力信号（立上が
り検出回路側） Φ_SH…立上がり／立下がり検出回路の入力信号（立下が
り検出回路側） Φ_X…遅延低減信号（立上がり検出回路出力信号） Φn 、Φ_P…駆動信号 Φ_R…リセット信号 Φ_S…ラッチ回路出力信号

Claims

【特許請求の範囲】

【請求項１】入力に従って、接続されている負荷を駆動
する出力回路において、遅延低減信号の入力時に、当該出力回路の出力の立上が
り又は立下がりの少なくとも一方の遅延を改善するアウ
トプット・アクセラレータとを備えたことを特徴とする
出力回路。
【請求項２】請求項１において、更に、当該出力回路の出力の立上がり又は立下がりの少なくと
も一方の遅延を検出し、前記遅延低減信号を出力するス
ロー・スロープ・デテクタを備えたことを特徴とする出
力回路。
【請求項３】請求項２において、更に、前記スロー・スロープ・デテクタでの遅延有りの検出結
果を保持するラッチを備えたことを特徴とする出力回
路。
【請求項４】請求項２又は請求項３において、前記スロ
ー・スロープ・デテクタが、２つの入力が当該出力回路の出力に接続され、一方の入力の入力回路部のスレッショルド電圧が、他方
の入力の入力回路部のスレッショルド電圧より高くさ
れ、これら入力回路部のうち、一方の出力を遅延させる手段
を備え、又、これらの入力回路部の出力の排他論理和演算を行う
エクスクルーシブ・オア回路を有していることを特徴と
する出力回路。