KR100491843B1 - 반도체집적회로 - Google Patents

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Abstract

제1패스트랜지스터 회로(PT1)와 제2패스트랜지스터 회로(PT2) 사이에서는 전단 출력 신호를 후단 게이트에 인가하고, 제2패스트랜지스터 회로(PT2)와 제3패스트랜지스터 회로(PT3) 사이에서는 전단 출력신호를 후단의 소스·드레인 경로에 인가하고, 제1패스트랜지스터 회로(PT1)의 제1입력노드(In1)와 제2입력노드(In2)에는 논리적으로 독립관계에 있는 제1입력신호와 제2입력신호를 인가하는 방식이 채용된다. 필요 트랜지스터수가 적고, 소비전력 및 지연의 저감이 가능하며, 복잡한 논리기능을 실현하는 패스트랜지스터 회로를 제공할 수 있다.

Description

반도체 집적회로
본 발명은 반도체 집적회로에 관한 것으로서, 특히 논리회로를 일부에 포함하는 범용프로세서, 신호처리프로세서, 화상처리프로세서 등 LSI로의 응용이 가능한 반도체 집적 회로에 관한 것이다.
패스트랜지스터(Pass Transistor)를 이용한 회로는, 지금까지 IEEE Journal of Solid-State Circuits, Vol. sc-22, No.2, 1987년 4월, 216 222페이지(이하, 제1종래기술이라 한다)에 있어서 차동 패스트랜지스터 로직(Differential Pass-transistor Logic) 으로서 소개되어 있는 것이나, IEEE Journal of Solid-State Circuits, Vol. sc-25, No. 2, 1990년 4월, 338 395페이지(이하, 제2종래기술이라 한다)에 있어서 상보 패스트랜지스터 로직(Complementary Pass-Transistor Logic)으로서 소개되어 있는 것이 있다. 이들 회로는 모두 긍정, 부정의 양논리를 사용하는 상보형의 논리회로이다.
또한, Custom Integrated Circuits Conference 1994 Digest 603 606페이지(이하, 제3종래기술이라 한다)에는 상보형이 아닌 싱글 채널형 MOSFET를 사용한 패스트랜지스터 회로와 그것을 사용한 스탠다드셀 방식(Standard Cell Scheme)의 패스트랜지스터 회로설계 수법이 나타나 있다.
더우기, 1994년 전자정보통신학회추계대회 강연논문집, 기초 경계분책 64페이지(이하, 제4종래기술이라 한다)에는 2분결정 그래프로 불리는 논리표현 방법을 이용한 패스트랜지스터회로의 구성방법이 나타나 있다. 또한, IEEE TRANSACTIONS ON COMPUTERS, Vol. c-35, No.8, 1986년 8월, 677 691페이지에는 Binary-Decision-Diagram(2분결정 그래프)(이하, 제5종래기술이라 한다)을 사용한 논리조작의 유효한 수법이 나타나 있다.
또한, 일본공개특허 평1-216622호 공보(이하, 제6종래기술이라 한다)에는 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 게이트에 인가하도록 하고, 배타적 논리합(論理和)회로나, 전가산회로 등의 논리를 실현하는 논리회로가 나타나 있다.
또, 일본공개특허 평1-256219호 공보(이하, 제7종래기술이라 한다)에는 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 소스에 인가하도록 하고, 배타적 논리합회로나, 전가산회로 등의 논리를 실현하는 논리회로가 나타나 있다.
또한, 미국특허 제4,477,904호 공보(이하, 제8종래기술이라 한다)에는 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 게이트에 인가하는 방식과, 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 소스에 인가하는 방식을 겸용하여 배타적 논리합(Logical sum) 회로를 사용한 패러티 검출 생성회로가 나타나 있다.
동일한 논리기능을 실현하기 위해 일반적인 CMOS 논리회로와 비교해서, 패스트랜지스터 회로는 필요 트랜지스터수가 적고, 소비전력 및 지연의 저감이 가능하게 된다. 그러나, 패스트랜지스터 회로는 논리합성이 곤란하기 때문에 전체의 논리기능이 요구되는 랜덤로직회로(Random Logic Circuit)에는 사용되지 않았다.
즉, 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 게이트에 인가하는 방식을 나타낸 제6종래기술이나, 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 소스에 인가하는 방식을 나타낸 제7종래기술은 배타적 논리합회로, 전가산회로 등의 논리를 실현하는 논리회로에 적용된 것이다. 그러나, 이 제6종래기술이나 제7종래기술에는 패스트랜지스터 회로를 이용하여 전체의 논리기능 실현을 위해 사용하는 방법이 나타나 있지 않다.
또한, 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 게이트에 인가하는 방식과, 전단의 상보형 패스트랜지스터 회로의 출력신호를 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 소스에 인가하는 방식을 겸용하는 것을 나타낸 제8도의 종래기술은 배타적 논리합회로를 사용한 패러티 검출 생성회로에 적용된 것이다. 그러나, 이 제8종래기술에서도 마찬가지로 패스트랜지스터 회로를 이용해서 전체의 논리기능을 실현을 위해 사용하는 방법이 나타나 있지 않다.
한편, 전체의 논리기능이 요구되는 랜덤로직회로에 사용가능한 패스트랜지스터 회로를 제공하기 위해서는 적은 필요 트랜지스터수로 복잡한 논리기능을 실현할 필요가 있다.
한편, 본 발명자의 검토에 의해, 제8종래기술에서는 후단의 상보형 패스트랜지스터 회로의 상보형 MOSFET의 게이트 혹은 소스를 구동하는 전단의 상보형 패스트랜지스터 회로의 동일 도전형인 2개의 MOSFET의 소스에는 로(low)와 하이(high)의 논리적으로 상보적 관계에 있는 상보논리신호가 인가되는 것이고, 적은 필요 트랜지스터수로 복잡한 논리기능을 실현하는 것이 곤란하다는 문제가 밝혀지게 되었다.
따라서, 본 발명이 목적으로 하는 것은 필요 트랜지스터가 적고, 소비전력 및 지연의 저감이 가능하며, 복잡한 논리기능을 실현하는 것이 가능한 패스트랜지스터 회로를 가지는 반도체 집적회로를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 실시형태에 의한 반도체 집적회로는, 제1, 제2, 제3패스트랜지스터회로(PT1,PT2,PT3)를 가지는 논리회로를 구비하고, 상기 논리회로의 상기 제1, 제2, 제3패스트랜지스터회로(PT1,PT2,PT3)의 각 패스트랜지스터 회로는 제1입력노드(In1)와 제2입력노드(In2)와, 출력노드(Out)와, 상기 제1입력노드(In1)와 상기 출력노드(Out) 사이에 소스·드레인 경로가 접속된 제1전계효과형 트랜지스터(Q1)와, 상기 제2입력노드(In2)가 상기 출력노드(Out) 사이에 소스·드레인 경로가 접속된 제2전계효과형 트랜지스터(Q2)를 가지며, 상기 제1패스트랜지스터 회로(PT1)의 상기 출력노드(Out)의 신호에 상기 제2패스트랜지스터 회로(PT2)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트가 응답하고, 상기 제3패스트랜지스터 회로(PT3)의 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)의 적어도 어느 한쪽(Q1)의 소스·드레인 경로는 상기 제2패스트랜지스터 회로(PT2)의 상기 제1입력노드(In1) 및 상기 출력노드(Out)의 어느 한쪽에 접속되며, 상기 제1패스트랜지스터 회로(PT1)의 상기 제1 입력노드(In1)와 상기 제2입력노드(In2)에는 제1입력신호와 제2입력신호가 인가되고, 상기 제1입력신호와 상기 제2입력신호는 논리적으로 독립관계(B,GND)에 있는 것을 특징으로 한다(제1도, 제2도 참조).
상술한 바와 같이, 본 발명의 실시형태에 의한 반도체 집적회로에서는 제2패스트랜지스터 회로의 출력노드 및 제3 패스트랜지스터 회로의 출력노드 어느 한쪽에서 얻어지는 논리회로의 출력신호의 논리결정에 관계해서, 제1 패스트랜지스터 회로와 제2 패스트랜지스터 회로 사이에서는 전단 패스트랜지스터의 출력신호를 후단 패스트랜지스터의 게이트에 인가하는 방식이 채용되고, 제2 패스트랜지스터와 제3 패스트랜지스터 회로 사이에서는 전단 패스트랜지스터의 출력신호를 후단 패스트랜지스터의 소스·드레인 경로에 인가하는 방식이 채용되며, 또 제1패스트랜지스터 회로의 제1입력노드와 제2입력노드에는 논리적으로 독립관계에 있는 제1입력신호와 제2입력신호를 인가하는 방식이 채용되고 있다.
그 결과, 제1, 제2, 제3 패스트랜지스터 회로를 가지는 논리회로의 출력신호는 상기 3개의 신호 인가방식에 의존하는 것으로 되고, 필요 트랜지스터수가 적으며, 소비전력 및 지연의 저감이 가능하고, 복잡한 논리기능을 실현하는 것이 가능한 논리회로를 가지는 반도체 집적회로를 제공하는 것이 가능하게 된다.
또, 제1, 제2, 제3 패스트랜지스터 회로의 상호 접속형태를 변경한다든지, 제1, 제2, 제3 패스트랜지스터 회로의 각 패스트랜지스터 회로의 제1입력노드와 제2입력노드로 논리입력신호의 인가방식을 복잡하게 함으로써 더 복잡한 논리기능을 실현하는 것이 가능하게 된다.
본 발명의 구체적인 실시형태에 의한 반도체 집적회로는, 상기 제3패스트랜지스터회로(PT3)의 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)의 적어도 어느 한쪽(Q1)의 소스·드레인 경로는 상기 제2패스트랜지스터 회로(PT2)의 상기 제1입력노드(In1)에 접속되고, 상기 제1패스트랜지스터 회로(PT1)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2전계효과형 트랜지스터(Q2)의 게이트는 제1상보입력신호(A,/A)에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적으로 도통하며, 상기 제2패스트랜지스터 회로(PT2)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2전계효과형 트랜지스터(Q2)의 게이트는 제2상보입력신호에 응답함으로써, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적으로 도통하고, 상기 제3패스트랜지스터 회로(PT3)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2전계효과형 트랜지스터(Q2)는 제3 상보입력신호(C,/C)에 응답함으로써, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적 도통하며, 상기 제1패스트랜지스터 회로(PT1)는 상기 제1상보입력신호(A,/A)와 상기 제1입력노드(In1)의 상기 제1입력신호(B)의 논리곱(logical product)신호(A·B)를 상기 출력노드(Out)에 생성하고, 상기 제3패스트랜지터 회로(PT3)는 상기 제3상보입력신호(C,/C)와 상기 제1입력노드(In1)의 입력신호(D)의 논리곱(論理積) 신호(C·D)를 상기 출력노드(Out)에 생성하며, 상기 제2패스트랜지스터 회로(PT2)로 공급되는 상기 제2상보입력신호는 상기 제1패스트랜지스터 회로(PT1)의 상기 출력노드(Out)에서 생성된 상기 논리곱 신호(A·B)에 응답하고, 상기 제1패스트랜지스터 회로(PT1)의 상기 출력노드(Out)에 생성된 상기 논리곱 신호(A·B)와 상기 제3패스트랜지스터회로(PT3)의 상기 출력노드(Out)에 생성된 상기 논리곱 신호(C·D)의 논리곱의 총합신호(A·B·C·D)가 상기 제2 패스트랜지스터 회로(PT2)의 상기 출력노드(Out)에서 얻어지는 것을 특징으로 한다(제1도 참조).
본 발명의 다른 구체적인 실시형태에 의한 반도체 집적회로는, 상기 제3패스트랜지스터 회로(PT3)의 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)의 적어도 어느 한쪽(Q1)의 소스·드레인 경로는 상기 제2패스트랜지스터 회로(PT2)의 상기 출력노드(Out)에 접속되고, 상기 제1패스트랜지스터 회로(PT1)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2 전계효과형 트랜지스터(Q2)의 게이트는 제1상보입력신호(A,/A)에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적으로 도통하며, 상기 제2패스트랜지스터 회로(PT2)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2전계효과형 트랜지스터(Q2)의 게이트는 제2상보입력신호에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적으로 도통하고, 상기 제3패스트랜지스터 회로(PT3)의 상기 제1전계효과형 트랜지스터(Q1)의 게이트와 상기 제2전계효과형 트랜지스터(Q2)의 게이트는 제3상보입력신호(D,/D)에 응답하는 것에 의해, 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 상보적으로 도통하며, 상기 제1패스트랜지스터 회로(PT1)는 상기 제1상보입력신호(A,/A)와 상기 제1입력노드(In1)의 상기 제1입력신호(B)의 논리곱 신호(A·B)를 상기 출력노드(Out)에 생성하고, 상기 제2패스트랜지스터 회로(PT2)로 공급되는 상기 제2상보입력신호는 상기 제1패스트랜지스터 회로(PT1)의 상기출력노드(Out)에서 생성된 상기 논리곱 신호(A·B)에 응답하며, 상기 논리곱 신호(A·B)와 상기 제1입력노드(In1)의 입력신호(C)의 논리곱 신호(A·B·C)를 상기 제2패스트랜지스터회로(PT2)의 상기 출력노드(Out)에 생성하고, 상기 제3패스트랜지스터 회로(PT3)의 상기 제1입력노드(In1)로 공급되는 입력신호는 상기 제2패스트랜지스터 회로(PT2)의 상기 출력노드(Out)에서 생성된 상기 논리곱 신호(A·B·C)에 응답하며, 상기 제1패스트랜지스터회로(PT1)의 상기 출력노드(Out)에 생성된 상기 논리곱 신호(A·B·C)와 상기 제3상보입력신호(D,/D)의 논리곱의 총합신호(A·B·C·/D)가 상기 제3패스트랜지스터 회로(PT3)의 상기 출력노드(Out)에서 얻어지는 것을 특징으로 한다(제2도 참조).
본 발명의 보다 구체적인 실시형태에 의한 반도체 집적회로는, 상기 논리회로의 상기 제1, 상기 제2, 상기 제3패스트랜지스터 회로(PT1,PT2,PT3)의 각 패스트랜지스터 회로의 상기 제1전계효과형 트랜지스터(Q1)와 상기 제2전계효과형 트랜지스터(Q2)는 N채널형 MOSFET이고, 상기 제1패스트랜지스터 회로(PT1)의 상기 출력노드(Out)에서 생성된 상기 논리곱 신호(A·B)는 CMOS인버터(4000,4002,4003,4004)의 입력에 인가되며, 상기 CMOS인버터(4000,4002,4003,4004)의 출력에서 상기 제2패스트랜지스터 회로(PT2)로 공급되는 상기 제2상보입력신호가 생성되는 것을 특징으로 한다(제4도 참조).
본 발명의 가장 구체적인 실시형태에 의한 반도체 집적회로장치는, 상기 기재의 논리회로와 유사한 회로구성과 유사한 논리신호 공급방식의 적어도 2개의 논리회로(LC1,LC2)와, 상기 2개의 논리회로(LC1,LC2)의 각 출력신호를 논리처리하는 합성논리회로(LC12)를 구비하는 것을 특징으로 한다(제3도, 제4도 참조).
본 발명의 상기 및 그 이외의 목적과 특징은 이하의 실시예에서 명백해질 것이다.
이하, 본 발명의 실시예에 대해서 도면에 따라 설명한다.
제1도 및 제2도는 각각 본 발명의 실시예에 의한 논리회로를 가지는 반도체 집적회로의 회로도를 나타낸 것이고, 특별히 한정되지 않지만, 각 회로소자는 공지의 반도체 집적회로의 프로세스 기술에 의해 1개의 단결정 실리콘 반도체 기판내에 형성되어 있다.
이 실시예에 의한 반도체 집적회로의 논리회로는 제1패스트랜지스터 회로(PT1)와, 제2패스트랜지스터 회로(PT2)와, 제3패스트랜지스터 회로(PT3)를 가진다.
제1, 제2, 제3패스트랜지스터회로(PT1,PT2,PT3)의 각 패스트랜지스터 회로는 제1입력노드(In1)와, 제2입력노드(In2)와, 출력노드(Out)와, 제1입력노드(In1)와 출력노드(Out) 사이에 소스·드레인 경로가 접속된 제1전계효과형 트랜지스터(Q1)와, 제2입력노드(In2)와 상기 출력노드(Out) 사이에 소스·드레인 경로가 접속된 제2전계효과형 트랜지스터(Q2)를 가지고 있다.
제1패스트랜지스터 회로(PT1)의 출력노드(Out)의 신호에 제2패스트랜지스터 회로(PT2)의 제1전계효과형 트랜지스터(Q1)의 게이트가 응답한다. 제3패스트랜지스터 회로(PT3)의 제1전계효과형 트랜지스터(Q1)와 제2전계효과형 트랜지스터(Q2)의 적어도 어느 한쪽(Q1)의 소스·드레인 경로는 제2패스트랜지스터 회로(PT2)의 제1입력노드(In1) 및 출력노드(Out)의 어느 한쪽에 접속되어 있다. 제1패스트랜지스터 회로(PT1)의 제1입력노드(In1)와 제2입력노드(In2)에는 제1입력신호와 제2입력신호가 인가되고, 이 제1입력신호와 이 제2입력신호는 논리적으로 독립관계(B,GND)에 있는 것을 특징으로 한다.
또한, 제1도 및 제2도에 있어서, 제1, 제2, 제3패스트랜지스터 회로(PT1,PT2,PT3)의 각 패스트랜지스터 회로의 제1전계효과형 트랜지스터(Q1)와 제2전계효과형 트랜지스터(Q2)는 N채널형 MOSFET이다.
제1, 제2, 제3패스트랜지스터 회로(PT1,PT2,PT3)는 각 패스트랜지스터 회로의 제1전계효과형 트랜지스터(Q1)의 게이트와 제2전계효과형 트랜지스터(Q2)의 게이트 사이에는 극성반전기로서 CMOS 인버터회로(INV1,INV2,INV3)가 각각 접속되어 있다.
또, 제1, 제2, 제3패스트랜지스터 회로(PT1,PT2,PT3)의 각 패스트랜지스터 회로에 있어서, 변형 실시형태로서 제2전계효과형 트랜지스터(Q2)는 N채널형 MOSFET에서 P채널형 MOSFET로 치환하는 것이 가능하다. 이 경우, 극성반전기로서 CMOS 인버터회로(INV1,INV2,INV3)는 생략되고, 제1전계효과형 트랜지스터(Q1)의 게이트와 제2전계효과형 트랜지스터(Q2)의 게이트는 직접 접속될 수 있다.
다음에, 제1도 논리회로의 구성 및 동작에 대해 더 상세히 설명한다.
이 제1도 논리회로의 제1패스트랜지스터 회로(PT1)의 N채널형 제1전계효과형 트랜지스터(Q1)의 게이트에는 로레벨과 하이레벨로 변화하는 논리입력신호(A)가 인가되고, 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터회로(INV1)의 출력신호로부터 논리입력신호(A)의 반전신호(/A)가 인가된다. 또한, 제1입력노드(In1)에는 로레벨과 하이레벨로 변화하는 논리입력신호(B)가 인가되고, 제2입력노드(In2)에는 정상적으로 접지전위(GND)가 인가된다. 그 결과, 제1패스트랜지스터 회로(PT1)의 출력노드(Out)에서는 논리 입력신호(A)와 논리입력신호(B)의 논리곱 출력신호(A·B)가 얻어진다.
이 제1패스트랜지스터 회로(PT1)의 논리곱 출력신호(A·B)는 제2패스트랜지스터 회로(PT2)의 제1전계효과형 트랜지스터(Q1)의 게이트에 인가되는 한편, 제2패스트랜지스터 회로(PT2)의 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터회로(INV2)의 출력으로부터 논리곱(A·B)의 반전신호가 인가된다.
또한, 제3패스트랜지스터 회로(PT3)의 N채널형 제1전계효과형 트랜지스터(Q1)의 게이트에는 로레벨과 하이레벨로 변화하는 논리입력신호(C)가 인가되고, 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터회로(INV3)의 출력으로부터 논리입력신호(C)의 반전신호(/C)가 인가된다. 또한, 제1입력노드(In1)에는 로레벨과 하이레벨로 변화하는 논리입력신호(D)가 인가되고, 제2입력노드(In2)에는 정상적으로 접지전위(GND)가 인가된다. 그 결과, 제3패스트랜지스터 회로(PT3)의 출력노드(Out)에서는 논리입력신호(C)와 논리입력신호(D)의 논리곱 출력신호(C·D)가 얻어진다.
이 제3패스트랜지스터 회로(PT3)의 논리곱 출력신호(C·D)는 제2패스트랜지스터 회로(PT2)의 제1입력노드(In1)에 인가된다. 한편, 제2패스트랜지스터 회로(PT2)의 제1전계효과형 트랜지스터(Q1)의 게이트에는 제1패스트랜지스터 회로(PT1)의 논리곱 출력신호(AB)가 인가되어 있으므로 제2패스트랜지스터 회로(PT2)의 출력노드(Out)에서는 논리입력신호(A)와 논리입력신호(B)와 논리입력신호(C)와 논리입력신호(D)의 논리곱 출력신호(A·B·C·D)가 얻어진다.
이렇게 하여 제1도 실시예의 제1패스트랜지스터 회로(PT1)와, 제2패스트랜지스터 회로(PT2)와, 제3패스트랜지스터 회로(PT3)를 가지는 논리회로는 4입력 AND 회로로서 동작하는 것을 이해할 수 있다.
또, 다입력 AND 회로는, 전체의 논리기능이 요구되는 랜덤 로직회로의 기본이 되는 것은 물론이다. 이점에 있어서, 제1도 실시예의 논리회로의 실용적 가치는 매우 큰 것이다.
더욱이, 제1도 실시예의 논리회로는 단순한 다입력 AND회로로서 동작할 뿐만 아니라 더 복잡한 논리기능을 실현할 수 있다. 예를들면, 제1패스트랜지스터 회로(PT1)의 제2입력노드(In2)에는 정상적으로 접지전위(GND)를 인가하는 것이 아니고, 로레벨과 하이레벨로 변화하는 논리입력신호(X)가 인가되는 경우를 고려한다.
이 경우에는 논리곱 신호(/A·X)(논리입력신호 A의 반전신호 /A와 논리입력신호 X의 논리적)와 논리곱 신호(A·B)(논리입력신호 A와 논리입력신호 B의 논리곱)의 논리합 신호(A·B + /A·X)가 제1패스트랜지스터 회로(PT1)의 출력노드(Out)에서 얻어지고, 최종적으로 제2패스트랜지스터 회로(PT2)의 출력노드(Out)에서 매우 복잡한 논리출력신호가 얻어지는 것은 용이하게 이해될 것이다.
제2도 실시예의 논리회로는 본 발명의 다른 실시예를 나타낸 것이다. 즉, 제2도 실시예의 논리회로의 제1패스트랜지스터 회로(PT1)의 N채널형 제1전계효과형 트랜지스터(Q1)의 게이트에는 로레벨과 하이레벨로 변화하는 논리입력신호(A)가 인가되고, 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터 회로(INV1)의 출력에서 논리입력신호(A)의 반전신호(/A)가 인가된다. 또한, 제1입력노드(In1)에는 로레벨과 하이레벨로 변화하는 논리입력신호(B)가 인가되고, 제2입력노드(In2)에는 정상적으로 접지전위(GND)가 인가된다. 그 결과, 제1패스트랜지스터 회로(PT1)의 출력노드(Out)에서는 논리입력신호(A)와 논리입력신호(B)의 논리곱 출력신호(A·B)가 얻어진다.
이 제1패스트랜지스터 회로(PT1)의 논리곱 출력신호(A·B)는 제2패스트랜지스터 회로(PT2)의 제1전계효과형 트랜지스터(Q1)의 게이트에 인가되는 한편, 제2패스트랜지스터 회로(PT2)의 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터 회로(INV2)의 출력에서 논리곱(A·B)의 반전신호가 인가된다. 제2입력노드(In2)에는 정상적으로 접지전위(GND)가 인가된다. 그 결과, 제2패스트랜지스터 회로(PT2)의 출력노드(Out)에서는 논리입력신호(A)와 논리입력신호(B)와 논리입력신호(C)의 논리곱 출력신호(A·B·C)가 얻어진다.
또한, 제3패스트랜지스터 회로(PT3)의 제1입력노드(In1)에는 제2패스트랜지스터 회로(PT2)의 출력노드(Out)에서 얻어진 논리곱 신호(A·B·C)가 인가되고, 제2전계효과형 트랜지스터(Q2)의 게이트에는 CMOS 인버터(INV3)의 출력에서 논리입력신호(D)의 반전신호(/D)가 인가되며, 제1전계효과형 트랜지스터(Q1)의 게이트에는 논리입력신호(D)가 인가되고, 제2입력노드(In2)에는 정상적으로 접지전위(GND)가 인가된다.
그 결과, 제3패스트랜지스터 회로(PT3)의 출력노드(Out)에서는 논리입력신호(A)와 논리입력신호(B)와 논리입력신호(C)와 논리입력신호(D)의 논리곱 출력신호(A·B·C·/D)가 얻어진다.
더욱이, 제2도 실시예의 논리회로는 단순한 다입력 AND 회로로서 동작할 뿐만 아니라 더 복잡한 논리기능을 실현할 수 있다. 예를들면, 제1패스트랜지스터 회로(PT1)의 제2입력노드(In2)와 제2패스트랜지스터 회로(PT2)의 제2입력노드(In2)와 제3패스트랜지스터 회로(PT3)의 제2입력노드(In2)에는 정상적으로 접지전위(GND)를 인가하는 것이 아니고, 로레벨과 하이레벨로 변화하는 논리입력신호(X,Y,Z)가 각각 인가되는 경우를 고려한다. 이 경우에는 최종적으로 제3패스트랜스터 회로(PT3)의 출력노드(Out)에서 매우 복잡한 논리출력신호가 얻어지는 것은 용이하게 이해될 것이다.
이와 같이, 본 발명의 실시예에 의하면 제1, 제2, 제3패스트랜지스터 회로(PT1, PT2, PT3)의 상호 접속형태를 변경한다든지, 제1, 제2, 제3패스트랜지스터 회로(PT1, PT2, PT3)의 각 패스트랜지스터 회로의 제1입력노드(In1)와 제2입력노드(In2)로 논리입력 신호의 인가방식을 복잡하게 하는 것에 의해 더 복잡한 논리기능을 실현하는 것이 가능하게 된다.
이와 같이 복잡한 논리기능을 실현함과 동시에 필요 트랜지스터수가 적고, 소비전력 및 지연의 저감이 가능한 논리회로의 복수의 패스트랜지스터 회로의 상호 접속형태나 각 패스트랜지스터 회로로 논리입력신호의 인가방식을 결정하기 위해 서두에서 설명한 제4종래기술과 거의 같은 2분결정 그래프를 응용할 수 있다.
제5도는 일반적인 15개의 패스트랜지스터 회로의 직렬접속에 의한 16입력 AND 회로를 나타내고 있다. 이 회로의 출력(OUT)에서는 논리입력신호(Q)에서 논리입력신호(A)까지 16개의 논리입력신호의 논리곱 출력신호를 얻을 수 있지만, 논리입력신호(Q)에서 출력(OUT)까지 크리티컬패스(critical pass)는 15개의 패스트랜지스터 회로의 직렬 접속으로 된다. 그 결과, 이 AND 회로의 신호지연은 매우 큰 것으로 된다.
한편, 제3도는 2분결정 그래프를 응용해서 신호지연을 작게 한 본 발명의 실시예에 의한 16입력 AND 회로를 나타내고 있다. 논리회로블록(LC1,LC2,LC3,LC4)은 제1도의 회로구성과 모두 같다. 따라서, 논리회로블록(LC1)의 출력에서 A·B·C·D의 논리곱 신호가 얻어지고, 논리회로블록(LC2)의 출력에서 E·F·G·F의 논리곱 신호가 얻어지며, 논리회로블록(LC3)의 출력에서 I·J·K·L의 논리곱 신호가 얻어지고, 논리회로블록(LC4)의 출력에서 M·N·P·Q의 논리곱 신호가 얻어진다.
따라서, 논리회로블록(LC1,LC2)의 상위에 설치된 논리회로블록(LC12)의 출력에서 A·B·C·D·E·F·G·H의 논리곱 신호가 얻어지고, 논리회로블록(LC3,LC4)의 상위에 설치된 논리회로블록(LC34)의 출력에서 I·J·K·L·M·N·P·Q의 논리곱 신호가 얻어진다.
이렇게 하여 논리회로블록(LC12,34)의 상위에 설치된 논리회로블록(LC1234)의 출력에서 A·B·C·D·E·F·G·H I·J·K·L·M·N·P·Q의 논리곱 신호가 얻어진다. 이때, 출력까지의 크리티컬 패스는 4개의 패스트랜지스터 회로의 직렬접속으로 되고, AND회로의 신호지연은 현저하게 저감된다.
제4도는 제3도 실시예에 의한 16입력 AND 회로의 구성 및 접속을 부분적으로 변경하는 것에 의해 패스트랜지스터 회로를 통과한 신호레벨의 손실을 회복하도록 한 다른 실시예를 나타내고 있다.
즉, N채널형 MOSFET만으로 구성된 패스트랜지스터 회로를 통과할 때, 신호레벨은 N채널형 MOSFET의 게이트·소스간의 드레시홀드치 전압의 손실을 받는 것은 잘 알려져 있다.
제4도 논리회로블록(LC1,LC2,LC3,LC4,LC12,LC34,LC1234)의 내부에 설치된 신호증폭기로서 CMOS인버터(4000,4001,4002,4003,4004,4005,4006)는 이 드레시홀드치 전압의 손실을 회복하는 것이다. 즉, CMOS 인버터(4000~4006)의 논리입력신호의 하이레벨이 다소 저하하여도 그 출력신호는 전원전압의 하이레벨과 접지전위의 로레벨 사이에서 변화하는 것이다.
또한, 신호증폭기로서 CMOS 인버터(4000~4006)는 논리입력신호를 반전하여 출력에 전달하기 때문에 논리회로블록(LC1,LC2,LC3,LC4) 출력단의 패스트랜지스터 회로의 게이트로의 신호인가형식이 변경되고, 또 논리회로블록(LC12,LC34,LC1234) 패스트랜지스터 회로의 게이트로의 신호인가형식이 변경되고 있다. 그러나, 최종적으로는 논리회로블록(LC1234)의 출력에서 A·B·C·D·E·F·G·H·I·J·K·L·M·N·P·Q의 논리곱 신호가 얻어지는 것은 용이하게 이해될 것이다.
이상, 본 발명자에 의해 완성된 본 발명의 실시예를 상세히 설명하였지만, 본 발명은 상기 구체적인 실시예에 한정되는 것은 아니고, 그 기술사상의 범위내에서 여러가지 변경가능한 것은 물론이다.
예를들면, 패스트랜지스터 회로의 전계효과 트랜지스터는 실리콘의 MOSFET에 한정되는 것이 아니고, GaAs의 화합물 반도체에 의한 MESFET를 사용할 수 있다.
또한, 본 발명의 패스트랜지스터 회로를 가지는 논리회로는 범용 프로세서, 신호처리 프로세서, 화상처리 프로세서 등의 LSI에 있어서, 예를들면 RISC형 명령을 해독하여 명령 실행유니트를 제어하기 위한 랜덤로직으로 회로에 적용되는 것에 의해 LSI 전체의 소비전력 및 지연의 저감이 가능하게 되는 것은 물론이다.
본 발명에 의하면, 필요 트랜지스터수가 적고, 소비전력 및 지연의 저감이 가능하며, 복잡한 논리기능을 실현하는 것이 가능한 패스트랜지스터 회로를 가지는 반도체 집적회로를 제공할 수 있다.
제 1 도는 본 발명의 실시예에 의한 논리회로의 회로도,
제 2 도는 본 발명의 다른 실시예에 의한 논리회로의 회로도,
제 3 도는 본 발명의 다른 실시예에 의한 16입력 AND회로의 회로도,
제 4 도는 본 발명의 변형실시예에 의한 논리회로의 회로도,
제 5 도는 일반적인 16입력 AND회로의 회로도이다.
** 도면의 주요부분에 대한 부호의 설명 **
In1...제1입력노드, In2...제2입력노드,
INV1 , INV2, INV3...CMOS인버터,
LC1,LC2,LC3,LC4,LC12,LC34,LC1234...논리회로블록,
Out...출력노드, PT1...제1패스트랜지스터회로,
PT2...제2패스트랜지스터회로, PT3...제3패스트랜지스터회로,
Q1...제1전계효과형트랜지스터, Q2...제2전계효과형트랜지스터.

Claims (10)

  1. 제1, 제2, 제3패스트랜지스터 회로를 가지는 논리회로를 구비하고,
    상기 논리회로의 상기 제1, 상기 제2, 상기 제3 패스트랜지스터 회로의 각 패스트랜지스터 회로는, 제1 입력노드와, 제2 입력노드와, 출력노드와, 상기 제1입력노드와 상기 출력노드 사이에 소스·드레인 경로가 접속된 제1 전계효과형 트랜지스터와, 상기 제2입력노드와 상기 출력노드 사이에 소스·드레인 경로가 접속된 제2 전계효과형 트랜지스터를 가지며, 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터는 서로 상보적으로 도통하고,
    상기 제1 패스트랜지스터 회로의 상기 출력노드의 신호에 상기 제2 패스트랜지스터 회로의 제1 전계효과형 트랜지스터의 게이트가 응답하고,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터의 적어도 어느 한쪽의 소스·드레인 경로는 상기 제2 패스트랜지스터회로의 상기 제1입력노드 및 상기 출력노드의 어느 한쪽에 접속되며,
    상기 제1 패스트랜지스터 회로의 상기 제1 입력노드와 상기 제2 입력노드에는 제1 입력신호와 제2 입력신호가 인가되고, 상기 제1 입력신호와 상기 제2 입력신호는 논리적으로 독립관계에 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1 항에 있어서,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터의 적어도 어느 한쪽의 소스·드레인 경로는 상기 제2 패스트랜지스터 회로의 상기 제1 입력노드에 접속되고,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제1상보입력신호에 응답하고,
    상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제2 상보입력신호에 응답하고,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제3 상보입력신호에 응답하고,
    상기 제1 패스트랜지스터 회로는 상기 제1 상보입력신호와 상기 제1 입력노드의 상기 제1입력신호의 논리곱(論理積) 신호를 상기 출력노드에 생성하고,
    상기 제3 패스트랜지스터 회로는 상기 제3 상보입력신호와 상기 제1 입력노드의 입력신호의 논리곱 신호를 상기 출력노드에 생성하며,
    상기 제2 패스트랜지스터 회로로 공급되는 상기 제2 상보입력신호는 상기 제1 패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리곱 신호에 응답하고, 상기 제1 패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리곱 신호와 상기 제3 패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리곱 신호와의 논리곱 총합신호가 상기 제2 패스트랜지스터 회로의 상기 출력노드에서 얻어지는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터의 적어도 어느 한쪽의 소스·드레인 경로는 상기 제2 패스트랜지스터회로의 상기 출력노드에 접속되고,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제1 상보입력신호에 응답하는 것에 의해, 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터는 상보적으로 도통하며,
    상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제2 상보입력신호에 응답함으로써, 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터는 상보적으로 도통하고,
    상기 제3 패스트랜지스터 회로의 제1 전계효과형 트랜지스터의 게이트와 상기 제2 전계효과형 트랜지스터의 게이트는 제3 상보입력신호에 응답하는 것에 의해, 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터는 상보적으로 도통하며,
    상기 제1 패스트랜지스터 회로는 상기 제1 상보입력신호와 상기 제1 입력노드의 상기 제1 입력신호의 논리곱 신호를 상기 출력노드에 생성하고,
    상기 제2 패스트랜지스터 회로로 공급되는 상기 제2 상보입력신호는 상기 제1 패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리곱 신호에 응답하고, 상기 논리곱 신호와 상기 제1 입력노드의 입력신호와의 논리곱 신호를 상기 제2 패스트랜지스터 회로의 상기 출력노드에 생성하며,
    상기 제3 패스트랜지스터 회로의 상기 제1 입력노드로 공급되는 입력신호는 상기 제2 패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리곱 신호에 응답하고, 상기 제1 패스트랜지스터 회로의 상기 출력노드에 생성된 상기 논리곱 신호와 상기 제3 상보입력신호의 논리곱 총합신호가 상기 제3 패스트랜지스터 회로의 상기 출력노드에서 얻어지는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 논리회로의 상기 제1, 상기 제2, 상기 제3 패스트랜지스터 회로의 각 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터는 N채널형 MOSFET이고,
    상기 제1 패스트랜지스터 회로의 상기 출력노드에서 생성된 상기 논리곱 신호는 CMOS 인버터의 입력에 인가되고, 상기 CMOS 인버터의 출력에서 상기 제2 패스트랜지스터 회로로 공급되는 상기 제2 상보입력신호가 생성되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1, 제2, 제3 패스트랜지스터 회로를 가지는 논리회로를 구비하고,
    상기 논리회로의 상기 제1, 상기 제2, 상기 제3 패스트랜지스터 회로의 각 패트스랜지스터 회로는 제1 입력노드와, 제2 입력노드와, 출력노드와, 상기 제1 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제1 전계효과형 트랜지스터와 상기 제2 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제2 전계효과형 트랜지스터를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 소스·드레인 경로 및 상기 제2 전계효과형 트랜지스터의 소스·드레인 경로의 각각은 상기 제2 패스트랜지스터 회로의 상기 제1 입력노드에 접속되고,
    상기 제1 패스트랜지스터 회로의 상기 제1 입력노드 및 상기 제2 입력노드의 각각에는 서로 논리적으로 독립적인 관계에 있는 제1 입력신호 및 제2 입력신호가 공급되며,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제1 상보입력신호가 입력됨으로써, 상보적으로 도통하고,
    상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제2 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제2 상보입력신호는, 상기 제1 패스트랜지스터 회로의 상기 출력노드에 공급되는 신호와 그 상보신호를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제3 상보입력신호가 입력됨으로써, 상보적으로 도통하고,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는 각각 그 소스·드레인 경로가 신호증폭기에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제5 항에 있어서,
    상기 신호증폭기는, 상기 제1 패스트랜지스터 화로의 상기 출력노드와 상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와의 사이에 설치된 인버터회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 제1, 제2, 제3 패스트랜지스터 회로를 가지는 논리회로를 구비하고,
    상기 논리회로의 상기 제1, 상기 제2, 상기 제3 패스트랜지스터 회로의 각 패스트랜지스터 회로는 제1 입력노드와, 제2 입력노드와, 출력노드와, 상기 제1 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제1 전계효과형 트랜지스터와 상기 제2 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제2 전계효과형 트랜지스터를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 소스·드레인 경로 및 상기 제2 전계효과형 트랜지스터의 소스·드레인 경로의 각각은 상기 제2 패스트랜지스터 회로의 상기 제1 입력노드에 접속되고,
    상기 제1 패스트랜지스터 회로의 상기 제1 입력노드 및 상기 제2 입력노드의 각각에는 서로 논리적으로 독립적인 관계에 있는 제1 입력신호 및 제2 입력신호가 공급되며,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제1 상보입력신호가 입력됨으로써, 상보적으로 도통하고,
    상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제2 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제2 상보입력신호는, 상기 제1 패스트랜지스터 회로의 상기 출력노드에 공급되는 신호와 그 상보신호를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제3 상보입력신호가 입력됨으로써 상보적으로 도통하고,
    상기 제1 입력신호 및 상기 제2 입력신호의 각각은 신호증폭기에 의해 증폭되고, 증폭된 상기 제1 입력신호 및 상기 제2 입력신호의 어느 한쪽이 상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트 및 상기 제2 전계효과형 트랜지스터의 게이트의 어느 한쪽에 공급되는 것을 특징으로 하는 반도체 집적회로.
  8. 제7 항에 있어서,
    상기 논리회로는 제4, 제5, 제6, 제7 패스트랜지스터 회로를 가지고,
    상기 논리회로의 상기 제4, 상기 제5, 상기 제6, 상기 제7 패스트랜지스터 회로의 각 패스트랜지스터 회로는, 제1 입력노드와, 제2 입력노드와, 출력노드와, 상기 제1 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제1 전계효과형 트랜지스터와, 상기 제2 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제2 전계 효과형 트랜지스터를 가지며,
    상기 제5 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 소스·드레인 경로 및 상기 제2 전계효과형 트랜지스터의 소스·드레인 경로의 각각은 상기 제1 패스트랜지스터 회로의 상기 제1 입력노드에 접속되고,
    상기 제7 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 소스·드레인 경로 및 상기 제2 전계효과형 트랜지스터의 소스·드레인 경로의 각각은 상기 제3 패스트랜지스터 회로의 상기 제1 입력노드에 접속되며,
    상기 제4, 상기 제5, 상기 제6, 상기 제7 패스트랜지스터 회로의 각 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터 및 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 입력신호가 입력됨으로써, 상보적으로 도통하고,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제4 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제4 상보입력신호는, 상기 제4패스트랜지스터 회로의 상기 출력노드에서 공급되는 신호와 그 상보신호를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제5 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제5 상보입력신호는 상기 제6 패스트랜지스터 회로의 상기 출력노드에서 공급되는 신호와 그 상보신호를 가지고,
    상기 제4 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는 각각의 소스·드레인 경로가 다른 신호증폭기에 접속되며,
    상기 제6 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는 각각 그 소스·드레인 경로가 또 다른 신호증폭기에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제1, 제2, 제3, 제4 패스트랜지스터 회로를 가지는 논리회로를 구비하고,
    상기 논리회로의 상기 제1, 상기 제2, 상기 제3, 상기 제4 패스트랜지스터 회로의 각 패스트랜지스터 회로는 제1 입력노드와, 제2 입력노드와, 출력노드와, 상기 제1 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제1 전계효과형 트랜지스터와, 상기 제2 입력노드와 상기 출력노드와의 사이에 소스·드레인 경로가 접속된 제2 전계효과형 트랜지스터를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 소스·드레인 경로 및 상기 제2 전계효과형 트랜지스터의 소스·드레인 경로의 각각은 상기 제2 패스트랜지스터 회로의 상기 제1 입력노드에 접속되고,
    상기 제1 패스트랜지스터 회로의 상기 제1 입력노드 및 상기 제2 입력노드의 각각에는 서로 논리적으로 독립적인 관계에 있는 제1 입력신호 및 제2 입력신호가 공급되며,
    상기 제1 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제1 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제1 상보입력신호는, 상기 제4 패스트랜지스터 회로의 상기 출력노드에서 공급되는 신호와 그 상보신호를 가지고,
    상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제2 상보입력신호가 입력됨으로써, 상보적으로 도통하고, 상기 제2 상보입력신호는, 상기 제1 패스트랜지스터 회로의 상기 출력노드에서 공급되는 신호와 그 상보신호를 가지며,
    상기 제3 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터와 상기 제2 전계효과형 트랜지스터와는, 각각의 게이트에 서로 상보적인 관계에 있는 제3 상보입력신호가 입력됨으로써, 상보적으로 도통하고,
    상기 제1 입력신호 및 상기 제2 입력신호의 각각은 신호증폭기에 의해 증폭되고, 증폭된 상기 제1 입력신호 및 상기 제2 입력신호의 어느 한쪽이 상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트 및 상기 제2 전계효과형 트랜지스터의 게이트의 어느 한쪽에 공급되는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 신호증폭기로서, 상기 제1 패스트랜지스터 회로의 상기 출력노드와 상기 제2 패스트랜지스터 회로의 상기 제1 전계효과형 트랜지스터의 게이트와의 사이에 설치된 인버터회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
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