KR102183267B1 - Ic 간의 설계 적합성 체크 시스템 - Google Patents

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KR102183267B1
KR102183267B1 KR1020200064109A KR20200064109A KR102183267B1 KR 102183267 B1 KR102183267 B1 KR 102183267B1 KR 1020200064109 A KR1020200064109 A KR 1020200064109A KR 20200064109 A KR20200064109 A KR 20200064109A KR 102183267 B1 KR102183267 B1 KR 102183267B1
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Abstract

본 발명은 IC 간의 전기적 사양(Electrical Specifications)을 미리 검증하는 방식으로 IC 간의 설계 적합성을 신속하고 정확하게 체크할 수 있는 IC 간의 설계 적합성 체크 시스템에 관한 것으로, 제1 IC 형명 및 제2 IC 형명을 입력받는 IC 형명 입력부; 전기적 사양 데이터베이스에 접속하여 상기 제1 IC의 전기적 사양과 상기 제2 IC의 전기적 사양이 매칭되는지 여부를 판단하는 매칭 판단부; 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 시각적으로 표시하는 표시부; 및 각 부의 전반적인 동작을 제어하기 위한 제어부를 포함하여 구성된다.

Description

IC 간의 설계 적합성 체크 시스템{SYSTEM FOR DESIGN CONFORMANCE CHECK BETWEEN ICS}
본 발명은 집적회로(INTEGRATED CIRCUIT : IC라고 약칭함) 간의 설계 적합성 체크 시스템에 관한 것으로, 보다 상세하게는 IC 간의 전기적 사양(Electrical Specifications)을 미리 검증하는 방식으로 IC 간의 설계 적합성을 신속하고 정확하게 체크할 수 있는 IC 간의 설계 적합성 체크 시스템에 관한 것이다.
IC는 회로 자신이 집약된 하나의 부품인 것으로, 한 기판 위에 부품에서 배선까지를 일관해서 제조한 것을 말하고, IC 칩 또는 마이크로 칩이라고도 한다.
이와 같은 IC는 증폭기, 정류기, 발진기, 카운터, 타이머 및 메모리로서 기능할 수 있으며, 때때로 IC는 복잡한 기능을 수행하기 위해 다양한 다른 시스템에 연결된다.
IC를 이용한 전자회로 설계시, 중요한 전기적 사양을 정확하게 확인하지 않아 설계가 완료된 후 재작업하는 경우가 빈번히 발생하고 있다.
즉, 설계 후 전자파 장애(EMI), 노이즈 대책 부품을 각 전송라인에 적용하고 있으므로 오동작이나 기능불능의 문제가 지속적으로 발생하고 있다.
따라서, 설계 및 검증단계에서부터 사용할 IC들의 중요한 전기적 사양(예: 전류, 전압, 파형의 상승시간(Rise Time), 하강시간(Fall Time) 등)을 미리 검증할 수 있는 솔루션이 필요한 실정이다.
KR 10-2077471 B1
본 발명의 목적은 IC 간의 전기적 사양을 미리 검증하는 방식으로 IC 간의 설계 적합성을 신속하고 정확하게 체크할 수 있는 IC 간의 설계 적합성 체크 시스템을 제공하는 것이다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 청구범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
본 발명의 일측면에 따르면, 제1 IC 형명 및 제2 IC 형명을 입력받는 IC 형명 입력부; 전기적 사양 데이터베이스에 접속하여 상기 제1 IC의 전기적 사양과 상기 제2 IC의 전기적 사양이 매칭되는지 여부를 판단하는 매칭 판단부; 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 시각적으로 표시하는 표시부; 및 각 부의 전반적인 동작을 제어하기 위한 제어부를 포함하고, 상기 매칭 판단부는, 상기 제1 IC의 출력 하이/로우 동작 레벨이 상기 제2 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있는 제1 매칭 판단부와, 상기 제1 IC와 상기 제2 IC 사이에 연결된 회로소자의 정수값을 계산하여 상기 제2 IC의 입력전압이 상기 제1 IC의 출력전압 범위 내에 있는지 여부를 판단할 수 있는 제2 매칭 판단부와, 상기 제1 IC의 입출력 상승/하강 시간과 상기 제2 IC의 입출력 상승/하강 시간이 매칭되는지 여부를 판단할 수 있는 제3 매칭 판단부를 포함하는, IC 간의 설계 적합성 체크 시스템에 있어서,
상기 제1 매칭 판단부는 상기 제2 IC의 출력 하이/로우 동작 레벨이 상기 제1 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있고,
상기 제3 매칭 판단부는 하기 수식 1에 의해 상승/하강 시간(t)을 산출하고,
상기 제어부는 사용자가 선택한 상기 회로소자의 연결도가 표시되도록 상기 표시부를 제어하며,
상기 표시부는 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 스크롤러에 의해 상하방향으로 스크롤가능한 화면으로 표시하되, 상기 스크롤러에는 상기 정보에 각각 매칭된 복수의 도트들이 표시되어 있으며, 상기 스크롤러에 표시된 도트들 중 하나의 도트를 다른 도트로 드래그할 경우 하나의 도트에 매칭된 정보의 위치에서 다른 도트에 매칭된 정보의 위치로 이동된 페이지가 나타나는 정보 단위 이동이 가능한 것을 특징으로 한다.
삭제
삭제
상승/하강시간(t) = 2.2 × Zx × C H ... (1)
여기서, Zx는 상기 회로소자의 합성 임피던스값이고, C L 는 상기 회로소자 중 로드 캐패시터값임.
삭제
삭제
삭제
본 발명에 따른 IC 간의 설계 적합성 체크 시스템에 의하면, IC 간의 전기적 사양을 미리 검증하는 방식으로 IC 간의 설계 적합성을 신속하고 정확하게 체크할 수 있는 효과가 있다.
도 1은 본 발명에 따른 IC 간의 설계 적합성 체크 시스템의 개략적인 구성도이고,
도 2는 본 발명의 일 실시예에 따른 IC 형명 입력화면의 예를 나타내는 도면이고,
도 3은 본 발명의 일 실시예에 따른 매칭 판단부의 매칭 결과를 나타내는 화면의 예를 나타내는 도면이고,
도 4 및 도 5는 본 발명의 일 실시예에 따른 제1 매칭 판단부가 IC 간의 출력 하이/로우 동작 레벨을 체크하는 예를 나타내는 도면이고,
도 6은 본 발명의 일 실시예에 따른 제2 매칭 판단부가 회로소자의 정수값을 계산하여 IC 간의 입출력 전압이 범위 내에 있는지 여부를 체크하는 예를 나타내는 도면이고,
도 7은 본 발명의 일 실시예에 따른 회로소자의 연결도가 표시된 화면의 예를 나타내는 도면이며,
도 8 및 도 9는 본 발명의 일 실시예에 따른 정보표시의 예를 나타내는 도면이다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
이하 바람직한 실시예를 도시한 첨부 도면을 통해 본 발명을 상세히 설명한다.
본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.
도 1은 본 발명에 따른 IC 간의 설계 적합성 체크 시스템의 개략적인 구성도이고, 도 2는 본 발명의 일 실시예에 따른 IC 형명 입력화면의 예를 나타내는 도면이고, 도 3은 본 발명의 일 실시예에 따른 매칭 판단부의 매칭 결과를 나타내는 화면의 예를 나타내는 도면이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 제1 매칭 판단부가 IC 간의 출력 하이/로우 동작 레벨을 체크하는 예를 나타내는 도면이고, 도 6은 본 발명의 일 실시예에 따른 제2 매칭 판단부가 회로소자의 정수값을 계산하여 IC 간의 입출력 전압이 범위 내에 있는지 여부를 체크하는 예를 나타내는 도면이고, 도 7은 본 발명의 일 실시예에 따른 회로소자의 연결도가 표시된 화면의 예를 나타내는 도면이며, 도 8 및 도 9는 본 발명의 일 실시예에 따른 정보표시의 예를 나타내는 도면이다.
본 발명에 따른 IC 간의 설계 적합성 체크 시스템은 IC 간의 전기적 사양을 미리 검증하는 방식으로 IC 간의 설계 적합성을 신속하고 정확하게 체크할 수 있도록 한다.
본 발명의 설명에 있어서, IC 입출력의 하이/로우 동작 레벨은 출력 레벨이 입력 레벨 범위 내에 있어야 하며(또는 그 반대도 가능함), 미달하거나 초과하면 동작이 안되는 경우로 본다.
VI min< Vo < VI max
여기서, VI max는 입력전압 최대치, VI min은 입력전압 최소치, VI는 입력전압, Vo는 출력전압이다.
또한, IC 입출력의 하이/로우 동작 레벨은 IC의 데이터 시트에 명기되어 있다.
예를 들어, 1.0 V I/O 버퍼 DC 특성 및 추천 동작 조건은 하기와 같다.
[DC 특성]
Figure 112020054067301-pat00001
[추천 동작 조건]
Figure 112020054067301-pat00002
또한, 전송 파형 타이밍 특성에 있어서, IC 스펙(spec)에 적합하지 않다면 동작이 안되는 경우로 본다.
Figure 112020054067301-pat00003
여기서, tr은 상승시간(Rise Time), tf는 하강시간(Fall Time)이다.
도 1을 참조하면, 본 발명에 따른 IC 간의 설계 적합성 체크 시스템은, IC 형명 입력부(110), 전기적 사양 데이터베이스(DB), 매칭 판단부(120), 표시부(130), 및 제어부(140)를 포함하여 이루어진다.
상기 IC 형명 입력부(110)는 설계 적합성 체크를 원하는 IC 형명을 입력받는다.
예를 들어, 상기 IC 형명 입력부(110)는 제1 IC 형명을 입력받는 제1 IC 형명 입력부(112)와, 제2 IC 형명을 입력받는 제2 IC 형명 입력부(114)로 구성가능하다. 여기서, 제1 IC는 사용자가 선정한 IC(선정 IC)일 수 있고, 제2 IC는 선정한 IC와 함께 사용하기 위한 대응하는 IC(대응 IC)일 수 있다.
예를 들어, 제1 IC 형명 입력부(112)를 통해 선정 IC를 입력받고 제2 IC 형명 입력부(114)를 통해 대상 IC를 입력받는 경우, 도 2의 입력화면이 표시부(130)를 통해 제공될 수 있고, 해당 IC의 전기적 사양이 함께 표시될 수 있다.
상기 전기적 사양 데이터베이스(DB)에는 다양한 IC들의 전기적 사양 정보가 저장되어 있다. 여기서, 전기적 사양은 IC의 입출력핀, 입출력 전압(하이/로우 동작 레벨), 상승/하강시간 파형 타임, 입력용량, DC 특성, 추천 동작 조건, 정전기 방전(ESD) 레벨 등 IC와 관련한 다양한 정보가 있을 수 있다.
상기 매칭 판단부(120)는 상기 전기적 사양 데이터베이스에 접속하여 IC 간, 예를 들어 제1 IC의 전기적 사양과 제2 IC의 전기적 사양이 매칭되는지 여부를 판단할 수 있다.
예를 들어, 상기 매칭 판단부(120)가 제1 IC의 전기적 사양과 제2 IC의 전기적 사양이 매칭되는지 여부를 판단하면, 그 매칭 결과를 도 3의 화면과 같이 표시부(130)를 통해 표시될 수 있다.
상기 표시부(130)는 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부(120)로부터 매칭결과를 포함하는 정보를 시각적으로 표시할 수 있다.
상기 제어부(140)는 각 부의 전반적인 동작을 제어하기 위한 것이다.
상기 매칭 판단부(120)는 제1 매칭 판단부(122), 제2 매칭 판단부(124), 및 제3 매칭 판단부(126)를 포함할 수 있다.
상기 제1 매칭 판단부(122)는 상기 제1 IC의 출력 하이/로우 동작 레벨이 상기 제2 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있다.
도 4는 제1 매칭 판단부(122)가 제1 IC(IC 01) 및 제2 IC(IC 02)의 입출력 하이/로우 동작 레벨을 체크하는, 즉 제1 IC(IC 01)의 출력 하이/로우 동작 레벨이 제2 IC(IC 02)의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단하는 일례를 나타내고 있다.
도 4를 참조하면, 제1 IC(IC 01)의 출력 하이 동작 레벨은 2.9~3.3V 범위이고 제2 IC(IC 02)의 입력 하이 동작 레벨은 2.7 ~3.3V 범위이므로, 제1 IC(IC 01)의 출력 하이/로우 동작 레벨이 제2 IC(IC 02)의 입력 하이/로우 동작 레벨 범위 내에 있는 것으로 판단하고, 이런 경우 하이 동작 인식에 문제가 없게 된다.
한편, 제1 IC(IC 01)의 출력 로우 동작 레벨은 0~0.6V이고 제2 IC(IC 02)의 입력 로우 동작 레벨은 0~0.3V이므로, 제1 IC(IC 01)의 출력 로우 동작 레벨이 제2 IC(IC 02)의 입력 로우 동작 레벨 범위를 벗어나는 것으로 판단하고, 이런 경우 로우 동작 인식에 문제가 있게 된다(동작이 안됨).
위의 경우와 반대로, 제1 매칭 판단부(122)는 또한 상기 제2 IC의 출력 하이/로우 동작 레벨이 상기 제1 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있다.
도 5는 제1 매칭 판단부(122)가 제2 IC(IC 02) 및 제1 IC(IC 01)의 입출력 하이/로우 동작 레벨을 체크하는, 즉 제2 IC(IC 01)의 입력 하이/로우 동작 레벨이 제1 IC(IC 02)의 출력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단하는 일례를 나타내고 있다.
도 5를 참조하면, 제2 IC(IC 02)의 출력 하이 동작 레벨은 2.7~3.3V 범위이고 제1 IC(IC 01)의 입력 하이 동작 레벨은 2.8~3.3V 범위이므로, 제2 IC(IC 02)의 입력 하이 동작 레벨이 제1 IC(IC 01)의 출력 하이 동작 레벨 범위를 벗어나는 것으로 판단하고, 이런 경우 하이 동작 인식에 문제가 있게 된다.
상기 제2 매칭 판단부(124)는 상기 제1 IC와 상기 제2 IC 사이에 연결된 회로소자의 정수값을 계산하여 상기 제2 IC의 입력전압이 상기 제1 IC의 출력전압 범위 내에 있는지 여부를 판단할 수 있다.
도 6을 참조하면, 제2 매칭 판단부(124)가 제1 IC(IC 01)와 제2 IC(IC 02) 사이에 연결된 회로소자(S)(R, L, C 소자 포함)의 정수값을 계산하여 제2 IC(IC 02)의 입력전압이 제1 IC(IC 01)의 출력전압 범위 내에 있는지 여부를 판단한다.
예를 들어, 제1 IC(IC 01)의 하이레벨 출력 전압이 2.9~3.3V라면, 제2 IC(IC 02)의 하이레벨 입력전압값(Vin) [Vin = (Z4/Z2 + Z5) × 2.9V]을 도출하여(회로소자(S)의 정수값에 제1 IC(IC 01)의 하이레벨 출력전압 최소치를 곱함) 제2 IC(IC 02)의 하이레벨 입력전압 최소치(min)인 2.7V 이상인지 여부를 체크한다. 이때, 회로소자(S)의 정수값은 자동 계산되도록 프로그램화 가능하다.
상기 제3 매칭 판단부(126)는 상기 제1 IC의 입출력 상승/하강 시간과 상기 제2 IC의 입출력 상승/하강 시간이 매칭되는지 여부를 판단할 수 있다.
IC 간 입출력 상승/하강 시간이 일치해야 하며, EMI, 노이즈 대책으로 전송라인에 직렬, 병렬로 회로소자(저항, 캐패시터 등)를 추가하므로 상승/하강 시간 특성에 문제를 발생시킬 수 있다.
따라서, 이를 방지할 목적으로 IC 간 입출력 상승/하강 시간이 매칭되는지 여부를 체크하게 된다.
예를 들어, 상승/하강 시간은 하기와 같이 산출가능하다.
Figure 112020090874284-pat00016
여기서, Vcap은 입력전압(V IN )으로부터 분배하여 캐패시터에 로드되는 전압을 나타내고, Zx는 추가된 회로소자의 합성 임피던스값이고, C L 는 회로소자 중 로드 캐패시터값이다.
즉, 상기 제3 매칭 판단부(126)는 하기 수식 1에 의해 상승/하강 시간(t)을 산출할 수 있다.
상승/하강시간(t) = 2.2 × Zx × C H ... (1)
참고로, IC 입력 포트 전송 상승/하강 시간 사양 및 IC 데이터시트 CL값의 예는 다음과 같다.
[IC 입력 포트 전송 상승/하강 시간 사양의 예]
Figure 112020054067301-pat00005
[IC 데이터시트 CL값의 예]
Figure 112020054067301-pat00006
일 실시예에서, 상기 제어부(140)는 사용자가 선택한 회로소자의 연결도(S1)가 표시되도록 상기 표시부(13)를 제어할 수 있다.
도 7은 본 발명의 일 실시예에 따른 회로소자의 연결도가 표시된 화면의 예를 나타내는 도면이다.
예를 들어, 도 7에 도시된 바와 같이, 최상단에는 회로소자의 정수값을 입력할 수 있는 테이블이 제공되고, 그 아래에는 회로소자의 연결도(S1)가 제공되고, 최하단에는 선정 IC 및 대상 IC의 전기적 사양 정보와 체크 결과가 함께 제공될 수 있다. 이때, 이들의 제공위치는 필요에 따라 변경가능함은 물론이다.
다른 실시예에서, 상기 표시부(130)는 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 스크롤러에 의해 상하방향으로 스크롤가능한 화면으로 표시하되, 상기 스크롤러에는 상기 정보에 각각 매칭된 도트들이 표시될 수 있다.
도 8를 참조하면, 정보 표시에 따른 페이지 로딩 시 정보 표시 영역에 노출되는 정보들을 고려하여 스크롤러(112)를 표시할 수 있다. 이때, 스크롤러(112)에는 복수의 도트들이 표시되고, 복수의 도트 중 적어도 일부는 정보 표시 영역에 노출되는 정보들의 위치와 매칭될 수 있다. 예를 들어, 첫 번째 도트(113)는 선정 IC의 전기적 사양의 위치와 매칭될 수 있다. 또한, 스크롤러(112)는 페이지 로딩 시 또는 화면 스크롤시 미리 설정된 시간 동안 흐리게 노출되고, 미리 설정된 시간 동안 화면 움직임이 감지되지 않는 경우, 미리 설정된 시간후 사라질 수 있다.
스크롤러(112)에 표시된 도트들 중 하나의 도트를 다른 도트로 드래그할 경우, 페이지에는 최종 도트에 매칭된 정보의 위치가 나타날 수 있다. 예를 들어, 스크롤러(112)의 두 번째 도트에서 세 번째 도트로 드래그할 경우, 두 번째 도트에 매칭된 정보(예: 제2 IC의 전기적 사양)의 위치에서 세 번째 도트에 매칭된 정보의 위치(제1 IC와 제2 IC의 전기적 사양, 매칭결과)로 이동된 페이지가 나타날 수 있다.
도 9를 참조하면, 스크롤러(112)에는 정보표시 영역에 노출되는 정보들에 매칭된 도트들이 표시될 수 있다. 이러한 정보들은 제1 IC 전기적 사양(211), 제2 IC 전기적 사양(212), 제1 및 제2 IC 전기적 사양을 포함한 매칭 결과(213), DC 특성, 추천 동작 조건, 정전기 방전(ESD) 레벨 등과 같은 기타 정보(214) 등을 포함될 수 있다. 정보들의 위치는 스크롤러(112)에 표시된 하나의 도트에 각각 매칭될 수 있다. 예를 들어, 첫 번째 도트(221)는 제1 IC 전기적 사양(211) 정보의 위치와 매칭될 수 있고, 두 번째 도트(222)는 제2 IC 전기적 사양(212) 정보의 위치와 매칭될 수 있다. 또한, 세 번째 도트(223)는 제1 및 제2 IC 전기적 사양을 포함한 매칭 결과(213) 정보의 위치와 매칭될 수 있고, 네 번째 도트(224)는 기타(214) 정보의 위치와 매칭될 수 있다. 이때, 현재 페이지에 나타난 정보와 매칭된 도트는 다른 색으로 표시될 수 있다.
일 실시예에서, 정보 단위 이동을 위해 사용자가 첫 번째 도트(221)에서 두 번째 도트(222)로 드래그할 경우, 페이지에는 두 번째 도트(222)에 매칭된 정보의 위치가 표시된다. 예를 들어, 사용자가 첫 번째 도트(221)에서 두 번째 도트(222)로 드래그할 경우(도 9의 우측 도면 참조), 페이지는 제1 IC 전기적 사양(211) 정보의 위치에서 제2 IC 전기적 사양(212) 정보의 위치로 이동할 수 있다. 또한, 사용자가 두 번째 도트(222)에서 세 번째 도트(223)로 드래그할 경우, 페이지는 제2 IC 전기적 사양(212) 정보의 위치에서 제1 및 제2 IC 전기적 사양을 포함한 매칭 결과(213) 정보의 위치로 이동할 수 있다.
일 실시예에서, 상기 표시부(130)는 사용자의 터치에 의해 입력된 정보를 출력하는 터치패널로 구성될 수 있다.
터치패널은 키보드나 마우스와 같은 입력장치를 사용하지 않고, 표시화면에 나타난 문자나 특정 위치에 사용자의 핑거(Finger), 스타일러스펜(Stylus Pen) 등에 의해 터치 조작하여 정보를 입력하는 장치이다. 터치패널은 PDA, 휴대단말 등의 모바일용 전자기기, 각종 가전제품, 현금자동입출금기 등에 사용된다.
터치패널은 핑거, 스타일러스펜에 의해 다중 오브젝트들(multiple objects)이 터치패널에 접근하거나 접촉할 때 그 다중 오브젝트들을 동시에 검출하고, 오브젝트 형상들을 훨씬 더 상세히 검출하는 것이 가능할 수 있다.
상기에서는 본 발명에 따른 실시예를 기준으로 본 발명의 구성과 특징을 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명의 사상과 범위 내에서 다양하게 변경 또는 변형할 수 있음은 본 발명이 속하는 기술분야의 당업자에게 명백한 것이며, 따라서 이와 같은 변경 또는 변형은 첨부된 특허청구범위에 속함을 밝혀둔다.
110 : IC 형명 입력부
DB : 전기적 사양 데이터베이스
120 : 매칭 판단부
130 : 표시부
140 : 제어부

Claims (6)

  1. 제1 IC 형명 및 제2 IC 형명을 입력받는 IC 형명 입력부; 전기적 사양 데이터베이스에 접속하여 상기 제1 IC의 전기적 사양과 상기 제2 IC의 전기적 사양이 매칭되는지 여부를 판단하는 매칭 판단부; 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 시각적으로 표시하는 표시부; 및 각 부의 전반적인 동작을 제어하기 위한 제어부를 포함하고, 상기 매칭 판단부는, 상기 제1 IC의 출력 하이/로우 동작 레벨이 상기 제2 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있는 제1 매칭 판단부와, 상기 제1 IC와 상기 제2 IC 사이에 연결된 회로소자의 정수값을 계산하여 상기 제2 IC의 입력전압이 상기 제1 IC의 출력전압 범위 내에 있는지 여부를 판단할 수 있는 제2 매칭 판단부와, 상기 제1 IC의 입출력 상승/하강 시간과 상기 제2 IC의 입출력 상승/하강 시간이 매칭되는지 여부를 판단할 수 있는 제3 매칭 판단부를 포함하는, IC 간의 설계 적합성 체크 시스템에 있어서,
    상기 제1 매칭 판단부는 상기 제2 IC의 출력 하이/로우 동작 레벨이 상기 제1 IC의 입력 하이/로우 동작 레벨 범위 내에 있는지 여부를 판단할 수 있고,
    상기 제3 매칭 판단부는 하기 수식 1에 의해 상승/하강 시간(t)을 산출하고,
    상기 제어부는 사용자가 선택한 상기 회로소자의 연결도가 표시되도록 상기 표시부를 제어하며,
    상기 표시부는 상기 제1 IC의 전기적 사양과, 상기 제2 IC의 전기적 사양과, 상기 매칭 판단부로부터 매칭결과를 포함하는 정보를 스크롤러에 의해 상하방향으로 스크롤가능한 화면으로 표시하되, 상기 스크롤러에는 상기 정보에 각각 매칭된 복수의 도트들이 표시되어 있으며, 상기 스크롤러에 표시된 도트들 중 하나의 도트를 다른 도트로 드래그할 경우 하나의 도트에 매칭된 정보의 위치에서 다른 도트에 매칭된 정보의 위치로 이동된 페이지가 나타나는 정보 단위 이동이 가능한 것을 특징으로 하는 IC 간의 설계 적합성 체크 시스템.
    상승/하강시간(t) = 2.2 × Zx × CH ... (1)
    여기서, Zx는 상기 회로소자의 합성 임피던스값이고, CL 는 상기 회로소자 중 로드 캐패시터값임.
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