經濟部中央標準局貝工消費合作杜印製 A7 B7 五、發明説明（i ) 本發明係關於半導體積體電路，尤關於可應用於一部 分包含著邏輯電路之一般用處理機，信號處理機，畫像處 理機等L S I中》 利用傳送電晶體之電路已在IEEE Journal of Solid-State Circuits,Vol. sc-22，No.2，April 1987 pp216-pp222 (以後稱第 1 習用技術），' Pif ferential Pass-Transistor logic’ ，及 IEEE Journal of Solidsta te Circuits ,Vol.sc-25,No.2,April 1990 pp388-pp395 (以後稱第2習用技術），'Complement ary Pass-Trans-istor logic#中揭示。以上各電路皆爲使用肯定，否定 2種邏輯之相補型邏輯電路。 另外，在 Custom Integrated Circuits Conference 1 9 9 4 Digest pp6 0 3-pp- 6 0 6 (以後第3習用技術）中揭示 一種使用單通道型MO S F E T而非使用相補型 MO S F Ε Τ之源極之傳送電晶體電路，及使用該電路之 標準晶胞方式之傅送電晶體電路設計方法。 另外，在1 9 9 4年電子資訊通信學會秋季大會演講 論文集，基礎•境界分冊PP64 (以後稱第4習用技術 )中揭示一種利用被稱爲2進位決定圓表之邏輯表現方法 之傳送電晶體電路之構成方法。在IEEE TRANSACTIONS ON COMPUTERS,Vol.C-35, No. 8, AUGUST 1 9 8 6, pp6 7 7 -pp69 1 中揭7K —種使用Binary Decision-Diagram ( 2分決定圖 表）（以後稱第5習用技術之邏輯操作之有效方法。 在特開平1 — 2 1 6 6 2 2號公報（以後稱第6習用 本紙張尺度適用f國國家標準（CNS ) Α4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) " 訂 -4 - 298686 B7 經濟部中央標準局員工消费合作社印裝 五、 發明説明 2 ) 技 術 ) 中 揭 示 一 種 將 刖 級 之 相 補 型 傳 送 電 晶 體 電 路 之 輸 出 信 硫 施 加 於 後 級 之 相 補 型 傳 送 電 晶 體 電 路 之 相 補 型 Μ 0 S F Ε Τ 之 閘 源 極 t 以 便 實 現 不 相 容 邏 輯 和 電 路 及 全 加 法 電 路 等 之 趣 rfeca. 輯 之 邏 輯 電 路 〇 在 特 開 平 1 — 2 5 6 2 1 9 號 公 報 ( 以 後 稱 第 7 習 用 技 術 ) 中 揭 示 一 種 將 前 級 之 相 補 型 傳 送 電 晶 體 電 路 之 輸 出 信 號 施 加 於 後 級 之 相 補 型 傳 送 電 晶 體 電 路 之 相 補 型 Μ 0 S F Ε Τ 之 源 極 y 以 便 實 現 不 相 容 邏 輯 和 電 路 及 全 加 法 電 路 等 之 邏 輯 之 邏 輯 電 路 〇 在 美 國 專 利 第 4 4 7 7 9 0 4 號 公 報 中 ( 以 後 稱 第 8 習 用 技 術 ) 揭 示 一 種 併 用 將 ^r-刖 級 之 相 補 型 傳 送 電 晶 體 電 路 之 輸 出 信 號 施 君 於 後 級 之 相 補 型 傳 送 電 晶 體 電 路 之 相 補 型 Μ 〇 S F E T 之 閘 極 之 方 式 及 將 前 級 之 相 補 型 傳 送 電 晶 體 電 路 之 輸 出 信 號 施 加 於 後 級 之 相 補 型 傳 送 電 晶 體 電 路 之 相 補 型 Μ 〇 S F E T 之 源 極 之 方 式 使 用 不 相 容 邏 輯 和 電 路 之 奇 偶 性 檢 測 產 生 電 路 〇 在 實 現 同 —** 邏 輯 功 能 時 與 一 般 之 C Μ 0 S 邏 輯 電 路 比 較 傳 送 電 晶 體 電 路 因 爲 所 需 之 « 晶 體 數 量 少 可 降 低 消 耗 功 率 及 防 止 延 遲 之 發 生 〇 然 而 » 因 爲 傳 送 電 晶 體 電 路 不 容 易 進 行 邏 輯 合 成 » 故 不 被 使 用 要 求 全 部 邏 輯 功 能 之 隨 機 邏 輯 電 路 中 〇 亦 即 贅 將 -1厂 刖 級 之 相 補 型 傳 送 電 晶 體 電 路 之 輸 出 信 號 施 加 於 後 級 之 相 補 型 傳 送 電 晶 CUtti 體 電 路 之 相 補 型 Μ 0 S F Ε Τ 之 閘 極 之 方 式 之 第 6 習 用 技 術 » 及 將 刖 級 之 相 補 型 傳 送 電 本紙張尺度適用中國國家橾準（CNS ) A4規格（210 X 297公釐） -5 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 3 晶體電路之輸出信號施加於後級之相補型傳送電晶體電路 之相補型MO S F E T之源極之方式之第7習用技術係被 應用於實現不相容邏輯和電路，全加法電路等之邏輯之邏 辑電路。然而，習用之第6習用技術及第7習用技術中未 揭示使用傳送電晶體電路實現全部邏輯功能所採用之方法 〇 併用將前級之相補型傅送電晶體電路之輸出信號施加 於後級之相捕型傳送電晶體電路之相補型MO S F E T之 閘極之方式及將前級之相補型傳送電晶體電路之输出信號 施加於後級之相補型傳送電晶體電路之相補型 MO S F E T之源極之方法之第8習用技術係被應用於使 用不相容邏輯和電路之奇偶性檢測產生電路。然而，第8 習用技術中亦同樣的未揭示使用傅送電晶體電路實現全部 邏輯功能所採用之方法。 爲了提供可使用要求全部邏輯功能之隨意邏輯電路之 傳送電晶體電路，必須以較少之必要電晶體數量實現複雜 之邏輯功能。 根據本發明之發明者之檢討，第8習用技術中，在驅 動後級之相補型傳送電晶體電路之相補型MO S F E T之 閘極或源極之前級之相補型傳送電晶體電路之同一導電型 之2個MO S F E T之源瀝上施加低與高之邏輯上成爲相 補關係之相補邏輯信號，不容易以較少之必要電晶體數量 實現複雜之邏輯功能。 因此，本發明之目的爲提供一種具有必要之電晶體數 本紙張尺度適用中國國家樣準（CNS > A4規格（210X297公釐） ' -6 - (請先閲讀背面之注意ί項再填寫本頁) -取. 訂 A7 B7 鍾濟部中央梯準局貝工消費合作杜印«. 五 發明説明 (4 ) | 量 少 可 降 低 消 耗 功 率 及 防 止 延 遲 可 實 現 複 雜 之 邏 輯 功 1 1 能 之 傳 送 電 晶 體 電 路 之 半 導 體積 體 電 路 〇 1 爲 了 達 成 上 述 巨 的 本 發 明 之 半 導 體稹 體 電 路 包 括 具 'ν 1 I 有 請 1 第 1 第 2 第 3 傳 送 電 晶 體 flXL 電 路 ( P 1 P Τ 2 kj 閱 1 讀 1 P T 3 ) 芝 邏 輯 電 路 邏 輯 電 路 之 第 1 第 2 第 3 傳 送 背 1 I 電 晶 體 電 路 ( P T 1 P T 2 * Ρ Τ 3 ) 之 各 傳 送 電 晶 體 ί 1 1 I 電 路 具 有 第 1 輸 入 節 點 I η 1 1 第 2 輸 入 節 點 I η 2 輸 事 項 再 1 出 節 點 ( 0 U t ) 在 第 1 輸 入 節 點 I η 1 與 輸 出 節 點 ( 填 寫 本 裝 0 U t ) 之 間 連 接 源 極 吸 極 通 路 之 第 1 電 場 效 應 型 竜 晶 體 頁 1 1 ( Q 1 ) » 及 在 第 2 輸 入 節 點 I η 2 與 輸 出 節 點 ( 0 U t 1 1 ) 之 間 連 接 源 極 吸 極 通 路 之 第 2 電 場 效 應 型 電 晶 體 ( Q 2 1 | ) 第 2 傅 送 電 晶 體 電 路 ( Ρ T 2 ) 之 第 1 電 場 效 應 型 電 訂 I 晶 體 ( Q 1 ) 之 閘 極 響 應 第 1 傳 送 電 晶 體 電 路 ( Ρ Τ 1 ) 1 .1 之 輸 出 節 點 之 信 號 第 3 傳 送 電 晶 體 電 路 ( P T 3 ) 之 第 1 1 1 電 場 效 應 型 電 晶 體 ( Q 1 ) 或第 2 電 場 效 應 型 電 晶 體 ( 1 1 一 Q 2 ) 中 之 至 少 一 方 ( Q 1 ) 之 源 極 吸 極 通 路 連 接 於 第 2 1 傳 送 電 晶 體 電 路 ( P T 2 ) 之 第 1 Λ-'Λ. 输 入 節 點 I η 1 或 输 出 1 1 節 點 ( 0 U t ) 中 之 任 一 方 在 第 1 傳 送 電 晶 體 電 路 ( 1 | P T 1 ) 之 第 1 输 入 節 點 ( I η 1 ) plft 與 第 2 輸 入 節 點 ( 1 I I η 2 ) 上 個 別 施 加 输 入 信 號 而 該 等 输 入 信 號 在 邏 輯 上 1 1 成 爲 獨 立 之 關 係 ( B G Ν D ) (第] L 2圖） < 1 1 | 上 述 本 發 明 實 施 例 之 半 導 體 積 體 電 路 中 係 採 用 關 連 1 1 於 從 第 2 傳 送 電 晶 體 電 路 之 輸 出 節 點 或 第 3 傳 送 電 晶 體 電 1 路 之 输 出 節 點 中 任 一 方 所 產 生 之 邏 辑 電 路 之 輸 出 信 Μ Μ 之 邏 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐} 一 Ί - 經濟部中央標準局属工消费合作社印製 A7 _B7 五、發明説明（） 5 輯決定，（1)在第1傳送電晶體電路與第2傳送電晶體 電路之間，將前級傳送電晶體之输出信號施加於後級傳送 電晶體之閘極之方式，而（2 )在第2傅送電晶體電路與 第3傳送電晶體電路之間係採用將前級之傳送電晶體之輸 出信號施加於後級之傳送電晶體之源極吸極通路之方式， 而（3 )在第1傳送電晶體電路之第1輸入節點與第2輸 入節點係施加採用邏輯上成爲獨立關係之輸入信號之方式 〇 因此，具有第1 ，第2，第3傳送電晶體電路之邏輯 電路之輸出信號依存於上述3種信號施加方式，可提供具 有需要之電晶體少，消耗功率降低，可防止發生延遲，可 實現複雜之邏輯功能之邏輯電路之半導體積體電路。 若變更第1 ，第2，第3傳送電晶體電路間之之連接 型態，或使施加邏輯輸入信號於第1 ，第2，第3傳送電 晶體電路之各傅送電晶體電路之第1輸入節點及第2輸入 節點之施加方法變成複雜，則可實現更複雜之邏輯功能。 本發明之具體實施例之半導體積體電路之特徵爲，第 3傳送電晶體電路（PT3)之第1電場效應型電晶體（ Q 1 )或第2電場效應型電晶體中之至少任一方（Q 1 ) 之源極吸極通路連接於第2傳送電晶體電路之第1輸入節 點（Ini)，第1傳送電晶體電路（PT1)之第1電 場效應型電晶體（Q 1 )之閘極與第2電場效應型電晶體 之閘極（Q2)因爲響應第1相補輸入信號（A，/A) 而成爲相補的導通於第1電場效應型電晶體（Q1)及第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 8 - HI ϋ ^—^1 ·111 nn am il· zr In IK ,-J^i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 _B7_ 五、發明説明（β ) 〇 2電場效應型電晶體（Q2)，第2傳送電晶體電路（ PT2)之第1電場效應型電晶體之閘極與第2電場效應 型電晶體（Q 2 )之閘極因爲響應第2相補輸入信號而成 爲相補的導通於第1電場效應型電晶體（Q1)及第2電 場效應型電晶體（Q2)，第3傳送電晶體電路（PT3 )之第1電場效應型電晶體Q 1之閘極及第2電場效應型 電晶體之閘極（Q2)因爲響應第3相補輸入信號（C， /C)而成爲相補的導通於第1電場效應型電晶體（Q1 )及第2電場效應型電晶體（Q2)，第1傳送電晶體電 路（PT1 )在輸出節點（Ou t )上產生第1相補輸入 信號（A，/A)與要供予第1輸入節點（I η 1 )之輸 入信號（Β)之邏輯積之信號（Α，Β) •第3傳送電晶 體電路（ΡΤ3)在輸出節點（Ou t )上產生第3相補 輸入信號（C，/C)與要供予第1輸入節點（I nl) 之上述輸入信號（D)之邏輯積之信號（C，D)，供給 於第2傳送電晶體電路（PT2)之第2相補輸入信號響 應從第1傳送電晶體電路（PT1 )之輸出節點（Ou t )產生之邏輯積之信號（A，B)，在第2傳送電晶體電 路（ΡΤ2)之輸出節點（Ou t )產生從第1傳送電晶 體電路（PT 1 )之輸出節點（Ou t )產生之邏輯@之 信號（A，B)與從第3傳送電晶體電路（PT3)之輸 出節點（Ou t )產生之邏輯積信號（C，D)之邏輯積 之總合信號（A.B.C.D)(第1圖）。 本發明之具體實施例之半導體積體電路之特徵爲，第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' I -j-------(裝------訂------f.···.- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作杜印製 A7 B7 五、發明説明（7 ) 3傳送電晶體電路（PT3)之第1電場效應型電晶體（ Q1)或第2電場效應型電晶體（Q2)中之任一方（ Q 1 )之源極吸極通路連接於第2傳送電晶體電路（P T 2)之輸出節點（Out)，第1傅送電晶體電路（PT 1 )之第1電場效應型電晶體（Q1 )之閘極及第&電場 效應型電晶體之閘極（Q2)因爲響應第1相補输入信號 (A，/ A)而成爲相補的導通第1電場效應型電晶體（ Q1)及第2電場效應型電晶體（Q2)，第2傳送電晶 體電路（PT2)之第1電場效應型電晶體（Q 1 )之閘 極及第2電場效應型電晶體（Q 2 )之閘極因爲響應第2 相補輸入信號而成爲相捕的導通於第1電場效應型電晶體 (Q1)及第2電場效應型電晶體（Q2)，第3傳送電 晶體電路（PT3 )之第1電場效應型電晶體（Q 1 )之 閘極及第2電場效應型電晶體（Q 2 )之閘極因爲響應於 第3相補輸入信號（D，/D)而成爲相補的導通於第1 電場效應型電晶體（Q 1 )及第2電場效應型電晶體（ Q 2 )，第1傳送電晶體電路（PT1)在輸出節點（ 〇 u t )上產生第1相補輸入信號（A，/A)與要供予 第1輸入節點（I η 1 )之輸入信號（B )之邏輯積之信 號（Α·Β)，供給於第2傳送電晶體電路（ΡΤ2)之 第2相捕輸入信號響應從第1傳送電晶體電路（PT1) 之輸出節點（Out)產生之邏輯積之信號（Α·Β), 在第2傳送電晶體電路（Ρ Τ 2 )之輸出節點上產生邏輯 積之信號（Α · Β)與第1輸入節點（I η 1 )之輸入信 本紙張尺度逋用中國國家標準（CNS〉Α4規格（2丨0Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 10 - A7 B7 五、發明説明（） 8 號（C)之邏輯積之信號（A.B.C)，供給於第3傳 送電晶體電路（PT3)之第1输入節點（1n1)之输 入信號響應從第2傳送電晶體電路（P T 2 )之輸出節點 (〇111)產生之邏輯稹之信號（八*8*(：) ’在第3 傳送電晶體電路（PT3)之輸出節點（〇u t )產生從 第2傳送電晶體電路（PT2)之輸出節點（〇u t )產 生之邏輯積之信號（A · B · C)與第3相補輸入信號（ D，/D)之邏輯積之總合信號（A，B*C*/D)( 第2圖）》 本發明之具體實施例之半導體稹體電路之特徵爲’邏 輯電路之第1 ，第2 ’第3傳送電晶體電路（PT1 ’ 經濟部中夾標準局員工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) PT2，PT3)之各傳送電晶體電路之第1電場效應型 電晶體（Q 1 )及第2電場效應型電晶體（Q2 )爲N通 道型MOSFET，從第1傳送電晶體電路（PT1 )之 輸出節點（〇u t )產生之邏輯積之信號（A · B)施加 於 COMOS 反相器（4000，4002，4003， 4004)之輸入端’從CMOS反相器（4000 ， 4002，4003 ，4004)之輸出中產生供給於第 2傳送電晶體電路（PT2 )之第2相補輸入信號（第4 圖）。 本發明之最具體實施例之半導體積體電路之特徵爲包 括與邏輯電路類似之電路構成及類似之邏輯信號供給方式 之至少2個邏輯電路（LC1’LC2)，及對2個邏輯 電路（LC1 ，LC2)之各輸出信號實施邏輯處理之合 本紙張尺度逋用中國國家標準（CNS ) A4規格（21 〇 X 297公釐） 11 A7 _____B7___ 五、發明説明（〉 9 成邏輯電路（LC12)(第3，4圖）。 以上參照圖式說明本發明之實施例。 第1 ，2圖分別表示具有本發明實施例之邏輯電路之 半導體積體電路圖。雖然無特別限制，各電路元件係利用 公知之半導體積體電路製造技術形成於1個單晶矽半導體 基板內。 . 本實施例之半導體積體電路之邏輯電路具有第1傳送 電晶體電路（PT1)，第2傳送電晶體電路（PT2) ’及第3傳送電晶體電路（PT1 ，PT2，PT3)。 第1，第2，第3傅送電晶體電路（PT1)，( P T 2 ) ，（PT3)之各傳送電晶體電路具有第1输入 節點（Ini)，第2輸入節點（In2)，輸出節點（ Out)，在第1輸入節點（Ini)與輸出節點（ 0 u t )之間連源極吸極通路之第1電場效應型電晶體（ Q 1 )，及在第2輸入節點（I n2)與輸出節點（ 〇 u t )之間連接源極吸極通路之第2電場效應型電晶體 (Q 2 )。 經濟部中央樣準局員工消费合作社印製 .^ϋ n^i ^^^1 I m n^i ml 一 t (請先閲讀背面之注意事項再填寫本頁) 第2傳送電晶體電路（PT2)之第1電場效應型電 晶體（Q1 )之閘極響應第1傳送電晶體電路（PT1 ) 之輸出節點（0 u t )之信號。第3傳送電晶體電路（ PT3)之第1電場效應型電晶體（Q1)或第2電場效 應型電晶體（Q2 )中之至少一方（Q 1 )之源極吸極通 路連接於第2傳送電晶體電路（PT2)之第1輸入節點 __( I η 1 )或输出節點（〇u t )中之任一方。第1输入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) '~ -12 - 298686 at _；_____B7__五、發明説明（） 10 信號及第2輸入信號輸入第1傳送電晶體電路（PT1) 經濟部中央樣準局負工消費合作社印製 ,( 電 2 ，c 之 ，體 S 接型 。 閘在 }係 1 Q 2 體極 2 晶 ο 連應 作 之而 2 關 C 第 c T 晶閘， 丁電型 Μ 接效 動^>, η 立 路之體 Ρ 電之 2 Ρ 型道 C 直場 及路 1Α 1 獨 電路晶 ，型 }ν，應通之而電 構電 Q 號 {爲 體電電 1 應 2Ν 1 效 Ν 器，2 結體 C 信 點成 晶體型 Τ 效 QIΤ場代相} 第 之晶體入 節上 電晶應 Ρ 場 c， Ρ 電取反 3 與 路電晶輸 入輯 送電效 ^ 電體 1 {2Τ 性 V 極 電送電輯 输邏 傳送場 路 1 晶 V 路第 Ε 極 Ν 閘 輯傳型邏 2 在 3 傳電 電第電 Ν 電，F 爲 I 之 邏 1 應之 第號 ，各 2。 體之型 I 體中 S 做 ，} 示第效準 及信 2 之第 Τ 晶路應 C。 晶路 ο 略 21 所之場位 )Λ ,} 及 Ε 電電效器器電電 Μ 省 VQ 圖路電高 1 輸 13}F 送體場相相送體型可 Ν{ 。 1 電 1 及 η 第 第 T1S 傳晶.電反反傳晶道 ，I 體極第輯第準 I 2 , PQ03 電 2S 性 3 電 通時’晶閘明 邏型位 C 與 中，CM ，送第 ο 極，送 P 此 1 電之說示道低 點號。圖 2 體型 2 傳與 Μ 爲 2 傳用。乂型}細所通成 節信 }2Τ 晶道，各極 C 做，各可 ΤΝ 應 2 詳圖 Ν 變 入入 D ， Ρ 電通 1 之閘接 之亦 ΕΙ 效 Q 更 1 之可 輸输 Ν1 ，型 ：^第} 之連 3第}}卩{ 場 C 下第} 加 11G 第 1 應爲在 3 } 別 V 在 32S 器電體以在 1 施 第第， Τ 效皆 Τ1 分ΝTQ0相 1 晶 Τ 上 之而 Β 卩場} PQ 間 I PCM 反第電 Ρ 極 —J— tn IK i HI a ^ m I n —^1· "7~ \ W i (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（2ΗΤΧ297公釐） -13 - 經濟部中央標準局貝工消費合作社印製 A7 B7_____ 五、發明説明（） 11 第2電場效應型電晶體（Q 2 )之閘極上施加’從 CMO S反相器（I NV 1 )之输出端施加邏輯輸入信號 A之反轉信號/A。在第1輸入節點（I η 1 )上施加可 變化成低位準及高位準之邏輯輸入信號Β，而在第2輸入 節點（ Ιη2)上經常施加接地電位（GND)。結果， 從第1傳送電晶體電路（ΡΤ1 )之輸出節點（Ou t ) 產生邏輯輸入信號A與邏輯輸入信號B之邏輯積之輸出信 號（A · Β )。 第1傳送電晶體電路（P T 1 )之邏輯稹之输出信號 (A · B)施加於第2傳送電晶體電路（PT2)之第1 電場效應型電晶體（Q 1 )之閘極，而從CMO S反相器 (I NV2)之輸出端施加邏輯積（A · B)之反轉信號 於第2傳送電晶體電路（P T 2 )之第2電場效應型電晶 體（Q 2 )之閘極。 在第3傳送電晶體電路（PT3)之N通道型第1電 場效應型電晶體（Q 1 )之閘極施加可變化成低位準及高 位準之邏輯输入信號C，而在第2電場效應型電晶體（Q 2)之閘極上，從CMOS反相器（I NV3)之輸出端 施加邏輯輸入信號C之反轉信號/C。在第1輸入節點（ I η 1 )上施加可變化成低位準及高位準之邏輯輸入信號 D，在第2輸入節點（I η 2 )上經常施加接地電位（ GND)。結果，從第3傳送電晶體電路（ΡΤ3)之輸 出節點（Ο u t )產生邏輯輸入信號C與邏輯輸入信號D 之邏辑積之輸出信號（C*D)。 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐) '' 一 14 一 (請先閲讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（12) 第3傳送電晶體電路（P T 3 )之邏輯積之輸出信號 (C · D)施加於第2傳送電晶體電路（PT2)之第1 輸入節點（Ini)。因爲在第2傳送電晶體電路（ PT2)之第1電場效應型電晶體（Q1 )之閘極施加第 1傳送電晶體電路（PT1 )之邏輯積之輸出信號（A · V B )，故從第2傳送電晶體電路（PT2)之输出節點 (Ou t )產生邏輯输入信號A，邏輯輸入信號B，邏輯 輸入信號C ’邏輯輸入信號D之邏輯稹之輸出信號A · B • C · D 0 如此可知第1圖中具有第1傳送電晶體電路（PT 1 )，第2傳送電晶體電路（PT2)，第3傳送電晶體電 路（P T 3 )之邏輯電路可成爲4輸入AND電路動作。 多輸入A N D電路當然成爲要求全部邏輯功能之隨機 邏輯電路之基本。關於這一點，第1圖所示實施例之邏輯 電路之資用價值極大。 第1圓所示實施例之邏輯電路不但可成爲單純之多輸 入AND電路動作，又可實現更複雜之邏輯功能。例如， 假設在第1傳送電晶體電路（PT1)之第2輸入節點（ I η 2 )不經常施加接地電位（GND)，而施加可變化 成低位準與高位準之邏輯輸入信號X之例。 該例中，從第1傳送電晶體電路（ΡΤ 1 )之輸出節 點（Ou t )產生邏輯積信號/Α · X (邏輯输入信號a 之反轉信號/A與邏輯輸入信號X之邏輯積）與邏輯積信 號A · B (邏輯输入信號A與邏輯输入信號B之邏輯積） 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 袈. 訂 -15 - 經濟部中央標準局負工消費合作社印製 A7 _B7_ 五、發明説明（13 ) 之邏輯和之信號A · B t/A，最後可從第2傅送電晶體 電路（PT2)之輸出節點（Ou t )產生極複雜之邏輯 輸出信號。 第2圖所示實施例之邏輯電路係本發明之其他實施例 。亦即在第2圖所示之實施例之灞輯電路之第1俥送電晶 體電路（PT1 )之N通道型第1電場效應型電晶體（Q 1 )之閘極上施加可變成低位準與高位準之邏輯输入信號 A，在第2電場效應型電晶體（Q2)之閘極上從 CMO S反相器（I NV 1 )之输出端施加邏輯输入信號 A之反轉信號/A。在第1输入節點（I η 1 )上施加可 變成低位準及高位準之邏輯輸入信號Β，在第2輸入節點 (Ιη2)上經常施加接地電位（GND)。結果，從第 1傳送電晶體電路（ΡΤ1 )之輸出節點（Ou t )產生 通輯输入信號A與邏輯輸入信號B之邏輯積之輸出信號A • Β β 第1傳送電晶體電路（ρτι )之邏輯稹之輸出信號 A · B施加於第2傳送電晶體電路（PT2)之第1電場 效應型電晶體（Q 1 )之閘極，而從CMO S反相器（ INV2)之输出端施加通輯積A·B之反轉信號於第2 傳送電晶體電路（P T 2 )之第2電場效應型電晶體（Q 2)之閘極上。第2輸入節點（I n2)上經常施加接地 電位（GND)。結果，從第2俥送電晶體電路（PT2 )之輸出節點（Ou t )產生邏輯輸入信號A，邏輯輸入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 -16 - 經濟部中央橾準局員工消費合作社印製 A7 __B7 五、發明説明（） 14 信號B與邏輯輸入信號C之邏輯積之輸出信號A · B · C 〇 在第3傳送電晶體電路（PT3)之第1輸入節點（ I η 1 )上施加從第2傳送電晶體電路（PT2 )之輸出 節點（Ou t )產生之邏輯積之信號A · Β ·(：，在第1 電場效應型電晶體（Q 1 )之閘極上，從CMO S反相器 ( I NV 3 )之輸出端施加邏輯輸入信號D之反轉信號/ D，在第2電場效應型電晶體（Q 2.)之閘極上施加邏輯 輸入信號D，在第2輸入節點（I η 2 )上經常施加接地 電位（G N D )。 結果，從第3傳送電晶體電路（fPT3 )之輸出節點 (〇u t )產生邏輯輸入信號A，邏輯输入信號B，邏輯 輸入信號C，與邏輯輸入信號D之邏輯積之输出信號A · B · C · / D。 第2圖所示實施例之邏輯電路不但可做爲單純之多輸 入AND電路動作，又可實現更複雜之邏輯功能。例如， 假設在不在第1傳送電晶體電路（PT1 )之第2輸入節 點（In2)，第2傳送電晶體電路（PT2)之第2輸 入節點（In2)，第3傳送電晶體電路（PT3)之第 2輸入節點（In2)上經常施加接地電位（GND)， 而係分別施加變成低位準及高位準之邏輯輸入信號X，Y ’ Z之例》該例中，最後可從第3傳送電晶體電路（PT 3 )之輸出節點（0 u t )產生極複雜之邏輯輸出信號。 如上所述，依照本發明之實施例，可變更第1 ，第2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） " ~~ -17 - I-------{装-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明（） 15 ·
，第3傳送電晶體電路（PT1) « (PT2) ， ( P T 3 )間之連接型態，或施加邏辑输入信號於第1 ，第2， 第3傳送電晶體電路（PT1 ，PT2，PT3)之各傳 送電晶體電路之第1輸入節點（I η 1 )及第2輸入節點; (I η 2 )之施加方式而實現更複雜之邏輯功能。 爲了實現這種複雜之邏輯功能，而且決定需要之電晶 體數量少，可降低消耗功率及防止發生延遲之邏輯電路之 許多傳送電晶體電路間之連接型態，及施加邏輯輸入信號 於各傳送電晶體電路之施加方式，可應用與第4習用技術 大致相同之2進位決定圖表。 第5圖爲串聯由本發明人所確立之15個傳送電晶體
電路而成之16輸入AND電路圖》該電路之輸出OUT 可產生從邏輯輸入信號Q至邏輯輸入信號A之16個邏輯 輸入信號之邏輯積輸出信號。但從邏輯輸入信號Q至輸出 OUT之臨界通路成爲15個傳送電晶體電路之串聯通路 。結果，AND電路之信號延遲變成極大。 第3圖爲利用2進位決定圖表減少信號之延遲之本發 明實施例之1 6输入AND電路。邏輯電路方塊（L C 1 ，LC2，LC3，LC4)之結構與第1圖所示電路之 結構完全相同。因此，可從邏_電路方塊（C L 1 )之輸 出中產生A · B · C · D之邏輯積信號，從邏輯電路方塊 (L C 1 )之輸出中產生A _ B . C . D之邏輯積信號， 從邏輯電路方塊（LC2)之輸出中產生E · F · G · Η之邏輯積信號，從邏輯電路方塊（L C 3 )之输出中產 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） f請先閲讀背面之注意Ϋ項再填寫本頁) 袈· 訂 -18 _ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 16 生I · J ·Κ·ί之邏輯積信號，從邏輯電路方塊（LC 4)之輸出中產生Μ·Ν·Ρ·Q之邏辑積信號。 因此，可從設在邏輯電路方塊（LC1 ，LC2)之 上位之邏輯電路方塊（LC 1 2)之输出中產生A · B · C · D · E · F · G · Η之邏輯積信號，從設在邏輯電路 方塊（LC3，LC4)之上位之邏輯電路方塊（ LC34)之輸出中產生 I · J .K.L.M.N.P· Q之邏輯稹信號。
如此，可從設在暹輯電路方塊（L C 1 2，L C 3 4 )之上位之邏輯電路方塊（L C 1 2 3 4 )之輸出中產生 A.B-C.D.E.F.G.H· I ·】.K.L.M • Ν · P · Q之邏輯積信號》此時，輸出前之臨界通道成 爲4個傳送電晶體電路之串聯狀態，可顯著的降低AND 電路之信號延遲。 第4圖表之變更一部分第3圖所示實施例之16輸入 A N D電路之結構及連接，以便恢復通過傳送電晶體電路 之信號近位準之損失之其他實施例。 亦即，在通過僅由N通道型MO S F E T所構成之傳 送電晶體電路時，信號位準受到N通道型MO S F E T之 閘極源極間之閾值電壓之影響而損失。 設在第4圖之邏輯電路方塊（LC1 ，LC2 ’ LC3，LC4，LC12，LC34，LC1234) 內部之做爲信號放大器之CM〇 S反相器（4 0 〇 〇 ’ 4001，4002，4003，4004 »4 0 0 5 ’ 玉紙張尺度適用中國國家揲準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 -19 - 經濟部中央揉準局員工消费合作社印袈 A7 B7 五、發明説明（） 17 4 0 0 6 )可恢復該閾值電壓之損失，亦即即使CMO S 反相器（4 0 0 0〜4 0 0 6 )之邏輯輸入信號之高位準 稍微降低，其輸出信號在電源電壓之高位準與接地電位之 低位準之間發生變化。 爲了反轉邏輯输入信號而將之傳送至輸出端，做爲信 號放大器之CMOS反相器（4000〜4006)中施 加信號於邏輯電路方塊（LC1 ，LC2，LC3，LC 4 )輸出級之傳送電晶體電路之施加型式被變更，而且施 加信號於邏輯電路方塊（LC12，LC34， L C 1 2 3 4 )之傳送電晶體電路之閘極之型式被變更。 然而，最後，可從邏輯電路方塊（LC 1 2 3 4)之輸出 中產生A.B.C.D.E.F-G.H·I.J.K· L.M.N.P.Q之邏輯積信號。 以上說明本發明之實施例，但本發明不受上述實施例 之限制，可在超過其要旨之範圍內變更實施。 例如傳送電晶體電路之電場效應型電晶體不限定爲矽 MOSFET，亦可使用GaAs之化合物半導體所構成 之 Μ Ο S F E T。 具有本發明之傳送電晶體電路之邏輯電路在一般用處 理機，信號處理機，畫像處理機等之LSI中，例如應用 於解讀R I S C型指令而控制指令墊行單元之隨意邏輯電 路，即可降低全部L S I之消耗功率及防止發生延遲》 依照本發明，可提供一種具有需要之電晶體數量少’ 可降低消耗功率，防止發生延遲，可實現複雜之邏輯功能 本紙浪尺度適用中國國家標率（CNS ) Α4规格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 笨· 訂 -20 - A7 B7 五、發明説明（1Q) 1 〇 之傳送電晶體電路之半導體積體電路。 圖式： 第1圖爲本發明實施例之邏輯電路圖； 第2圖爲本發明其他實施例之邏輯電路圖； 第3圖爲本發明其他章施例之16輸入AND電路圖 t 第4圖爲本發明其他實施例之16輸入AND電路圖 1 第5圖爲由本發明人所確立之16輸入AND電路圖 (請先閲讀背面之注意事項再填寫本頁) 裝_ 訂 經濟部中央標準局貝工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 21