JPS6355601A - ウオツチドツグタイマ回路 - Google Patents
ウオツチドツグタイマ回路Info
- Publication number
- JPS6355601A JPS6355601A JP61200635A JP20063586A JPS6355601A JP S6355601 A JPS6355601 A JP S6355601A JP 61200635 A JP61200635 A JP 61200635A JP 20063586 A JP20063586 A JP 20063586A JP S6355601 A JPS6355601 A JP S6355601A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- program
- execution
- timer circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000555745 Sciuridae Species 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は制御回路に設けられる９オフチドツグタイマ＠
路に関するものである。
路に関するものである。
［背景技術］
りす？チドッグタイマ回路は、例えば、ｖＪ３図に示す
ようなものであり、装置回路などに設けられてプログラ
ムに従って制御処理や演算処理を行なう制御回路などの
、例乏ばＣＰＵＩがプログラムのバグや他の悪条件によ
って所定のプログラムの順序通りに実行しな（なる、い
わゆる暴走が生じた時に、ＣＰＵＩをリセットしてプロ
グラムの最初から起動させるためにＣＰＵＩに付設され
るのものである。
ようなものであり、装置回路などに設けられてプログラ
ムに従って制御処理や演算処理を行なう制御回路などの
、例乏ばＣＰＵＩがプログラムのバグや他の悪条件によ
って所定のプログラムの順序通りに実行しな（なる、い
わゆる暴走が生じた時に、ＣＰＵＩをリセットしてプロ
グラムの最初から起動させるためにＣＰＵＩに付設され
るのものである。
）オツチドッグタイマ回路は、データバスＤＢを介して
ＣＰＵＩに接続する出力ボート２と、トリガ入力端子Ｔ
ｒｉ及ゾ出力端子ζ１を有してアップエツジの入力で作
動する第一の単安定マルチパイプレークＭ１と、トリガ
入力端子Ｔｒ２及び出力端子ｉ：Ｌ２を有してダウンエ
ツジの入力で作動する第二のｍ安定マルチパイプレー７
Ｍ２とから構成されている。以下、第一の単安定マルチ
パイプレークＭ１を第一マルチバイプレークＭ１、ｌ二
の単安定マルチパイプレークＭ２を第二マルチバイブレ
ータＭ２と称することにする。また、第−及Ｖ第二マル
チパイプレークＭ１９Ｍ２の付属回路やクリア端子など
の図示は説明に関係しないので省略することとする。こ
こで、第一マルチバイブレークＭ１の振動期間をＴとす
る。
ＣＰＵＩに接続する出力ボート２と、トリガ入力端子Ｔ
ｒｉ及ゾ出力端子ζ１を有してアップエツジの入力で作
動する第一の単安定マルチパイプレークＭ１と、トリガ
入力端子Ｔｒ２及び出力端子ｉ：Ｌ２を有してダウンエ
ツジの入力で作動する第二のｍ安定マルチパイプレー７
Ｍ２とから構成されている。以下、第一の単安定マルチ
パイプレークＭ１を第一マルチバイプレークＭ１、ｌ二
の単安定マルチパイプレークＭ２を第二マルチバイブレ
ータＭ２と称することにする。また、第−及Ｖ第二マル
チパイプレークＭ１９Ｍ２の付属回路やクリア端子など
の図示は説明に関係しないので省略することとする。こ
こで、第一マルチバイブレークＭ１の振動期間をＴとす
る。
出力ボート２はプログラムに従って、ｆｊＳ４図（ａ）
に示すようなアップエッノを持つトリガ信号を第一マル
チバイブレータＭ１のトリガ入力端子Ｔｒ１に入力する
ものである。ＣＰＵＩのプログラムは、プログラムが正
常な順序で実行されれば一定時間内に出力ボートからト
リガ信号を出力するようにプログラムされている。第一
マルチバイプレークＭ１は、最初のトリガ信号によって
立ち上がり、振動期間Ｔを経過しても次のトリガ信号が
入力されなければ出力端子α１の出力が立ち下がる。
に示すようなアップエッノを持つトリガ信号を第一マル
チバイブレータＭ１のトリガ入力端子Ｔｒ１に入力する
ものである。ＣＰＵＩのプログラムは、プログラムが正
常な順序で実行されれば一定時間内に出力ボートからト
リガ信号を出力するようにプログラムされている。第一
マルチバイプレークＭ１は、最初のトリガ信号によって
立ち上がり、振動期間Ｔを経過しても次のトリガ信号が
入力されなければ出力端子α１の出力が立ち下がる。
即ち、プログラムの実行が正常に行なわれずにＣＰＵＩ
が暴走してプログラムの所定のステップを実行しなけれ
ばトリガ信号が振動期間Ｔ以内に出力されなくなる。こ
こで、第一マルチバイプレークＭ１の出力は第二マルチ
バイブレータＭ２のトリガ入力端子Ｔｒ２に入力されて
おり、第二マルチバイブレークＭ２は、ダウンエツジ入
力で作動してリセット信号Ｓ１を出力端子こ２からＣＰ
Ｕのリセット端子π１７へ出力するものである。
が暴走してプログラムの所定のステップを実行しなけれ
ばトリガ信号が振動期間Ｔ以内に出力されなくなる。こ
こで、第一マルチバイプレークＭ１の出力は第二マルチ
バイブレータＭ２のトリガ入力端子Ｔｒ２に入力されて
おり、第二マルチバイブレークＭ２は、ダウンエツジ入
力で作動してリセット信号Ｓ１を出力端子こ２からＣＰ
Ｕのリセット端子π１７へ出力するものである。
このようなウォッチドッグタイマ回路を設けた装置回路
に使用するプログラムの開発をインサーキットエミュレ
ータにより什なう場合、実行するプログラムの所定ステ
ップの時点に所定の条件でブレークポイントなどを設け
て実行を停止させると、プログラムを実行することによ
って出力されていたトリガ信号が停止してフォッチドッ
グタイマ回路がリセット信号を出力してしまう。このた
め、’ＣＰＵＩのプログラム力ツンタはリセットされて
再起動されるのがプログラムの初期スタート時点からに
なってしまう。このため従来は、ウォッチドッグタイマ
回路を切断してリセットを防いでいたが、これではウォ
ッチドッグタイマ回「各の動作を含めたデバッグを行な
うことができないという問題があった。
に使用するプログラムの開発をインサーキットエミュレ
ータにより什なう場合、実行するプログラムの所定ステ
ップの時点に所定の条件でブレークポイントなどを設け
て実行を停止させると、プログラムを実行することによ
って出力されていたトリガ信号が停止してフォッチドッ
グタイマ回路がリセット信号を出力してしまう。このた
め、’ＣＰＵＩのプログラム力ツンタはリセットされて
再起動されるのがプログラムの初期スタート時点からに
なってしまう。このため従来は、ウォッチドッグタイマ
回路を切断してリセットを防いでいたが、これではウォ
ッチドッグタイマ回「各の動作を含めたデバッグを行な
うことができないという問題があった。
［発明の目的１
本発明は上述の問題点に鑑みて為されたものであり、回
路を動作させたまま、制御回路の実行停止及び再開が自
在なデバッグをインサーキットエミュレータにより行な
うことができるウォッチドッグタイマ回路を提供するこ
とを目的とする。
路を動作させたまま、制御回路の実行停止及び再開が自
在なデバッグをインサーキットエミュレータにより行な
うことができるウォッチドッグタイマ回路を提供するこ
とを目的とする。
［発明の開示１
本発明のウォッチドッグタイマ回路は、制御回路のプロ
グラム実行に従って適宜出力されるトリガ信号を入力す
ると共に該トリガ信号が所定期間以上中断すると制御回
路ヘリセット信号を出力するウォッチドッグタイマ回路
に於いて、実行するプログラムを読み込むための状態信
号を制御回路が出力しない期間はリセット信号を出力し
ない構成となっているので、制御回路の実行停止時にリ
セット信号が出力されることがな（、回路を動作させた
まま、制御回路の実行停止及び再開が自在なデバッグを
インサーキットエミュレータにより行なうことができる
ものである。
グラム実行に従って適宜出力されるトリガ信号を入力す
ると共に該トリガ信号が所定期間以上中断すると制御回
路ヘリセット信号を出力するウォッチドッグタイマ回路
に於いて、実行するプログラムを読み込むための状態信
号を制御回路が出力しない期間はリセット信号を出力し
ない構成となっているので、制御回路の実行停止時にリ
セット信号が出力されることがな（、回路を動作させた
まま、制御回路の実行停止及び再開が自在なデバッグを
インサーキットエミュレータにより行なうことができる
ものである。
及１九
第１図に本発明の〕オツチドッグタイマ回路の一実施例
及び周辺の構成を示す。同図及び第３図の同様の符号及
び名称は同様の部分を指すものであり、本発明と直接関
係しない部分の図示は省略しである。ウォッチドッグタ
イマ回路の植成は、後述する部分を除いて第３図に示し
た従来のウォッチドッグタイマ回路と同様であるため、
以下、共通な部分に関する説明を避ける。
及び周辺の構成を示す。同図及び第３図の同様の符号及
び名称は同様の部分を指すものであり、本発明と直接関
係しない部分の図示は省略しである。ウォッチドッグタ
イマ回路の植成は、後述する部分を除いて第３図に示し
た従来のウォッチドッグタイマ回路と同様であるため、
以下、共通な部分に関する説明を避ける。
本実施例のウォッチドッグタイマ回路は、従来のウォッ
チドッグタイマ回路の構成に加えて、制御回路であるＣ
ＰＵＩの７エツチ端子ＦＥＴＣＨと第二のマルチバイブ
レークのクリア端子ＣＬＲとがダイオードＤ１抵抗Ｒ１
コンデンサＣ及ゾバッ７アデートＧからなる回路を介し
て接続されている。ＣＰＵ１の７エツチ端子ＦＥＴＣＨ
はＣＰＵ１が実行するプログラムを記憶装置などから読
み込むための状態信号である７工ツチ信号を本実施例で
は負論理で出力する端子となっている。即ち、７工ツチ
信号は、本実施例では第２図（ｄ）に示すようなもので
あり、ＣＰＵ１は７工ツチ信号を出力することによって
記憶装置などからＣＰＵＩの動作に同期させてプログラ
ムを読み込むものであって、その有無によってｃｐｕｉ
がプログラムを実行しているか否かを判断できるもので
ある。クリア端子ＣＬＲは本実施例では負論理で入力す
るものであり、グランエツジ入力があると次のアップエ
ツジ入力まで第二マルチバイブレータが振動を停止する
ものである。７エツチ端子Ｆ Ｅ Ｔ ＣＨは、ダイオ
ードＤを介してプルアップ用の抵抗Ｒ及び充電用のコン
デンサＣからなる回路に接続し、この接続点ａはバッフ
ァデートＧを介して第二マルチバイブレータＭ１のクリ
ア端子ＣＬＲに接続されている。ダイオードＤはカソー
ド側を７エツチ端子ＦＥＴＣＨ側に向けて設けられるも
のであり、充電されるコンデンサＣを７エツチ端子ＦＥ
ＴＣＨ側へ放電すると共に、７工ツチ信号がＨとなった
時にコンデンサＣがこれによって充電されることを防止
するものである。
チドッグタイマ回路の構成に加えて、制御回路であるＣ
ＰＵＩの７エツチ端子ＦＥＴＣＨと第二のマルチバイブ
レークのクリア端子ＣＬＲとがダイオードＤ１抵抗Ｒ１
コンデンサＣ及ゾバッ７アデートＧからなる回路を介し
て接続されている。ＣＰＵ１の７エツチ端子ＦＥＴＣＨ
はＣＰＵ１が実行するプログラムを記憶装置などから読
み込むための状態信号である７工ツチ信号を本実施例で
は負論理で出力する端子となっている。即ち、７工ツチ
信号は、本実施例では第２図（ｄ）に示すようなもので
あり、ＣＰＵ１は７工ツチ信号を出力することによって
記憶装置などからＣＰＵＩの動作に同期させてプログラ
ムを読み込むものであって、その有無によってｃｐｕｉ
がプログラムを実行しているか否かを判断できるもので
ある。クリア端子ＣＬＲは本実施例では負論理で入力す
るものであり、グランエツジ入力があると次のアップエ
ツジ入力まで第二マルチバイブレータが振動を停止する
ものである。７エツチ端子Ｆ Ｅ Ｔ ＣＨは、ダイオ
ードＤを介してプルアップ用の抵抗Ｒ及び充電用のコン
デンサＣからなる回路に接続し、この接続点ａはバッフ
ァデートＧを介して第二マルチバイブレータＭ１のクリ
ア端子ＣＬＲに接続されている。ダイオードＤはカソー
ド側を７エツチ端子ＦＥＴＣＨ側に向けて設けられるも
のであり、充電されるコンデンサＣを７エツチ端子ＦＥ
ＴＣＨ側へ放電すると共に、７工ツチ信号がＨとなった
時にコンデンサＣがこれによって充電されることを防止
するものである。
以下ウォッチドッグタイマ回路の動作を説明する。ＣＰ
Ｕ１がプログラムを実行中であって７工７チ信号が出力
されている時、抵抗Ｒを介してコンデンサＣを充電する
ための電流は、７工ツチ信号がＬの時にダイオードＤを
介してＣＰＵ側へ逃がされることになる。このため、バ
フＴデー）Ｇへの入力はＬとなってクリア端子ＣＬＲへ
の入力がＨを維持するので、クリア端子ＣＬＲへのアッ
プエツジ入力はない。即ち、ウォッチドッグタイマ回路
の動作は！＠２図（ａ）〜（ｆ）の期間Ｔ２に示すよう
に、第４図（ａ）〜（ｅ）に示した従来と同様の動作を
行なうものである。一方、ｃｐｕｉがプログラム実行を
インサーキットエミュレータなどによって第２図（ｄ）
の時点Ｐで停止している時は、第２図（ａ）〜（ｂ）の
期間Ｔ１に示すように、７工ツチ信号は出力されないの
で、７エフチ端子ＦＥＴＣＨはＨを維持し続ける。この
ため、抵抗Ｒを介して流れる電流はコンデンサＣに充電
され続けるので、バッファデー）Ｇへの入力は次第に上
昇してついにはバッファデートＧの閾値を越える。この
ため、クリア端子へダウンエツジが入力されて第二マル
チバイブレータＭ２の振動は停止するので、従来のよう
に第一マルチバイブレークＭ１からダウンエツジトリガ
が入力されても第二マルチバイブレータＭ２は振動せず
、ＣＰＵＩのリセット端子Ｒ８Ｔへのリセット信号は出
力されないものである。
Ｕ１がプログラムを実行中であって７工７チ信号が出力
されている時、抵抗Ｒを介してコンデンサＣを充電する
ための電流は、７工ツチ信号がＬの時にダイオードＤを
介してＣＰＵ側へ逃がされることになる。このため、バ
フＴデー）Ｇへの入力はＬとなってクリア端子ＣＬＲへ
の入力がＨを維持するので、クリア端子ＣＬＲへのアッ
プエツジ入力はない。即ち、ウォッチドッグタイマ回路
の動作は！＠２図（ａ）〜（ｆ）の期間Ｔ２に示すよう
に、第４図（ａ）〜（ｅ）に示した従来と同様の動作を
行なうものである。一方、ｃｐｕｉがプログラム実行を
インサーキットエミュレータなどによって第２図（ｄ）
の時点Ｐで停止している時は、第２図（ａ）〜（ｂ）の
期間Ｔ１に示すように、７工ツチ信号は出力されないの
で、７エフチ端子ＦＥＴＣＨはＨを維持し続ける。この
ため、抵抗Ｒを介して流れる電流はコンデンサＣに充電
され続けるので、バッファデー）Ｇへの入力は次第に上
昇してついにはバッファデートＧの閾値を越える。この
ため、クリア端子へダウンエツジが入力されて第二マル
チバイブレータＭ２の振動は停止するので、従来のよう
に第一マルチバイブレークＭ１からダウンエツジトリガ
が入力されても第二マルチバイブレータＭ２は振動せず
、ＣＰＵＩのリセット端子Ｒ８Ｔへのリセット信号は出
力されないものである。
以上の構成の第−及び第二マルチバイブレータは、本実
施例と同様の動作をするならば、動作がアップエツジ及
びダウンエツジよるものに限らなく、アップエツジがダ
ウンエツジであってもかまわない。また、ＣＰＵ１、第
−及び第二マルチバイブレータＭ１．Ｍ２の８力端子や
入力端子も負論理だけでなく正論理などで同様の動作を
する構成としてもよい。
施例と同様の動作をするならば、動作がアップエツジ及
びダウンエツジよるものに限らなく、アップエツジがダ
ウンエツジであってもかまわない。また、ＣＰＵ１、第
−及び第二マルチバイブレータＭ１．Ｍ２の８力端子や
入力端子も負論理だけでなく正論理などで同様の動作を
する構成としてもよい。
本実施例で説明したように、ウォッチドッグタイマ回路
は、インサーキットエミュレータなどによってＣＰＵ
１のプログラム実行が停止した場合、ウォッチドッグタ
イマ回路はＣＰＵ１の実行停止を７工ツチ信号の中断か
ら判定してｃｐｕｉリセットのためのリセット信号を出
力しないので、停止しているｃｐｕｉのプログラムカウ
ンタはウォッチドッグタイマ回路の動作に影響されずに
済み、ＣＰＵ１の実行再開はプログラムカウンタに従っ
て停止する以前の続きから実行される。即ち、ウォッチ
ドッグタイマ回路は、従来のように￥Ｃ装回路などから
切り放すことなく、動作させただままで、ＣＰＵ １の
実行停止や再開が自由なデバッグをインサーキットエミ
ュレータによって行なえるものである。
は、インサーキットエミュレータなどによってＣＰＵ
１のプログラム実行が停止した場合、ウォッチドッグタ
イマ回路はＣＰＵ１の実行停止を７工ツチ信号の中断か
ら判定してｃｐｕｉリセットのためのリセット信号を出
力しないので、停止しているｃｐｕｉのプログラムカウ
ンタはウォッチドッグタイマ回路の動作に影響されずに
済み、ＣＰＵ１の実行再開はプログラムカウンタに従っ
て停止する以前の続きから実行される。即ち、ウォッチ
ドッグタイマ回路は、従来のように￥Ｃ装回路などから
切り放すことなく、動作させただままで、ＣＰＵ １の
実行停止や再開が自由なデバッグをインサーキットエミ
ュレータによって行なえるものである。
［発明の効果］
本発明のウォッチドッグタイマ回路は、制御回路のプロ
グラム実行に従って適宜出力されるトリガ信号を入力す
ると共に該トリガ信号が所定期間以上中断すると制御回
路ヘリセット信号を出力するウォッチドッグタイマ回路
に於いて、実行するプログラムを読み込むための状態信
号を制御回路が出力しない期間はリセット信号を出力し
ない植成となっているので、制御回路の実行停止時にリ
セット信号を出力することがなく、回路を動作さ
゛せだまま、制御回路ρ実行停止及び再開が自在なデバ
ッグをインサーキットエミュレータにより行なうことが
できるという効果を奏する。
グラム実行に従って適宜出力されるトリガ信号を入力す
ると共に該トリガ信号が所定期間以上中断すると制御回
路ヘリセット信号を出力するウォッチドッグタイマ回路
に於いて、実行するプログラムを読み込むための状態信
号を制御回路が出力しない期間はリセット信号を出力し
ない植成となっているので、制御回路の実行停止時にリ
セット信号を出力することがなく、回路を動作さ
゛せだまま、制御回路ρ実行停止及び再開が自在なデバ
ッグをインサーキットエミュレータにより行なうことが
できるという効果を奏する。
第１図は本発明の実施例の全体の構成図、第２図は上述
の実施例の動作波形図、第３図は従来のウォッチドッグ
タイマ回路の構成図、第４図は上述の動作波形図であり
、１は制御回路としてのＣＰＵである。
の実施例の動作波形図、第３図は従来のウォッチドッグ
タイマ回路の構成図、第４図は上述の動作波形図であり
、１は制御回路としてのＣＰＵである。
Claims (1)
- （１）制御回路のプログラム実行に従って適宜出力され
るトリガ信号を入力すると共に該トリガ信号が所定期間
以上中断すると制御回路へリセット信号を出力するウォ
ッチドッグタイマ回路に於いて、実行するプログラムを
読み込むための状態信号を制御回路が出力しない期間は
リセット信号を出力しないことを特徴とするウォッチド
ッグタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200635A JPS6355601A (ja) | 1986-08-26 | 1986-08-26 | ウオツチドツグタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200635A JPS6355601A (ja) | 1986-08-26 | 1986-08-26 | ウオツチドツグタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355601A true JPS6355601A (ja) | 1988-03-10 |
Family
ID=16427663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61200635A Pending JPS6355601A (ja) | 1986-08-26 | 1986-08-26 | ウオツチドツグタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355601A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287362A (en) * | 1992-05-18 | 1994-02-15 | Sun Microsystems, Inc. | Mechanism for implementing multiple time-outs |
| US5408643A (en) * | 1991-02-01 | 1995-04-18 | Nec Corporation | Watchdog timer with a non-masked interrupt masked only when a watchdog timer has been cleared |
-
1986
- 1986-08-26 JP JP61200635A patent/JPS6355601A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408643A (en) * | 1991-02-01 | 1995-04-18 | Nec Corporation | Watchdog timer with a non-masked interrupt masked only when a watchdog timer has been cleared |
| US5287362A (en) * | 1992-05-18 | 1994-02-15 | Sun Microsystems, Inc. | Mechanism for implementing multiple time-outs |
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