SU1213480A1 - Устройство дл контрол микропроцессорной системы - Google Patents

Abstract

Изобретение касаетс  цифровой вычислительной техники и может быть использовано при построении микропроцессорных систем и микро-ЭВМ с кон±ролем. Целью изобретени   вл етс  повьппение достоверности контрол , Ё устройстве осуществл етс  контроль . правильности функционировани  микропроцессора на уровне микроциклов и . циклов и контроль правильности счи-г тывани  информации из внешних устройств микропроцессорной системы. Устройство содержит ко бинационный преобразователь кода команды в код числа циклов и микроциклов, дешифраг тор, блок сравнени , буферный ре- гистр, два счетчика, триггер отказов , коммутатор, четыре элемента ИЛИ, п ть злементов И, элемент Ш1№- НЕ, 3 ил,, 2 табл. Од 4i 00

Description

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении микропроцессорных систем и микро-ЭВМ с контролем.

Цель изобретени  - повьшение достоверно сти контрол  ,

На фиг, 1 представлена функциональна  схема устройства дл  контрол  микропроцессорной системы; на г, 2иЗ - временные диаграммы, по сн ющие работу устройства,

Устройство (фиг, 1J содержит комбинационный преобразователь 1 кода команды в код числа циклов и микроциклов , дешифратор 2, блок 3 сравнени , буферный регистр 4, первьй счетчик 5, второй счетчик 6, триггер 7 отказов, коммутатор 8, первьй элемент ИЛИ 9, первьй элемент И 10, второй элемент ИЛИ 11, п тый.элемент И 12, третий элемент ИЛИ 13, второй элемент И 14, элемент ИЛИ-НЕ 15, четвертьй элемент И 16, третий элемент И 17, четвертый элемент-ИЛИ 18, выходную шину 19 данных контролируемой микропроцессорной системы, выходную адресную шину 20 контролируемой микропроцессорной системы, группу выходов 21 синхронизации контролируемой микропроцессорной системы, группу управл ющих выходов 22 контролируемой микропроцессорной системы, выход 23 разрешени  ввода данных контролируемой микропроцессорной системы, первую выходную шину 24 синхронизации контролируемой микропроцессорной системы , выход 25 режима ввода слова состо ни  контролируемой микропроцессорной системы, выход 26 режима ожидани  контролируемой микропроцессорной системы, выход 27 режима захвата контролируемой микропроцессорной системы, вторую выходную шину 28 синхронизации контролируемой микропроцессорной системы, выход 29 блока 3 сравнени , выход 30 п того элемента И 12, выход 31 третьего элемента ИЛИ 13, выход 32 отказа (сбо ) устройства.

Комбинационный jпреобразователь 1 kop,a команды в код числа циклов и микроциклов предназначен дл  опреде лени  по коду слова состо ни  процессора соответствующего ему числа мик- роциклов в цикле и по коду команды - количества циклов в команде.

- 10

20

213480

Дешифратор 2 .предназначен дл  определени  по коду адреса  чейки блока пам ти вида считываемой информации: команда или данные.

5 Блок 3 сравнени  предназначен дл  формировани  сигнала, указывающего на выставление : на шине адреса оче редкого адреса. Буферный регистр 4 предназначен дл  хранени  кодов адресов командБ или данньпс, по которым осуществл етс  обращение к высшим уст ройствам.

Первый счетчик 5 предназначен дл  осуществлени  счета числа реализован-

5 ных в команде циклов. Второй счетчик 6 предназначен дл  осуществлени  счета числа реализованных в цикле микро- циклов. Триггер 7 отказа предназначен дл  формировани  сигнала сбо  (отказа) объекта контрол . Коммутатор 8 предназначен дл  подачи сигнала результата контрол  правильности выполнени  циклов и команды на информационный вход триггера 7 отказов.

Первьй элемент ИЛИ 9 предназначен дл  формировани  единичного сигнала при поступлении с выхода 20 адреса кода адреса команды. Первьй элемент И 10 предназначен дл  управлени 

30, синхронизацией первого счетчика 5 Второй элемент ИЛИ 11 предназначен дп  формировани  единичного сигнала . при установке в нуль первого счетчика 5, П тый элемент И 12 предназна35 чен дл  формировани  сигнала управлени  коммутатором 8 и синхронизацией триггера 7 отказов. Третий элемент ИЛИ 13 предназначен дл  формировани  единичного сигнала при обнулении второго счетчика 6, Второй элемент И 14 предназначен дл  управлени  синхронизацией второго счетчика 6,

25

40

Элемент ИЛИ-НЕ 15 предназначен дл  формировани  разрешающего сигнала дл  четвертого элемента И 16. Четвертый элемент И 16 предназначен дп  формировани  импульсов счета дл  второго счетчика 6. Третий элемент И 17 предназначен дл  формировани  сигнала синхронизации триггера 7 отказа при проверке содержимого второго счетчика 6, Четвертый элемент Ш1И 18 предназначен дл  передачи сигнала синхро- низации на соответствующий вход триггера 7 отказа.

По входу данных устройства поступает информаци  с шины I9 данных

контролируемой микропроцессорной системы.

По входу адреса устройства постут пает информаци  с адресной шины 20 микропроцессорной системы.

По группе выходов 21 синхронизации контролируемой микропроцессорной системы поступает последовательность импульсов У (по шине 24 синхронизации ) и Yi( по шине 28 синхронизации), котора  поступает также на соответствующие входы синхронизации Y и М . микропроцессора,

С группы выходов 22 управлени  контролируемой микропроцессорной системы поступают сигналы, свидетельствующие о том, что шина данных микро-.

0000000000000000

- f

10000000000000000

20000000000000001

10000000000000000

20000000000000001

30000000000000010

10000000000000000

20000000000000001

30000000000000010

40000000000000011

0000000000000000

0000000000000000

00000000000000 10

0000000000000011

0000000000000100

Из приведенной таблищл видно,- что единичное значение сигнала на первом выходе дешифратор а по вл етс  только

процессора, находитс  в режиме ввода данных, на шине данных микпропроцес- сора выставлено слово состо ни  процессора, в микропроцессоре отсут- ствует режим ожидани  и запрещено пр мое обращение к пам ти соответственно ,

Пример вьшолнени  предлагаемого устройства фиг, 1) приведен дл  случа  проверки правильности функционировани  микропроцессорной системы, построенной.на базе микропроцессора типа К580, INTEL 8080 или другого аналогичного.

Работа дешифратора 2 при реализации команд, содержащих от одного до п ти циклов, представлена в табл, 1,

Таблица

о о о о .,.0 о 1

0000 ,,,0 о 1 0000 ,..0 о о

0000 ,..00 1 0000 ...о о о

о о о о ...0.0 о

0000..,0 о 1

0000...000

0000...о о о

0000...000

0000 ...о о 1

о о о о ....о о о о о о о ...о о о

0000 ...о о о 0000 ...000

в первом цикле команды, когда на шине адреса выставлен код адреса команды . Во всех остальньк циклах в

соответствующих командах на шине адреса выставл етс  код адресов  че-i ек,пам ти с данными, и поэтому значение соответствующего выходного сигнала дешифратора 2 равно нулю.

1 01 001001

Как видно из табл. 2, единичное значение сигнала на разрешающем выходе комбинационного преобразовател  1 по вл етс  только при реализации команд переходов. Во всех остальных случа х значение сигнала на этом выходе равно нулю, что позвол ет блокировать работу устройства, ,в случае поступлени  на вход мик -: ропроцессора кода команды перехода.

Входы и выходы предлагаемого устройства однозначно соответствуют по функциональному назначению и характе ристикам входам и выходам микропроцессора .

i 12134806

Работа комбинационного преобразо- вател  1 кода команды в код числа циклов и микроциклов при реализации одно-, двух- и трехбайтных команд 5 представлена в табл. 2,

Таблица 2

О О 1

0101

В устройстве контроль правильно- 45 сти функционировани  микропроцессорной системы осуществл етс  следующим образом.

В первом микроцикле первого Цикла на щине адреса и шине данных 50 микропроцессора выставл етс  код адреса команды и код слова состо ни  процессора соответственно. По первом коду определ етс , что адрес на шине адреса микропроцессора  вл етс  адре 55 сом команды. По второму коду определ етс  число микроциклов в первом цикле команды. В этом же микроцикле на выходе 25 системы по вл етс  сигнал , свидетельствующий о том, что на шине данных находитс  .код слова состо ни  процессора,

В очередном микроцикле по синхроимпульсу Ч , поступающему на выход 24 синхронизации системы, код числа микроцикло, уменьшенный на единицу, т.е. число (Nji -1) поступает в счетчик 6, где NJ - число микроциклов в i-M цикле j-й команды. Это необходимо дл  того, чтобы запись этого кода осуществл лась во втором цикле команды. По импульсу Ч, , поступающему с выхода 28 синхронизации системы, происходит уменьшение содержимого счетчика 6 на единицу.

Во втором цикле работы устройства с выхода 23 системы поступает единичный сигнал, свидетельствующий о том, что шина данных микропроцессора находитс  в режиме ввода информации .

В третьем микроцикле работы микропроцессора на шину данных поступает код команды, считанной из блока пам ти . По импульсу Y в этом микроцикле произойдет запись числа циклов в команде в счетчик 5.

По импульсу Ч произойдет уменьшение содержимого счетчика 6 на единицу . Так будет продолжатьс  до тех пор, пока счетчик 6 микроциклов не установитс  в нуль.

Это свидетельствует о том, что первый цикл команды выполнен. При этом произойдет уменьшение содержимого счетчика 5 на единицу.

Если реализуема  команда содержит один цикл, то после установки в нуль счетчика 6 должна произойти установк в нуль счетчика 5 при правильном функционировании микропроцессора. Если в работе микропроцессора были сбои (или возник отказ, то-в первом микроцикле очередной команды они обнаруживаютс  следующим образом В этом случае содержимое счетчика 5, или счётчика 6. или обоих счетчиков будет отличатьс  от нул . Коммутатор 8 будет открыт или по второму информационному входу, или по первому информационному входу, или по обоим одновременно, В первом микроцикле очередной команды по импульсу с выхода 28 синхронизации системы на выходе элемента И I2 по витс  единич0

5

0

5

0

5

0

5

ньй сигна л, а через врем  t, равное времени между передними фронтами импульса и импульсом на выходе 25, на выходе 25 системы по витс  также единичный сигнал.

В результате в триггер 7 отказа запишетс  единица и будет зафиксирован факт отказа. Если сбоев (отказов ) в работе контролируемой системы не возникло, то работа устройства будет продолжена. .

В том случае, если команда.реализуетс  за два и более циклов, то после реализации каждого цикла содержимое счетчика 6 должно быть равно , нулю. При этом происходит уменьшение содержимого счетчика 5 на ед - лицу. Контроль правильности реализации микроциклов осуществл етс  подачей единичного сигнала на выходе 25 системы..

Если работа микропроцессора происхо дила в цикле с нарушени миj.то факт сбо  отказа).будет зафиксирован, Контроль правильности выполнени  команды осуществл етс   роверкой на равенство нулю содержимого счетчика 5 после того, как на шине адреса . микропроцессора будет выставлен код адреса очередной команды.

Устройство работает следующим образом .

В исходном .состо нии все элементы пам ти устройства наход тс  в нулевом состо нии (входы начальной установки не показаны). Функционирование микропроцессора начинаетс  после включени  питани  с выполнени  первой команды программы, расположенной в блоке пам ти в  чейке с, нулевым значением адреса. В первом микроцикле первого цикла на шине адреса будет выставлен код адреса первой команды реализуемой программы, а на шине данных - код слова состо ни  процессора . На выходы 24 и 28 контролируй- емой системы поочередно поступают им-. пульсы Ц и Ч з. с соответствующих выходов генератора тактовых импульсов контролируемой микропроцессорной системы . Через врем  t. на выходе 25 системы по витс  единичный сигнал, который откроет второй .элемент И 14 и третий элемент И 17 и поступит на первый управл ющий вход коммутатора 8, На этом первый микроцикл работы устройства заканчиваетс .

Код адреса первой команды поступит на вход дешифратора 2 и на выход первого элемента ИЛИ 9 будет установлен единичный сигнал, который откроет первый элемент И 10 и п тый элемент И 42,

Код слова состо ни  процессора, поступив на вход комбинационного преобразовател  1, преобразуетс  в код числа микроциклов первого цик- ла и поступает со второго информа- ционного выхода преобразовател  1 на информационный вход счетчика 6, С приходом первого импульса Ч второго микроцикла на выходе второго элемента И 14 будет сформирован единичный импульс синхронизации, в результате чего код () числа микроциклов запишетс  в счетчик 6, С приходом второго импульса Ч . на выходе четвертого элемента И 16 будет сформирован единичный сигнал, по которому произойдет уменьшение на единицу содержимого счетчика 6. Через врем , t единичный сигнал с выхода 25 системы снимаетс . Через врем  t,j, равное времени задержки подачи сигнала Разрешение записи относительно импульса на выходе 23 системы будет установлен единичн сигнал. На этом работа устройства н втором микроцикле завершаетс .

35

40

45

При отсутствии сигналов Ожидание Захват в. третьем микроцикле рабО ты устройства на шине данньрс системы ; будет установлен код команда, считанной из пам ти. Этот код команды п О , ступит на вход комбинационного пре- образовател  1, Предположим, что считанна  команда не  вл етс  командой перехода. Тогда с первого информационного выхода комбинационного преобразовател  1 код числа циклов в команде поступит на информационный вход счетчи-; ка 5 .Единичный сигнал с управл ющего выхода комбинационного преобразова- . тел  1 поступит на инверсный вход первого элементами 10 и откроет его, По импульсу 4, в этом микроцикле

работы на выходе первого элемента

И 10 будет сформирован сигнал синхронизации и код числа циклов в команде будет записан в счетчик 5, По импуль- су зтом микроцикле работы содержимое счетчика 6 будет уменьшено на единицу. Через врем  t единичный

50

0

5

0

5

0

5

0

5

0

сигнал на выходе 23 системы будет сн  т,

В дальнейшем работа устройства продолжаетс  следующим образом, В каждом микроцикле цикла команды по импульсу Ч будет происходить уменьшение содержимого счетчика 6 на единицу , .

При вьшолнении последнего цикла по импульсу f в этом цикле при правильном функционировании устройства должно произойти обнуление счетчика 6, При этом, после по влени  нулевого сигнала на выходе третьего элемента ИЛИ 14 произойдет уменьшение содержимого счетчика 5 на единицу , В случае, если реализуема  команда содержит один цикл, в очередном цикле на шине 20 адреса и шине 19 данных устанавливаетс  соответствующа  информаци  и работа у :тройст - ва не отличаетс  от описанной,

В том случае, когда реализуетс  команда с числом циклов более одного во втором цикле исполнени  команды на шине данных будет установлен «од слова состо ни  процессора.

По импульсу Ч, во втором микроцикле этого цикла в счетчик 6 запишетс  код числа микроциклов во втором цикле выполнени  команды. При отсутствии сбоев (отказов) работа устройства аналогична описанной, В том случае, если реализуема  микропроцессором команда  вл етс  командой перехода, то после того как на шине данных будет установлен код, d с первого информационного выхода комбинационного преобразовател  1 на информационный вход счетчика 5 поступит код числа циклов в команде, на управл ющем ; выходе преобразовател  по витс  единичный сигнал, которьй закроет первый элемент И 10. В результате будет запрещено формирование сигнала синхронизации счетчика 5, который вследствие этого останетс  в исходном (нулевом ) состо нии. После реализации первого цикла команды перехода счетчик 6 пересчет в нулевое состо ние. Это состо ние счетчиков 5 и 6, соответствующее исходному состо нию всего устройства в целом, будет поддержит-- ватьс  до тех пор, пока микропроцессор не перейдет к реализации команды , не  вл ющейс  командой перехода .

При возникновении сбоев (.отказов) в работе микропроцессора в устройст - ве возможны следующие ситуации.

При реализации команд, содержащих один цикл, после реализации цикла счетчик 6 не устанавливаетс  в нуль; после реализации цикла счетчики 5 и 6 не устанавливаютс  в нуль; счетчик 6 устанавливаетс  в нуль, а счет- чик 5 - нет.

При реализации команд, содержащих более одного цикла после реализации i-ro цикла счетчик 6 не устанавливаетс  в нуль; после реализации послед- него цикла команды счетчик 6 .не устанавливаетс  в нуль; после реализации последнего цикла команды счетчик 6 устанавливаетс  в нуль, а счетчик 5 - нет; после реализации последнего цикла команды счетчики 5 и 6 не устанавливаютс  в нуль,

Eiyin реализуетс .команда, содержаща  один цикл, то в случае, когда после его реализации счетчик 6 не устанавливаетс  в нуль, на выходе 31 элемента ИЛИ 13 присутствует единичный сигнал, который будет поступать на первый информационный вход коммутатора 8,

R-очередном цикле соответствующа  информаци  будет установлена на шине данных и шине адреса микропроцессора Как и в случае отсутстви  сбоев (от- казов) в первом микроцикле этого цикла на выходе 25 системы по витс  едрг- ничный сигнал, которьй поступит на первый управл ющий вход коммутатора 8, формиру  на его выходе единичный сигнал, а также на открытый третий элемент ИЛИ 17, В результате этого по переднему фронту этого импульса в триггер 7 запшчетс  единица и на выходе 32 устройства будет установлен единичный сигнал,

В том случае, если после реализации цикла счетчик 6 установлен в нуль а счетчик 5 нет, то единичный сигнал с выхода второго элемента ИЛИ 1I поступит на второй информационный вход коммутатора 8. В первом цикле очередной команды по импульсу 4 с выхода 28 системы на выходе 30 второго элемента И 12 по витс  единичный сигнал, который через четвертый . элемент ИЛИ 18 поступит на С-вход триггера 7.

Единичный сигнал с выхода 30 поступит также на рторой управл ющий вход коммутатора 8, В результате чего на Д-вход триггера 7 поступает единичный сигнал. По переднему фронт синхроимпульса триггер 7 переходит в единичное состо ние,

В случае, когда после реализации цикла не произойдет установки в нуль ни счетчика 5, ни счетчика 6, то фак отказа будет зафиксирован как и во втором случае.

Если реализуема  команда содержит более одного цикла и после реализаци i-ro цикла счетчик 6 не установлен в нуль, то факт отказа будет зафиксирован как и в первом случае,

Если после реализации последнего цикла команды счетчик 6 не установле в нуль, то факт отказа также будет зафиксирован по аналогии с первым случаем.

Если после реализации последнего у цикла команды счетчик 6 устанавли ваетс  в нуль, а счетчик 5 - нет, то факт отказа будет зафиксирован также, как и во втором случае,

Если же после реализации последнего цикла не-Происходит установки в нуль ни счетчика 5, ни счетчика 6, то факт отказа будет зафиксирован как и во втором случае.

Таким образом, в предлагаемом устройстве осуществл етс  контроль правильности функционировани  микропроцессора на уровне микроциклов и циклов и контроль правильности считывани  информации из внешних устройств микропроцессорной системы.

Claims (1)

1. Формула изобретен и  

   Устройство дл  контрол  микропроцессорной системы, содержащее дещиф- ратор, первый счетчик, триггер отказа п ть элементов И и три элемента ИЛИ причем выходы дешифратора соединены с входами первого элемента ИЛИ, выход которого соединен с первым пр мым входом первого элемента И, а выходы первого счетчика соединены с входами второго элемента.ИЛИ,. отличающеес  тем, что, с целью повышени  достоверности контрол , устройство содержит комбинационный преобразователь кода команды в код чис- ла циклов и микроциклов, второй счет-:

   чик, коммутатор, буферный регистр, блок сравнени , четвертьм элемент ИЛИ и элемент ИЛИ-НЕ, причем выход кода числа циклов в команде комбинационного преобразовател  кода команды в код чисда циклов и микроциклов соединен с информационным входом первого счетчика, выход кода числа микроциклов в цикле комбинационного преобразовател  кода команды в код числа циклов и микроциклов соединен с информационным входом второго счечика , разрешающий выход комбинационного преобразовател  кода команды в код числа циклов и микроциклов соединен с ищерсным входом первого элемента И, выходы второго счетчика соединены с входами третьего элемента ИЛИ, выход которого соединен со счетным входом первого счетчика и первым информационным входом ком - мутатора, выходна  адресна  шина контролируемой микропроцессорной системы соединена с входом дешифратора , первым входом блока сравнени  и информационным входом буферного регистра, выход буферного регистра соединен с вторым входом блока сравнени , выходна  шина данных контролируемой микропроцессорной системы соединена с входом комбинационного преобразовател  кода команды в код числа циклов и микроциклов, выход разрешени  ввода данных контролиру- емой микропроцессорной системы соединен с вторым пр мым входом первого элемента И, йыход режима ввода слова состо ни  контролируемой микропроцессорной системы соединен с первым входом второго элемента И, пр мым входом третьего элемента Л и первмм управл ющим входом коммутатора , выход режима ожидани  кон.- тролируемой микропроцессорной системы соединен с инверсным входом зле мента ШШ-НЕ, выход режима захвата контролируемой микропроцессорной системы соединен с пр мым входом элемента ИЛИ-НЕ, перва  выходна  шина синхронизации контролируемой мик-

   ррпроцессорной системы соединена с вторым входом второго элемента И, третьим пр мым входом первого элемента И и входом синхронизации буферного регистра, втора  выходна  шина

   синхронизации контролируемой микропроцессорной системы соединена с первыми входами четвертого и п того элементов И, выход первого элемента ИЛИ соединен с вторым входом п того

   элемента И, выход блока сравнени  соединен с третьим входом п того элемента И, выход которого соединен с первым входом четвертого элемента ШШ, инверсньм входом третьего эле

   мента И и вторым управл ющим входом коммутатора, выход третьего элемента И соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом синхрониза11ии триггера отказа , выход коммутатора соединен с информационным входом триггера отказа, единичный выход которого  вл етс  выходом отказа устройства, выход элемента ИЛИ-НЕ соединен с вторым

   входом четвертого элемента И, выход которого соединен сО счетным входом второго счетчика, выход второго эле- мента И соединен с входом синхронизации второго счетчика, выход первого

   элемента И соединен с входом синхронизации первого счетчика, выход вто-i рого элемента ИЛИ соединен с вторым информационным входом коммутатора.

   Ф«г.З