JP2001350645A - 計算機システム - Google Patents

Abstract

(57)【要約】 【課題】 計算機システムにおいて、計算機そのものに
て発生するエラーを自動的に排除するフォールトレラン
ト機能を強化して計算機の信頼性をより高め、然もその
フォールトトレラント機能強化を低コストで実現する 【解決手段】 メモリに格納されるプログラムコードや
データを読み出して利用する際に、適宜、多数決処理器
を経過させて、それらの信頼性を高める。多数決処理器
を複数設けてもよく、バッファを設けてもよい。多数決
処理器には、複数の入力データから適宜選択を行ない選
択結果を出力データとして出力する、という機能を設け
ることもできる。プロセッサモジュール間のデータ通信
を、その多数決処理器を用いて、行うように設定するこ
ともできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機のエラーを
自動的に排除するフォールトトレラント機能を要求され
る計算機に関する。

【０００２】

【従来の技術】図４は、例えば特開平６−２５０８６８
号に示される、従来の計算機システム１の構成を表すブ
ロック図である。

【０００３】図４の計算機システム１は、 ・第1のプロセッサ２−１、２−２、２−３（以下、符
号２で総称する。）、 ・第1のプロセッサ２の演算結果など第1のプロセッサ２
から出力すべきデータを記憶する第1のメモリ４−１、
４−２、４−３（以下、符号４で総称する。）、 ・第1のメモリ４と第1のプロセッサ２とから構成される
プロセッサモジュール６−１、６−２、６−３（以下、
符号６で総称する。）、 ・３個の第1のメモリ４−１、４−２、４−３からデー
タを読み出してデータを比較して一致したものが正しい
データであると判断し出力する第1の多数決処理器８、 ・第1の多数決処理器８が出力するデータを処理して出
力する第2のプロセッサ１０、 ・第2のプロセッサ１０の実行するプログラムコードを
記憶した第2のメモリ２２により構成される。

【０００４】次に、上記計算機システム１の動作につい
て説明する。各プロセッサモジュール６は、クロック部
（図示せず。）などの制御により、同期して演算を行
い、結果を第１のメモリ４に書き込む。３個の第１のプ
ロセッサ２は、同じ処理を行うため、第１のプロセッサ
２が正常に動作していれば、３個の第１のメモリ４には
同じデータが書きこまれる。

【０００５】第２のプロセッサ１０は、第２のメモリ２
２に書きこまれているプログラムコードにしたがって、
第１のメモリ４に書きこまれたデータを読み出して処理
を行った後に外部機器などに出力する。ただし第２のプ
ロセッサ１０はデータを読み込む際、第１の多数決処理
器８を介してデータを読み込む。第１の多数決処理器８
では、読み出した３個のデータを比較し、２個以上にて
一致したデータを選択して出力する。正常動作時には３
個のデータは一致するが、第１のプロセッサ２のいずれ
かの処理中にエラーが起こった場合には、その第１のプ
ロセッサ２が出力したデータは他の第１のプロセッサが
出力したデータと異なる値となる。このとき第１の多数
決処理器８でデータを比較する処理を行えば、第１のプ
ロセッサ２のエラーを検知し、エラーの含まれない正し
いデータを、第２のプロセッサ１０に送ることができ
る。

【０００６】このように計算機システム１を構成して動
作させることによって、第１のプロセッサ２（のいずれ
か）がエラーを発生しても外部機器（図示せず。）に影
響を与えることがなく、よって処理を継続できる。この
ように、従来の計算機システム１は、第１のプロセッサ
２のエラーに関して影響が外部機器（図示せず。）に波
及するのを防止できる。

【０００７】但し、第２のプロセッサ１０又は第２のメ
モリ２２においてエラーが発生すると、そのエラーはそ
のまま外部機器（図示せず。）に出力されるてしまう。
特に、第２のメモリ２２に格納されるプログラムコード
が長期間に渡り格納されるような場合には、その格納中
にプログラムコードにエラーが生じる可能性が格納期間
に応じて相対的に高くなってしまう。第２のメモリ２２
にて発生するエラーをどのように回避するかがとりわけ
重要な問題である。

【０００８】従来の計算機システム１では、第２のプロ
セッサ１０と第２のメモリ２２とに、高信頼性部品を使
用して、エラーの確率を下げることが試みられてきた。
しかしながら、高信頼性部品は高価であり、結果として
計算機システム１全体のコストを押し上げてしまう。

【０００９】

【発明が解決しようとする課題】本発明は、計算機シス
テムにおいて、計算機そのものにて発生するエラーを自
動的に排除するフォールトレラント機能を強化して計算
機の信頼性をより高め、然もそのフォールトトレラント
機能強化を低コストで実現することを、目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記の目的を
達成するためになされたものである。本発明に係る請求
項１に記載の計算機システムは、第１のプロセッサと第
２のプロセッサを組み合わせて構成する計算機システム
である。その計算機システムにおいて、第２のプロセッ
サが処理するプログラムコード及びデータを記録する第
１のメモリと、第１のプロセッサとで、構成する、少な
くとも３個のプロセッサモジュールと、上記のプロセッ
サモジュール内の第１のメモリから同時にプログラムコ
ードを読み出し、個々のプログラムコードを比較して一
致した個数が最も多いプログラムコードを出力する第１
の多数決処理器と、上記の第１の多数決処理器が出力す
るプログラムコードに従って、各プロセッサモジュール
からデータを読み出して演算を加え、プログラムコード
で指定された外部機器に出力する第２のプロセッサと
を、備えたことを特徴とする。

【００１１】本発明に係る請求項２に記載の計算機シス
テムは、少なくとも３個のプロセッサモジュール、タイ
ミングコントローラ、第１の多数決処理器、第２の多数
決処理器、及び出力切り替え器を備える計算機システム
である。その計算機システムにおいて、プロセッサモジ
ュールは、第１のメモリと第１のプロセッサとを備え、
該第１のメモリは、出力切り替え器の動作を指定するプ
ログラムコード、及び第２の多数決処理器を経由して出
力切り替え器から出力するデータを、記録しており、タ
イミングコントローラは、プロセッサモジュールからプ
ログラムコードまたはデータが読み出されるタイミング
を制御し、第１の多数決処理器は、上記のタイミングコ
ントローラの指示に従って、複数のプロセッサモジュー
ル内の第１のメモリから同時にプログラムコードを読み
出し、プログラムコードを比較して一致した個数が最も
多いプログラムコードを出力し、第２の多数決処理器
は、上記のタイミングコントローラの指示に従って、複
数のプロセッサモジュール内の第１のメモリから同時に
データを読み出し、データを比較して一致した個数が最
も多いデータを出力し、出力切り替え器は、第２の多数
決処理器が出力するデータを第１の多数決処理器が出力
するプログラムコードで指定された外部機器に出力す
る。

【００１２】本発明に係る請求項３記載の計算機システ
ムは、少なくとも３個のプロセッサモジュール、第１の
多数決処理器、バッファメモリ、タイミングコントロー
ラ、及び出力切り替え器を備える計算機システムであ
る。その計算機システムにおいて、プロセッサモジュー
ルは、第１のメモリと第１のプロセッサとを備え、該第
１のメモリは、出力切り替え器の動作を指定するプログ
ラムコード、及び第１の多数決処理器を経由して出力切
り替え器から出力するデータを、記録しており、タイミ
ングコントローラは、プロセッサモジュールからプログ
ラムコードまたはデータが読み出されるタイミングを制
御し、第１の多数決処理器は、 ・プログラムコードを読み出す際には、上記のタイミン
グコントローラの指示に従って、複数のプロセッサモジ
ュール内の第１のメモリから同時にプログラムコードを
読み出し、プログラムコードを比較して一致した個数が
最も多いプログラムコードをバッファメモリに出力し、 ・データを読み出す際には、上記のタイミングコントロ
ーラの指示に従って、複数のプロセッサモジュール内の
第１のメモリから同時にデータを読み出し、データを比
較して最も一致した個数が多いデータを選択して出力
し、出力切り替え器は、第１の多数決処理器が出力する
データをバッファメモリに記録されたプログラムコード
で指定された外部機器に出力する。

【００１３】本発明に係る請求項４に記載の計算機シス
テムは、第１の多数決処理器及び第２の多数決処理器
は、（１）少なくとも３つの入力データまたは入力プロ
グラムコードを比較して、一致したものを出力データま
たは出力プログラムコードとして選択する処理と、
（２）複数のデータまたはプログラムコードを入力し
て、特定のデータまたはプログラムコードを選択して出
力する処理とを、行うように構成されており、プロセッ
サモジュール内の第１のメモリに記録されたプログラム
コードには、第１の多数決処理器又は第２の多数決処理
器が、上記（１）（２）の２つの処理のうちどちらの処
理を行うか、および（２）の処理を行わせる場合にどの
データまたはプログラムコードを選択するかの指示を含
んでいる、請求項２または請求項３に記載の計算機シス
テムである。

【００１４】本発明に係る請求項５に記載の計算機シス
テムは、第１の多数決処理器及び第２の多数決処理器が
出力するデータを入力して所定の演算を行い、結果を出
力切り替え器に出力する演算器を備え、プロセッサモジ
ュール内の第１のメモリに記録されたプログラムコード
には、上記の演算器においてどのような演算を行うかを
指定したコードを含んでいる、請求項２乃至請求項４に
記載の計算機システムである。

【００１５】本発明に係る請求項６に記載の計算機シス
テムは、（イ）ある期間は、第１の多数決処理器、第２
の多数決処理器又は第２のプロセッサによって、プロセ
ッサモジュールから読み出したデータのうち特定の１個
のデータを選択して出力切り替え器から出力し、出力さ
れたデータを再びプロセッサモジュールに書き込み、
（ロ）上記期間とは別の期間には、第１の多数決処理
器、第２の多数決処理器又は第２のプロセッサによっ
て、上記プロセッサモジュールとは別のプロセッサモジ
ュールから出力されたデータを選択して出力切り替え器
から出力し、出力されたデータを再びプロセッサモジュ
ールに書き込み、（ハ）更に別の期間に、上記（ロ）に
記される動作を繰り返し行い、よって、プロセッサモジ
ュール間のデータ通信を行う、請求項１乃至請求項５に
記載の計算機システムである。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明に係
る好適な実施の形態を説明する。

【００１７】実施の形態１．図１は、本発明に係る計算
機システム３の実施の形態１のブロック図を示す。

【００１８】図１の計算機システム３は、図４の計算機
システム１の構成と略同様である。即ち、第１のプロセ
ッサ２、第１のメモリ４、第１のプロセッサ２と第１の
メモリ４とを備えるプロセッサモジュール６、第１の多
数決処理器８、及び第２のプロセッサ１０を備える。

【００１９】この図１の計算機システム３の特徴は、第
２のプロセッサ１０のプログラムコードが、プロセッサ
モジュール６内の第１のメモリ４に格納されている点に
ある。３個の第１のメモリ４には、内容同一のプログラ
ムコードが格納されており、その（それらの）プログラ
ムコードは、第１の多数決処理器８を介して第２のプロ
セッサ１０に読み込まれる。

【００２０】第１の多数決処理器８は、図４の従来例の
装置がデータを読み込む場合と同様に、読み出した３個
のプログラムコードを比較し、２個以上にて一致したプ
ログラムコードを選択して出力する。第１のメモリ４の
いずれにもエラーが無い時には３個のプログラムコード
は一致するが、第１のメモリ４のいずれかにエラーが起
こった場合には、その第１のメモリ４からのプログラム
コードは他の第１のメモリ４からのプログラムコードと
異なる値となる。このとき第１の多数決処理器８でプロ
グラムコードを比較する処理を行えば、第１のメモリ４
のエラーを検知し、エラーの含まれない正しいプログラ
ムコードを第２のプロセッサ１０に送ることができる。

【００２１】このような構成にすると、従来の計算機シ
ステム１にて用いられていた程の信頼性の高いメモリ
（第２のメモリ２２）を使用しなくても、メモリ上のプ
ログラムコードに生じたエラーを排除することができ、
よって、第２のプロセッサ１０は正常に動作することが
できる。

【００２２】なお、図１の実施の形態１では、プロセッ
サモジュール６が３個である場合を示しているが、勿論
４個以上のプロセッサモジュール６を備えてもよく、そ
の場合さらに信頼性が高まることは明らかである。

【００２３】また、図１の実施の形態１では、第２のプ
ロセッサ２２は、処理対象データについて第１のメモリ
４の各々から直接読み出すように構成されているが、上
記のプログラムコードを読み込む場合と同様に、第２の
プロセッサ２２が第１の多数決処理器８を介して読み出
すように構成されてもよい。３個の第１のメモリ４に格
納される３個の（同一）データのうちいずれかを、第２
のプロセッサ２２が選択して読み出すように構成されて
もよい。その場合第２のプロセッサ２２がどの（第１
の）メモリ４のデータを読み出すかは、第２のプロセッ
サにロードされるプログラムコードにより指示されるこ
とになる。

【００２４】実施の形態１で示した計算機システム３を
用いれば、従来の計算機システム１にて用いられていた
程の信頼性の高いメモリを使用しなくとも、信頼性の高
い計算機システムを構築できる。よってメモリに係るコ
ストも下げられる。

【００２５】実施の形態２．図２は、本発明に係る計算
機システム３’の実施の形態２のブロック図を示す。

【００２６】図２の計算機システム３’の構成は、図１
の計算機システム３と略同様である。ところで、実施の
形態１では、第１のプロセッサ６及び第２のプロセッサ
１０を用いて、処理を行なうという構成を示したが、複
雑な処理は第１のプロセッサ２にて行うようにすれば、
第２のプロセッサ１０で行う処理を簡単化することが可
能になる。そのような場合、汎用的なプロセッサを用い
なくとも、ロジック回路を構成することにより第２のプ
ロセッサ１０の機能を実現することが可能である。図２
はそのような例（形態）を示す。

【００２７】図２の計算機システム３’は、 ・第１のメモリ４からデータを読み出すタイミングを制
御するタイミングコントローラ１２、 ・第１のメモリ４に格納されたプログラムコードを多数
決処理する第１の多数決処理器８、 ・第１のメモリ４から読み出したデータを多数決処理す
る第２の多数決処理器１４、 ・第２の多数決処理器１４が出力するデータに簡単な演
算を行う演算器１６、 ・どの外部機器に対してデータを出力するかを選択する
出力切り替え器１８を含む。

【００２８】次に、図２の計算機システム３’の動作に
ついて説明する。まず、第１のプロセッサ２における処
理が終了した後、タイミングコントローラ１２の指示に
よって第１のメモリ４からプログラムコードが読み出さ
れ、第１の多数決処理器８における比較処理によって、
正しいプログラムコードが選択される。そのプログラム
コードには、第２の多数決処理器１４、演算器１６、出
力切り替え器１８の動作を指定するコードが記述されて
おり、それらコードに係る指示信号が第１の多数決処理
器８から、第２の多数決処理器と演算器１６と出力切り
替え器１８とに対して、出力される。その動作とタイミ
ングが合わされてタイミングコントローラ１２の指示に
より第１のメモリ４からデータが読み出され、第２の多
数決処理器１４に送られ、第２の多数決処理器１４にお
ける比較処理によってエラーのないデータが演算器１６
に送られ、上記のプログラムコードで指定された演算が
行われた後、出力切り替え器１８から指定された機器へ
出力される。

【００２９】一方、この実施の形態２では、第２の多数
決処理器１４は、比較処理によって正しいデータを選択
するという機能だけでなく、第１のメモリ４−１、４−
２、４−３のうちの、プログラムコードにより指定され
た１つに格納されるデータを選択し、それを出力すると
いう機能を備えている。この機能を用いることにより、
ある所定時間は第２の多数決処理器１４によりデータを
１つ選択し、演算器１６ではそのデータに対して何の処
理も施さず出力切り替え器１８を介し、再び全ての第１
のメモリ４（４−１、４−２、４−３）にそのデータを
書き込み、別の所定時間には別のデータを１つ選択し、
同様に何の処理も施さないまま再び全ての第１のメモリ
４（４−１、４−２、４−３）に書き込む、という動作
を繰り返していくことができる。この動作を繰り返すこ
とにより、プロセッサモジュール６（６−１、６−２、
６−３）間において、データ通信を行うことができる。
このデータ通信により、第１のメモリ４（４−１、４−
２、４−３）に格納されるデータ間の整合性をとること
が可能になる。

【００３０】なお、図２の実施の形態２でも、プロセッ
サモジュール６が３個である場合を示しているが、勿論
４個以上のプロセッサモジュール６を備えてもよく、そ
の場合さらに信頼性が高まることは明らかである。

【００３１】実施の形態２で示した計算機システム３’
を用いれば、プロセッサと簡単なロジック回路によっ
て、低価格で信頼性の高い計算機システムを構築でき
る。

【００３２】実施の形態３．図３は、本発明に係る計算
機システム３”の実施の形態３のブロック図を示す。

【００３３】図２の計算機システム３’の構成は、図２
の計算機システム’と略同様である。実施の形態２で
は、プログラムコードを読み出す多数決処理器と、デー
タを読み出す多数決処理器とが、異なる場合を示した。

【００３４】ところで、プロセッサモジュール６からの
プログラムコードの読み出しと、プロセッサモジュール
６からのデータの読み出しとが、同一タイミングにて行
われることはない。従って、１個の多数決処理器を時分
割（タイムスライシング）で使用することにより、プロ
セッサモジュール６からのプログラムコードの読み出し
とプロセッサモジュール６からのデータの読み出しと
を、１個の多数決処理器で賄うことができる。

【００３５】上記のように多数決処理器を１個のみ用い
る場合、読み出されたプログラムコードを一時的に格納
しておく領域が必要になる。図３の実施の形態３におい
て、バッファ２０は、その一時格納領域である。また、
第１の多数決処理器８は、時分割制御されて用いられ
る。その時分割の制御は、タイミングコントローラ１２
が行なう。

【００３６】図３の実施の形態３の計算機システム３”
では、実施の形態２の計算機システム３’で用いている
演算器１６が含まれていない。勿論その演算器１６を設
けることは可能であり、設ける場合は、第１の多数決処
理器８、出力切り替え器１８及びバッファ２０の間に、
設置されることになる。さらに実施の形態３の計算機シ
ステム３”では、実施の形態２の計算機システム３’で
設けられている、出力切り替え器１８の出力を第１のメ
モリ４に再び書き込むラインが、含まれていない。勿論
そのラインを設けることも可能である。

【００３７】要するに、第１の多数決処理器８が時分割
により使用される点以外は、実施の形態２と同一の構成
とすることが可能である。

【００３８】この実施の形態３の計算機システム３”で
は、実施の形態２の計算機システム３’に比べて、さら
に簡略なシステム構成によって信頼性の高い計算機シス
テムを構築できる。

【００３９】

【発明の効果】本発明に係る請求項１に記載の計算機シ
ステムを用いれば、従来の計算機システム１にて用いら
れていた程の信頼性の高いメモリを使用しなくても、信
頼性の高い計算機システムを構築できる。よってメモリ
に係るコストも下げられる。

【００４０】本発明に係る請求項２に記載の計算機シス
テムを用いれば、タイムコントローラにより、低価格で
信頼性の高い計算機システムを構築できる。

【００４１】本発明に係る請求項３記載の計算機システ
ムを用いれば、請求項２記載の計算機システムに比べ
て、さらに簡略なシステム構成によって信頼性の高い計
算機システムを構築できる。

【００４２】本発明に係る請求項４記載の計算機システ
ムを用いれば、多数決処理器において複数の入力データ
から特定データを選択する機能が実現される。

【００４３】本発明に係る請求項５記載の計算機システ
ムを用いれば、より複雑な処理を実行でき、計算機シス
テムの処理の幅を広げることができる。

【００４４】本発明に係る請求項６記載の計算機システ
ムを用いれば、計算機システムを構成する複数のプロセ
ッサモジュール間でデータ通信を行うことができる。よ
って、プロセッサモジュールに含まれる第１のメモリ間
にて、データの整合性を取りやすくなる。

【図面の簡単な説明】

【図１】 実施の形態１の計算機システムの構成を説明
するためのブロック図である。

【図２】 実施の形態２の計算機システムの構成を説明
するためのブロック図である。

【図３】 実施の形態３の計算機システムの構成を説明
するためのブロック図である。

【図４】 従来の計算機システムの構成を説明するため
のブロック図である。

【符号の説明】

１、３、３’、３” 計算機システム、２−１、２−
２、２−３、２ 第１のプロセッサ、４−１、４−２、
４−３、４ 第１のメモリ、６−１、６−２、６−３、
６ プロセッサモジュール、８ 第１の多数決処理器、
１０ 第２のプロセッサ、１２ タイミングコントロー
ラ、１４ 第２の多数決処理器、１６ 演算器、１８
出力切り替え器、２０ バッファ、２２ 第２のメモ
リ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のプロセッサと第２のプロセッサを
   組み合わせて構成する計算機システムにおいて、 第２のプロセッサが処理するプログラムコード及びデー
   タを記録する第１のメモリと、第１のプロセッサとで、
   構成する、少なくとも３個のプロセッサモジュールと、 上記のプロセッサモジュール内の第１のメモリから同時
   にプログラムコードを読み出し、個々のプログラムコー
   ドを比較して一致した個数が最も多いプログラムコード
   を出力する第１の多数決処理器と、 上記の第１の多数決処理器が出力するプログラムコード
   に従って、各プロセッサモジュールからデータを読み出
   して演算を加え、プログラムコードで指定された外部機
   器に出力する第２のプロセッサとを備えたことを特徴と
   する計算機システム。
2. 【請求項２】 少なくとも３個のプロセッサモジュー
   ル、タイミングコントローラ、第１の多数決処理器、第
   ２の多数決処理器、及び出力切り替え器を備える計算機
   システムにおいて、 プロセッサモジュールは、第１のメモリと第１のプロセ
   ッサとを備え、該第１のメモリは、出力切り替え器の動
   作を指定するプログラムコード、及び第２の多数決処理
   器を経由して出力切り替え器から出力するデータを、記
   録しており、 タイミングコントローラは、プロセッサモジュールから
   プログラムコードまたはデータが読み出されるタイミン
   グを制御し、 第１の多数決処理器は、上記のタイミングコントローラ
   の指示に従って、複数のプロセッサモジュール内の第１
   のメモリから同時にプログラムコードを読み出し、プロ
   グラムコードを比較して一致した個数が最も多いプログ
   ラムコードを出力し、 第２の多数決処理器は、上記のタイミングコントローラ
   の指示に従って、複数のプロセッサモジュール内の第１
   のメモリから同時にデータを読み出し、データを比較し
   て一致した個数が最も多いデータを出力し、 出力切り替え器は、第２の多数決処理器が出力するデー
   タを第１の多数決処理器が出力するプログラムコードで
   指定された外部機器に出力する、計算機システム。
3. 【請求項３】 少なくとも３個のプロセッサモジュー
   ル、第１の多数決処理器、バッファメモリ、タイミング
   コントローラ、及び出力切り替え器を備える計算機シス
   テムにおいて、 プロセッサモジュールは、第１のメモリと第１のプロセ
   ッサとを備え、該第１のメモリは、出力切り替え器の動
   作を指定するプログラムコード、及び第１の多数決処理
   器を経由して出力切り替え器から出力するデータを、記
   録しており、 タイミングコントローラは、プロセッサモジュールから
   プログラムコードまたはデータが読み出されるタイミン
   グを制御し、 第１の多数決処理器は、 ・プログラムコードを読み出す際には、上記のタイミン
   グコントローラの指示に従って、複数のプロセッサモジ
   ュール内の第１のメモリから同時にプログラムコードを
   読み出し、プログラムコードを比較して一致した個数が
   最も多いプログラムコードをバッファメモリに出力し、 ・データを読み出す際には、上記のタイミングコントロ
   ーラの指示に従って、複数のプロセッサモジュール内の
   第１のメモリから同時にデータを読み出し、データを比
   較して最も一致した個数が多いデータを選択して出力
   し、 出力切り替え器は、第１の多数決処理器が出力するデー
   タをバッファメモリに記録されたプログラムコードで指
   定された外部機器に出力する、計算機システム。
4. 【請求項４】 第１の多数決処理器及び第２の多数決処
   理器は、（１）少なくとも３つの入力データまたは入力
   プログラムコードを比較して、一致したものを出力デー
   タまたは出力プログラムコードとして選択する処理と、
   （２）複数のデータまたはプログラムコードを入力し
   て、特定のデータまたはプログラムコードを選択して出
   力する処理とを、行うように構成されており、 プロセッサモジュール内の第１のメモリに記録されたプ
   ログラムコードには、第１の多数決処理器又は第２の多
   数決処理器が、上記（１）（２）の２つの処理のうちど
   ちらの処理を行うか、および（２）の処理を行わせる場
   合にどのデータまたはプログラムコードを選択するかの
   指示を含んでいる、請求項２または請求項３に記載の計
   算機システム。
5. 【請求項５】 第１の多数決処理器及び第２の多数決処
   理器が出力するデータを入力して所定の演算を行い、結
   果を出力切り替え器に出力する演算器を備え、 プロセッサモジュール内の第１のメモリに記録されたプ
   ログラムコードには、上記の演算器においてどのような
   演算を行うかを指定したコードを含んでいる、請求項２
   乃至請求項４に記載の計算機システム。
6. 【請求項６】 （イ）ある期間は、第１の多数決処理
   器、第２の多数決処理器又は第２のプロセッサによっ
   て、プロセッサモジュールから読み出したデータのうち
   特定の１個のデータを選択して出力切り替え器から出力
   し、出力されたデータを再びプロセッサモジュールに書
   き込み、（ロ）上記期間とは別の期間には、第１の多数
   決処理器、第２の多数決処理器又は第２のプロセッサに
   よって、上記プロセッサモジュールとは別のプロセッサ
   モジュールから出力されたデータを選択して出力切り替
   え器から出力し、出力されたデータを再びプロセッサモ
   ジュールに書き込み、（ハ）更に別の期間に、上記
   （ロ）に記される動作を繰り返し行い、よって、プロセ
   ッサモジュール間のデータ通信を行う、請求項１乃至請
   求項５に記載の計算機システム。