JPH05225071A

JPH05225071A - Ｒａｍテスト装置

Info

Publication number: JPH05225071A
Application number: JP4028255A
Authority: JP
Inventors: Yasushi Kamo; 靖加茂
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-02-14
Filing date: 1992-02-14
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】安価なハードウエア構成で、かつ短時間でＲ
ＡＭをテストすることができるようにする。【構成】マイクロプロセッサ１は、テスト時に所定の
テスト用データをＲＡＭ３に書き込んだ後読み出してＲ
ＡＭテスト回路４のレジスタ１１に転送し、また、同一
のテストデータを直接レジスタ１２に転送する。レジス
タ１１，１２の各出力信号が比較回路１３により比較さ
れて両データの一致または不一致が検出され、不一致の
場合に論理「１」の検出信号がフリップフロップ１４に
よりラッチされ、バッファ１５を介してバス上に読み出
される。マイクロプロセッサ１は、このバス上の検出信
号を取り込むことによりＲＡＭ３をテストする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大容量のＲＡＭ（ラン
ダムアクセスメモリ）を有するデジタル複写機、ファク
シミリ、ワークステーション、パーソナルコンピュー
タ、ＮＣ（数値制御）装置等に好適なＲＡＭテスト装置
に関する。

【０００２】

【従来の技術】近年、デジタル複写機やファクシミリ等
のＯＡ（オフィスオートメーション）機器においても、
ＲＡＭの単価の下落や高性能化の市場的要望により大規
模容量のＲＡＭが搭載されている。この大容量のＲＡＭ
を有するシステムでは、システムの立ち上げ時において
ＲＡＭの全アドレスおよび全ビットのテストやゼロクリ
アが不可欠である。また、上記ＯＡ機器では、その性格
上システムの立ち上げ時間が短いことが要求されるの
で、ＲＡＭのテストやクリアに要する時間をいかに短縮
するかが重要となる。ここで、テストを行うデータ数を
単に少なくすれば立ち上げ時間を短縮することができる
が、この方法では信頼性を損うので高速化を図るために
特別なハードウエアを設けることが提案されている。

【０００３】従来、この種のＲＡＭテスト装置として
は、例えば特開平３−１２０９８号公報に示すように、
ＲＡＭ回路の他にＲＯＭ（リードオンリメモリ）回路を
設け、更にＲＡＭテストを指示するＲＡＭテスト指示回
路と、ＲＯＭ回路のアドレスを供給するＲＯＭアドレス
レジスタ回路と、ＲＡＭ回路のアドレスを供給するＲＡ
Ｍアドレスレジスタ回路と、ＲＡＭテスト指示回路がＲ
ＡＭテストを指示したときにＲＯＭ回路の出力信号をＲ
ＡＭ回路のデータ入力に切り替える選択回路と、ＲＡＭ
テスト指示回路がＲＡＭテストを指示したときにＲＯＭ
アドレスレジスタ回路とＲＡＭアドレスレジスタ回路を
同時に順次カウントアップするカウント制御回路と、Ｒ
ＡＭ回路の読み出し時にＲＡＭ回路とＲＯＭ回路の各出
力信号の一致を検出する比較回路と、ＲＡＭテスト指示
回路がＲＡＭテストを指示したときに少なくともＲＡＭ
回路に供給される直流電圧値を指示する電圧変動指示回
路を備えている。

【０００４】また、他の従来のＲＡＭテスト装置として
は、例えば特開平２−３０６５００号公報に示すよう
に、シリアルに並べられた複数ビットの記憶要素に入力
データを順次格納する格納手段と、この格納手段の各記
憶要素の出力データを記憶する領域を有する半導体記憶
装置すなわちＲＡＭと、これらのＲＡＭと格納手段の間
に設けられ、格納手段からＲＡＭへの書き込みデータと
ＲＡＭから格納手段への読み出しデータをお互いに反転
して伝送する伝送手段を備えている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記前
者のＲＡＭテスト装置では、ＲＡＭ回路の他にＲＡＭテ
スト専用のＲＯＭ回路を備えているので高価になり、し
たがって、特に低価格の機器には実際上用いることがで
きないという問題点がある。

【０００６】また、上記後者のＲＡＭテスト装置では、
ＲＡＭへの書き込みデータとＲＡＭからの読み出しデー
タを反転する回路のみを付加するだけでよいので、上記
前者のＲＡＭテスト装置と比較してハードウエアやコス
トの増大は少ないが、マイクロプロセッサが各データを
比較するので、高速でテストすることができないという
問題点がある。

【０００７】本発明は、上記従来の問題点に鑑み、安価
なハードウエア構成で、かつ短時間でＲＡＭをテストす
ることができるＲＡＭテスト装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】第１の手段は上記目的を
達成するために、マイクロプロセッサがテストデータを
ＲＡＭに書き込み、ＲＡＭから読み出すＲＡＭテスト装
置において、前記マイクロプロセッサによりＲＡＭに書
き込まれて読み出されたデータを書き込むための第１の
記憶手段と、ＲＡＭに書き込まれたテストデータと同一
のデータを書き込むための第２の記憶手段と、前記第
１、第２の記憶手段に書き込まれた各データを比較する
比較回路とを備え、前記マイクロプロセッサが前記比較
手段の比較結果を取り込むことによりＲＡＭをテストす
ることを特徴とする。

【０００９】第２の手段は、マイクロプロセッサがテス
トデータを順次インクリメントしてＲＡＭに書き込み、
ＲＡＭから読み出すＲＡＭテスト装置において、前記マ
イクロプロセッサによりＲＡＭに書き込まれて読み出さ
れたデータを書き込むための第３の記憶手段と、前記第
３の記憶手段に対する書き込み動作をカウントするカウ
ンタと、前記カウンタのカウント値を書き込むための第
４の記憶手段と、前記第３、第４の記憶手段に書き込ま
れた各データを比較する比較回路とを備え、前記マイク
ロプロセッサは、前記比較手段の比較結果が不一致の場
合に、第３の記憶手段に書き込まれたデータを取り込む
ことによりＲＡＭをアドレス毎にテストすることを特徴
とする。

【００１０】第３の手段は、第１の手段のマイクロプロ
セッサが前記比較手段の比較結果を外部割り込み端子を
介して取り込むことによりＲＡＭのテストのエラー処理
を行うことを特徴とする。

【００１１】第４の手段は、第１又は第３の手段の比較
手段の比較結果が不一致の場合に前記第１の記憶手段に
対する次のデータの書き込みを禁止する回路を備え、前
記マイクロプロセッサは、前記比較手段の比較結果が不
一致の場合に、前記第１の記憶手段に書き込まれたデー
タを取り込むことによりＲＡＭの不良記憶素子を検出す
ることを特徴とする。

【００１２】第５の手段は、マイクロプロセッサがテス
トデータを順次インクリメントしてＲＡＭに書き込み、
ＲＡＭから読み出すＲＡＭテスト装置において、前記マ
イクロプロセッサによりＲＡＭに書き込まれて読み出さ
れたデータを書き込むための第５の記憶手段と、前記第
５の記憶手段に対する書き込み動作をカウントするカウ
ンタと、前記カウンタのカウント値を書き込むための第
６の記憶手段と、前記第５、第６の記憶手段に書き込ま
れた各データを比較する比較回路と、前記比較手段の比
較結果が不一致の場合に前記第６の記憶手段に対する次
のカウント値の書き込みを禁止する回路を備え、前記マ
イクロプロセッサは、前記比較手段の比較結果が不一致
の場合に、第６の記憶手段に書き込まれたカウント値を
取り込むことによりＲＡＭの不良アドレスを検出するこ
とを特徴とする。

【００１３】第６の手段は、第１の手段においてダイレ
クトメモリアクセスコントローラがＲＡＭに書き込まれ
たデータを読み出して前記第１の記憶手段に書き込むこ
とを特徴とする。

【００１４】第７の手段は、第６の手段のダイレクトメ
モリアクセスコントローラが前記比較手段の比較結果が
不一致の場合にデータ転送を中止することを特徴とす
る。

【００１５】第８の手段は、第６の手段のダイレクトメ
モリアクセスコントローラのデータ転送終了信号と前記
比較手段の比較結果の論理和信号をマイクロプロセッサ
の外部割り込み端子に出力する論理和手段を備え、前記
マイクロプロセッサは、割り込み処理ルーチンによりテ
スト処理を終了することを特徴とする。

【００１６】第９の手段は、第６の手段の第１、第２の
記憶手段と比較回路が前記ダイレクトメモリアクセスコ
ントローラ内に設けられていることを特徴とする。

【００１７】第１０の手段は、第９の手段のダイレクト
メモリアクセスコントローラが比較回路の比較結果を前
記プロセッサに出力するためのバッファを備えているこ
とを特徴とする。

【００１８】第１１の手段は、第９又は第１０の手段に
おけるダイレクトメモリアクセスコントローラが比較回
路の比較結果が不一致の場合に動作を停止することを特
徴とする。

【００１９】第１２の手段は、第６の手段の第１、第２
の記憶手段と比較回路が前記マイクロプロセッサ内に設
けられていることを特徴とする。

【００２０】第１３の手段は、第１２の手段のマイクロ
プロセッサが比較回路の比較結果を取り込むためのバッ
ファを備えていることを特徴とする。

【００２１】

【作用】第１の手段では上記構成により、マイクロプロ
セッサが比較手段の比較結果を取り込むことによりＲＡ
Ｍをテストし、従来例のようにマイクロプロセッサが各
データを比較しないので、短時間でＲＡＭをテストする
ことができる。また、第１、第２の記憶手段と比較回路
によりテスト回路を構成することができるので、安価な
ハードウエアで構成することができる。

【００２２】第２の手段では、マイクロプロセッサが比
較手段の比較結果が不一致の場合に、第３の記憶手段に
書き込まれたデータが取り込まれてアドレス毎にテスト
されるので、ＲＡＭの連続したアドレスの記憶素子のシ
ョート等を検出することができる。

【００２３】第３の手段では、マイクロプロセッサが前
記比較手段の比較結果を外部割り込み端子を介して取り
込むので、比較手段の比較結果が不一致の場合にマイク
ロプロセッサが外部割り込みによりテストを中止するこ
とができ、したがって、短時間でＲＡＭをテストするこ
とができる。

【００２４】第４の手段では、マイクロプロセッサが前
記比較手段の比較結果が不一致の場合に、前記第１の記
憶手段に書き込まれたデータを取り込むので、ＲＡＭを
記憶素子単位でテストすることができる。

【００２５】第５の手段では、マイクロプロセッサが前
記比較手段の比較結果が不一致の場合に、第６の記憶手
段に書き込まれたカウント値を取り込むので、ＲＡＭを
アドレス毎にテストすることができる。

【００２６】第６の手段では、ダイレクトメモリアクセ
スコントローラがＲＡＭに書き込まれたデータを読み出
して前記第１の記憶手段に書き込むので、マイクロプロ
セッサがこの間ＲＡＭテスト以外の他の処理を行うこと
ができ、したがって、システム全体のスループットを向
上することができる。

【００２７】第７の手段では、ダイレクトメモリアクセ
スコントローラが前記比較手段の比較結果が不一致の場
合にデータ転送を中止するので、不一致の際のアドレス
が保存され、したがって、ＲＡＭをアドレス毎にテスト
することができる。

【００２８】第８の手段では、ダイレクトメモリアクセ
スコントローラのデータ転送終了信号と前記比較手段の
比較結果の論理和信号がマイクロプロセッサの外部割り
込み端子に入力するので、テストの正常、異常にかかわ
らずマイクロプロセッサが割り込みルーチンにより処理
を行うことができ、したがって、マイクロプロセッサの
プログラムを簡略化、高速化することができる、また、
マイクロプロセッサの外部割り込み端子を増加する必要
がない。

【００２９】第９の手段では、第１、第２の記憶手段と
比較回路が前記ダイレクトメモリアクセスコントローラ
内に設けられているので、このダイレクトメモリアクセ
スコントローラを用いたシステムにおいて、短時間でＲ
ＡＭをテストすることができる。

【００３０】第１０の手段では、ダイレクトメモリアク
セスコントローラが比較回路の比較結果を前記プロセッ
サに出力するためのバッファを備えているので、ダイレ
クトメモリアクセスコントローラを用いたシステムにお
いて、短時間でＲＡＭをテストすることができる。

【００３１】第１１の手段では、ダイレクトメモリアク
セスコントローラが比較回路の比較結果が不一致の場合
に動作を停止するので、マイクロプロセッサが外部割り
込みによりテストを中止することができ、したがって、
短時間でＲＡＭをテストすることができる。

【００３２】第１２の手段では、第１、第２の記憶手段
と比較回路が前記マイクロプロセッサ内に設けられてい
るので、このマイクロプロセッサを用いたシステムにお
いて、短時間でＲＡＭをテストすることができる。

【００３３】第１３の手段では、マイクロプロセッサが
比較回路の比較結果を取り込むためのバッファを備えて
いるので、このマイクロプロセッサを用いたシステムに
おいて、短時間でＲＡＭをテストすることができる。

【００３４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係るＲＡＭテスト装置の一実施例
におけるＲＡＭテスト回路の詳細な構成を示すブロック
図、図２は図１のＲＡＭテスト回路を有するＲＡＭテス
ト装置の概略構成を示すブロック図、図３は図２のマイ
クロプロセッサの動作を説明するためのフローチャート
である。

【００３５】先ず、図２を参照して本実施例のＲＡＭテ
スト装置の概略構成を説明すると、この回路では、マイ
クロプロセッサ１と、マイクロプロセッサ１のプログラ
ムが予め格納されたＲＯＭ２と、マイクロプロセッサ１
の作業エリア等を有し、また被テスト回路でもあるＲＡ
Ｍ３とＲＡＭテスト回路４が同一のバスに接続されてい
る。マイクロプロセッサ１は、ＲＡＭ３に対してデータ
の書き込み及び読み出しを行い、また、テスト時に所定
のテスト用データをＲＡＭ３に書き込んだ後読み出し、
ＲＡＭテスト回路４に転送する。なお、ＲＡＭ３は後述
するように、第０番地から第Ｎ番地までのエリアを有
し、また、この各エリアには（Ｍ＋１）種類のデータが
格納可能である。

【００３６】次に、図１を参照してＲＡＭテスト回路４
の詳細な構成を説明する。レジスタ（Ａ，Ｂ）１１，１
２はともに、マイクロプロセッサ（ＣＰＵ）１のデータ
バスの幅（例えば８〜３２ビット）分のビット数で構成
されている。レジスタ１１，１２の入力端子は上記デー
タバス（Ｄａｔａ）に直結され、データがマイクロプロ
セッサ１からの書き込み制御信号（／ＷＲＡ），（／Ｗ
ＲＢ）（以下、表記の都合上「／」は反転信号として用
いる）によりそれぞれ書き込まれる。そして、レジスタ
１１，１２の各出力信号が比較回路１３により比較さ
れ、一致または不一致が検出される。

【００３７】比較回路１３はレジスタ１１，１２の各出
力信号が不一致の場合に論理「１」の１ビットの検出信
号を出力し、この検出信号はマイクロプロセッサ１から
の書き込み信号（／ＷＲＡ）でフリップフロップ１４に
よりラッチされる。尚、フリップフロップ１４によりラ
ッチされた信号は、マイクロプロセッサ１からのクリア
信号（／ＣＬＲ）により消去される。そして、フリップ
フロップ１４によりラッチされた１ビット信号は、マイ
クロプロセッサ１からの読み出し制御信号（／ＲＤＣ）
により読み出しバッファ１５を介してバス上に読み出さ
れる。

【００３８】次に、図３を参照してマイクロプロセッサ
１の動作を説明する。テストデータｍを「０」にセット
し（ステップＳ１）、そしてＲＡＭ３の番地を示すカウ
ンタｎを「０」にセットし（ステップＳ２）、テストデ
ータｍ（＝「０」）をＲＡＭ３の番地ｎ（＝「０」）に
書き込む（ステップＳ３）。次いで、カウンタｎを１つ
インクリメントしてステップＳ４，Ｓ５からステップＳ
３に戻り、テストデータｍ（＝「０」）をＲＡＭ３の全
番地「０」〜「Ｎ」に書き込む。

【００３９】そして、この同一のテストデータｍ（＝
「０」）をレジスタ（Ｂ）１２に書き込み（ステップＳ
６）、カウンタｎを「０」にリセットした後（ステップ
Ｓ７）、テストデータｍ（＝「０」）をＲＡＭ３から読
み出してレジスタ（Ａ）１１に転送する（ステップＳ
８）。次いでカウンタｎを１つインクリメントしてステ
ップＳ９，Ｓ１０からステップＳ８に戻り、ＲＡＭ３の
全番地「０」〜「Ｎ」に書き込まれたテストデータｍを
読み出してレジスタ１１に書き込む。

【００４０】そして、比較回路１３の比較結果を読み出
しバッファ１５から読み出し（ステップＳ１１）、「不
一致」の場合にエラー処理を行う（ステップＳ１２）。
比較結果が「一致」の場合にはテストデータｍを１つイ
ンクリメントしてステップＳ１３，Ｓ１４からステップ
Ｓ２に戻り、以下同様に、テストデータ「１」〜「Ｍ」
についてテストを行う。

【００４１】したがって、上記実施例によれば、マイク
ロプロセッサ１がテストデータｍを順次ＲＡＭ３の各エ
リアに書き込んで読み出し、レジスタ１１に転送して比
較結果を取り込むだけでＲＡＭ３をテストすることがで
きるので、マイクロプロセッサ１がソフトウエアで比較
を行う必要がない。したがって、安価なハードウエア構
成で、かつ短時間でＲＡＭをテストすることができる。

【００４２】つぎに、図４〜図６を参照して第２の実施
例を説明する。図４は第２の実施例におけるＲＡＭテス
ト回路４ａを示すブロック図、図５は第２の実施例にお
けるマイクロプロセッサの動作を動作を説明するための
フローチャート、図６は第２の実施例におけるテストデ
ータを示す説明図である。

【００４３】この第２の実施例では、図４に示すように
カウンタ１６は、マイクロプロセッサからのロード信号
（／ＬＯＡＤ）により初期設定可能であり、入力端子が
データバスに接続されてレジスタ１１に対する書き込み
信号（／ＷＲＡ）をカウントアップする。そして、レジ
スタ１２は、データ入力端子がスイッチＳＷ１を介して
データバス又はカウンタ１６の出力端子に選択的に接続
され、書き込み制御信号としてスイッチＳＷ２を介して
マイクロプロセッサ１からの書き込み制御信号（／ＷＲ
Ａ）又は（／ＷＲＢ）が入力する。

【００４４】この第２の実施例は２つのテストモードを
有し、マイクロプロセッサの制御によりスイッチＳＷ
１，ＳＷ２が端子ａ側に接続されている場合には第１の
実施例と同一である。他方。スイッチＳＷ１，ＳＷ２が
端子ｂ側に接続されている場合には、カウンタ１６が初
期設定値からレジスタ１１に対する書き込み制御信号
（／ＷＲＡ）をカウントアップし、このカウント値が書
き込み制御信号（／ＷＲＡ）でレジスタ１２に書き込ま
れる。

【００４５】図５において、まずカウンタ１６の初期設
定値を示すカウンタＰを「０」にセットし（ステップＳ
２１）、ついでこの値Ｐをテストデータｍにセットし、
また、ＲＡＭ３の番地を示すカウンタｎを「０」にセッ
トする（ステップＳ２２）。そして、テストデータｍ
（＝「０」）をＲＡＭ３の番地ｎ（＝「０」）に書き込
み（ステップＳ２３）、テストデータｍをインクリメン
トする（ステップＳ２４）。次いで、カウンタｎを１つ
インクリメントしてステップＳ２５，Ｓ２６からステッ
プＳ２３に戻り、図６に示すようにテストデータｍ（＝
「０」〜「Ｎ」）をそれぞれＲＡＭ３の全番地「０」〜
「Ｎ」に書き込む。

【００４６】そして、値Ｐをカウンタ１６に初期設定し
（ステップＳ２７）、カウンタｎを「０」にセットした
後（ステップＳ２８）、テストデータｍ（＝「０」）を
ＲＡＭ３から読み出してレジスタ１１に転送する（ステ
ップＳ２９）。そして、カウンタｎを１つインクリメン
トしてステップＳ３０，Ｓ３１からステップＳ２９に戻
り、ＲＡＭ３の番地「０」〜「Ｎ」にそれぞれ書き込ま
れたテストデータｍ（＝「０」〜「Ｎ」）を読み出して
レジスタ１１に書き込む。

【００４７】そして、比較回路１３の比較結果を読み出
しバッファ１５から読み出し（ステップＳ３２）、「不
一致」の場合にエラー処理を行う（ステップＳ３３）。
比較結果が「一致」の場合には値Ｐを１つインクリメン
トしてステップＳ３４，Ｓ３５からステップＳ２２に戻
る。以下同様に、ＲＡＭ３の番地「０」〜「Ｎ」にそれ
ぞれテストデータ「１」〜を書き込んでテストを行う。

【００４８】したがって、上記実施例によれば、図６に
示すようにＲＡＭ３の各エリアに対してその番地をデー
タとして書き込むことにより、比較結果を取り込むだけ
でＲＡＭ３をテストすることができるので、マイクロプ
ロセッサ１がソフトウエアで比較を行う必要がない。し
たがって、安価なハードウエア構成で、かつ短時間でＲ
ＡＭをテストすることができる。また、この第２の実施
例によれば、ＲＡＭ３の連続したアドレスの記憶素子の
ショート等を検出することができる。

【００４９】次に、図７〜図９を参照して第３の実施例
を説明する。図７は第３の実施例におけるＲＡＭテスト
回路４ｂを示すブロック図、図８は図７のＲＡＭテスト
回路４ｂを有するＲＡＭテスト装置の概略構成を示すブ
ロック図、図９は図７のマイクロプロセッサの動作を説
明するためのフローチャートである。この第３の実施例
では、図７及び図８に示すようにフリップフロップ１４
によりラッチされた信号がマイクロプロセッサ１ａの外
部割り込み端子に出力され、マイクロプロセッサ１ａは
割り込みルーチンによりエラー処理を行うように構成さ
れている。

【００５０】図９において、ステップＳ４１〜Ｓ５０に
示すマイクロプロセッサ１ａの動作は、図３に示すステ
ップＳ１〜Ｓ１０に示す動作と同一であり、テストデー
タｍをＲＡＭ３の全番地「０」〜「Ｎ」に書き込み（ス
テップＳ４１〜Ｓ４５）、同一のテストデータｍ（＝
「０」）をレジスタ１２に書き込み（ステップＳ４
６）、ＲＡＭ３の全番地「０」〜「Ｎ」に書き込まれた
テストデータｍを読み出してレジスタ１１に書き込む
（ステップＳ４７〜Ｓ５０）。

【００５１】そして、比較結果が不一致の場合、フリッ
プフロップ１４によりラッチされた論理「１」がマイク
ロプロセッサ１ａの外部割り込み端子に入力し、マイク
ロプロセッサ１ａは割り込みルーチンによりエラー処理
を行う。尚、比較結果が「一致」の場合には、テストデ
ータｍを１つインクリメントしてステップＳ５１，Ｓ５
２からステップＳ４２に戻り、テストデータ「１」〜
「Ｍ」についてテストを行う。

【００５２】したがって、この第３の実施例によれば、
マイクロプロセッサ１ａが比較回路１３の比較結果を読
み出しバッファ１５から読み出す必要がないので、テス
ト時間を更に短縮することができ、また、割り込みによ
りエラー処理を行ってテストを中止することができる。
なお、読み出しバッファ１５は図示されているが、省略
することが可能になる。

【００５３】次に、図１０及び図１１を参照して第４の
実施例を説明する。図１０は第４の実施例におけるＲＡ
Ｍテスト回路４ｃを示すブロック図、図１１は第４の実
施例におけるマイクロプロセッサの動作を説明するため
のフローチャートである。この第４の実施例では図１０
に示すように、第３の実施例と同様にフリップフロップ
１４によりラッチされた信号がマイクロプロセッサの外
部割り込み端子に出力される。そして、レジスタ１１に
対する書き込み信号（／ＷＲＡ）とフリップフロップ１
４によりラッチされた信号がＯＲゲート１７を介してレ
ジスタ１１の書き込み制御端子に印加される。したがっ
て、「不一致」の場合にレジスタ１１に対する次のデー
タの書き込みが禁止され、また、この場合にレジスタ１
１に書き込まれていたＲＡＭ１２の読み出しデータがバ
ッファ１８を介してデータバス上に読み出される。

【００５４】マイクロプロセッサは、図１１に示すよう
に第３の実施例と同様なステップＳ４１〜Ｓ５２の動作
を行うが、比較結果が「不一致」の場合、フリップフロ
ップ１４によりラッチされた論理「１」の割り込み信号
により割り込みルーチンを実行し、ＲＡＭ３の読み出し
データをレジスタ１１から読み出し、テストデータと比
較することにより誤りビットを発見し、その誤りビット
に応じたエラー処理を行う（ステップＳ５３）。

【００５５】したがって、この第４の実施例によれば、
テストデータとＲＡＭ３の読み出しデータを比較するこ
とにより誤りビットを検出することができるので、ＲＡ
Ｍ３を記憶素子単位でテストすることができる。

【００５６】次に、図１２及び図１３を参照して第５の
実施例を説明する。図１２は第５の実施例におけるＲＡ
Ｍテスト回路を示すブロック図、図１３は第５の実施例
におけるマイクロプロセッサの動作を説明するためのフ
ローチャートである。この第５の実施例では図１２に示
すように、第４の実施例と同様にレジスタ１１に対する
書き込み制御信号（／ＷＲＡ）とフリップフロップ１４
によりラッチされた信号がＯＲゲート１７ａに入力す
る。そして、第２の実施例と同様にこのＯＲゲート１７
ａの出力信号が初期設定可能なカウンタ１６ａに入力
し、また、レジスタ１２は、データ入力端子がスイッチ
ＳＷ１を介してデータバス又はカウンタ１６の出力端子
に選択的に接続され、書き込み制御信号としてスイッチ
ＳＷ２を介してマイクロプロセッサ１からの書き込み制
御信号（／ＷＲＡ）又は（／ＷＲＢ）が入力する。

【００５７】図１３において、まずカウンタ１６の初期
設定値を示すカウンタＰを「０」にセットし（ステップ
Ｓ２１）、ついでこの値Ｐをテストデータｍにセット
し、また、ＲＡＭ３の番地を示すカウンタｎを「０」に
セットする（ステップＳ２２）。そして、テストデータ
ｍ（＝「０」）をＲＡＭ３の番地ｎ（＝「０」）に書き
込み（ステップＳ２３）、テストデータｍをインクリメ
ントする（ステップＳ２４）。次いで、カウンタｎを１
つインクリメントしてステップＳ２５、Ｓ２６からステ
ップＳ２３に戻り、図６に示すようにテストデータｍ
（＝「０」〜「Ｎ」）をそれぞれＲＡＭ３の全番地
「０」〜「Ｎ」に書き込む。

【００５８】そして、値Ｐをカウンタ１６に初期設定し
（ステップＳ２７）、カウンタｎを「０」にセットした
後（ステップＳ２８）、テストデータｍ（＝「０」）を
ＲＡＭ３から読み出してレジスタ１１に転送する（ステ
ップＳ２９）。そして、カウンタｎを１つインクリメン
トしてステップＳ３０、Ｓ３１からステップＳ２９に戻
り、ＲＡＭ３の番地「０」〜「Ｎ」にそれぞれ書き込ま
れたテストデータｍ（＝「０」〜「Ｎ」）を読み出して
レジスタ１１に書き込む。

【００５９】そして、比較回路１３の比較結果を読み出
しバッファ１５から読み出し（ステップＳ３２）、「不
一致」の場合にレジスタ（Ｂ）１２からデータを読み出
してエラー処理を行う（ステップＳ３３，Ｓ３６）。比
較結果が「一致」の場合には値Ｐを１つインクリメント
してステップＳ３４，Ｓ３５からステップＳ２２に戻
る。以下同様に、ＲＡＭ３の番地「０」〜「Ｎ」にそれ
ぞれテストデータ「１」〜を書き込んでテストを行う。

【００６０】したがって、上記実施例によれば、比較結
果が不良の場合、レジスタ（Ｂ）１２からデータを読み
出すことによりＲＡＭ３の不良アドレスを検出すること
ができる。

【００６１】次に、図１４〜図１６を参照して第６の実
施例を説明する。図１４は第６の実施例を示すブロック
図、図１５は図１４における接続関係を詳細に示すブロ
ック図、図１６は図１４に示すマイクロプロセッサとＤ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）の動
作を説明するためのフローチャートである。この第６の
実施例では図１４に示すように、図２に示す第１の実施
例に対してＤＭＡＣ５が追加され、マイクロプロセッサ
１ｂのソフトウエアを除き、他の構成は同一である。ま
た、図１５に示すようにＤＭＡＣ５の読み出し制御端子
（／ＭＥＭＲＤ）がＲＡＭ３に接続され、ＤＭＡＣ５の
書き込み制御端子（／ｉＯＷＲ）からの信号がＲＡＭテ
スト回路４のレジスタ１１（図１参照）の書き込み制御
信号（／ＷＲＡ）として用いられる。

【００６２】すなわち、この第６の実施例では図１６に
示すように、ステップＳ８１〜Ｓ８５，Ｓ９３，Ｓ９４
においてテストデータをＲＡＭ３に書き込み、また、ス
テップＳ８６，Ｓ８７においてテストデータをＲＡＭテ
スト回路４のレジスタ１２に書き込む動作は、図３に示
す第１の実施例の場合と同様にマイクロプロセッサ１ｂ
が行うが、テストデータをＲＡＭ３から読み出してレジ
スタ１１に転送する動作（ステップ８８〜Ｓ９０）は、
ＤＭＡＣ５が行う。尚、比較結果の読み出しとエラー処
理は勿論、マイクロプロセッサ１ｂが行う（ステップＳ
９１，Ｓ９２）。

【００６３】したがって、この第６の実施例では、マイ
クロプロセッサ１ｂがテストデータをＲＡＭ３から読み
出してレジスタ１１に転送しないので、マイクロプロセ
ッサ１ｂは、この間他の処理を行うことができるので、
第１の実施例に比べてシステム全体のスループットを向
上することができる。

【００６４】次に、図１７及び図１８を参照して第７の
実施例を説明する。図１７は第７の実施例におけるＲＡ
Ｍテスト回路４ｅを示すブロック図、図１８は第７の実
施例におけるＤＭＡＣ５ａとＲＡＭテスト回路４ｅの接
続関係を示すブロック図である。

【００６５】この第７の実施例では図１７及び図１８に
示すように、第６の実施例（第１の実施例の図１参照）
の回路に対して、ＤＭＡＣ５ａからレジスタ１１に対す
る書き込み制御信号（／ＷＲＡ）がＯＲゲート１９を介
して出力され、ＯＲゲート１９の出力信号がＤＭＡＣ５
ａに対するデータ転送要求信号（／ＤＭＡＲＥＱ）とし
て出力される。ＤＭＡＣ５ａは、このデータ転送要求信
号（／ＤＭＡＲＥＱ）が入力すると、次のテストデータ
をＲＡＭ３から読み出してレジスタ１１に転送する。ま
た、フリップフロップ１４によりラッチされた比較結果
がＯＲゲート１９を介してＤＭＡＣ５ａに出力され、比
較結果が「不一致」の場合にこのデータ転送要求信号
（／ＤＭＡＲＥＱ）によりデータ転送が打ち切られる。

【００６６】また、図示省略されているが、マイクロプ
ロセッサはこのようにデータ転送が打ち切られた場合
に、ＤＭＡＣ５ａ内のアドレスカウンタを参照すること
により、「不一致」が発生したＲＡＭ３のアドレスを知
ることができるので、このアドレスに応じてエラー処理
を行うことができる。

【００６７】図１９は第８の実施例を示し、この実施例
では、ＤＭＡＣ５ｂからのデータ転送終了信号ＴＣとＲ
ＡＭテスト回路４ｆからの比較結果の論和和信号がＯＲ
ゲート２０を介してマイクロプロセッサ１ｃに印加され
る。そして、マイクロプロセッサ１ｃはデータ転送終了
信号ＴＣ又は比較結果が「不一致」の場合に、割り込み
処理ルーチンによりＤＭＡＣ５ｂ内のレジスタを参照し
てデータ転送が終了したか、及び不一致が発生したか否
かを判定し、「不一致」が発生した場合にはエラー処理
を行う。

【００６８】したがって、この第８の実施例によれば、
ＤＭＡＣ５ｂからのデータ転送終了信号ＴＣ又はＲＡＭ
テスト回路４ｆによる比較結果の「不一致」により割り
込みが発生し、正常、異常にかかわらずマイクロプロセ
ッサ１ｃがテスト終了処理を割り込み処理ルーチンによ
り行うことができるので、マイクロプロセッサ１ｃのプ
ログラムを簡略化、高速化することができる。また、論
理和によりマイクロプロセッサ１ｃに割り込むので、マ
イクロプロセッサ１ｃの外部割り込み端子を減少するこ
とができる。

【００６９】次に、第９の実施例を説明する。図２０は
第９の実施例におけるＤＭＡＣ５ｃの詳細な構成を示す
ブロック図、図２１は第９の実施例の全体を示すブロッ
ク図、図２２は図２０のＲＡＭテスト回路の詳細な構成
を示すブロック図、図２３は図２２のＲＡＭテスト回路
の接続関係を示すブロック図である。

【００７０】図２０に示すＤＭＡＣ５ｃでは、バスコン
トロールユニット２１は、図２０に示すようにマイクロ
プロセッサ１ｄ、ＲＯＭ２及びＲＡＭ３が接続されるア
ドレスバス、データバス、コントロールバスを制御す
る。ＤＭＡコントロールユニット２２は優先コントロー
ルロジック２２ａとタイミングコントロールロジック２
２ｂを有し、優先コントロールロジック２２ａはＤＭＡ
サービスの優先順位の決定とそれに基づいたＤＭＡリク
エストの調停を行い、タイミングコントロールロジック
２２ｂは内部タイミングを制御してＤＭＡ動作を行う。

【００７１】また、アドレスレジスタ２３は２４ビット
のＤＭＡアドレスを格納し、各チャネル毎にベースアド
レスレジスタ２３ａとカレントアドレスレジスタ２３ｂ
の２つの２４ビットレジスタを有する。カレントアドレ
スレジスタ２３ｂは１回の１バイト又は１ワードの転送
毎に更新され、常に次回の転送アドレスを示す。他方、
ベースアドレスレジスタ２３ａのＤＭＡアドレスは、マ
イクロプロセッサ１ｄにより書き換えられるまで変化せ
ず、オートイニシャライズ時に次回のサービスに初期Ｄ
ＭＡアドレスとしてカレントアドレスレジスタ２３ｂに
転送される。アドレスインクリメンタ／デクリメンタ２
４は、１回の転送ごとにサービス中のチャネルのカレン
トアドレスレジスタ２３ｂの内容を更新（±１、±２）
する。

【００７２】カウントレジスタ２５は１６ビットのＤＭ
Ａ転送回数を格納し、各チャネルごとにベースカウント
レジスタ２５ａとカレントカウントレジスタ２５ｂの２
つの１６ビットレジスタを有する。カレントカウントレ
ジスタ２５ｂは、１回の転送ごとに１だけデクリメント
され、残りの転送回数を示す。また、このカレントカウ
ントレジスタ２５ｂは「０」になった時点でターミナル
カウントが発生し、指定された回数の転送が終了したこ
とを示す。ベースカウントレジスタ２５ａはマイクロプ
ロセッサ１ｄにより書き換えられるまで変化せず、オー
トイニシャライズ時に次回のサービスに初期ＤＭＡアド
レスとしてカレントカウントレジスタ２５ｂに転送され
る。

【００７３】カウントデクリメンタ２６は１回の転送ご
とにサービス中のチャネルのカレントカウントレジス２
５ｂの内容を１だけデクリメントし、また、コントロー
ルレジスタ群２７はマイクロプロセッサ１ｄのバスモー
ドや端子のアクティブレベル、ＤＭＡ動作のモードなど
を制御するための７種類のレジスタを有する。

【００７４】そして、このＤＭＡＣ５ｃには、図２１及
び図２２に示すようにＲＡＭテスト回路４ｃが内蔵され
ている。尚、このＲＡＭテスト回路４ｃは図７に示す回
路４ｂと同一であるが、フリップフロップ１４によりラ
ッチされた不良検出信号ＥＲＲは、図２３に示すように
アドレスインクリメンタ／デクリメンタ２４とカウント
デクリメンタ２６に供給される。したがって、不良検出
信号ＥＲＲがアクティブになると、アドレスのインクリ
メント／デクリメントと転送カウントのデクリメントが
停止し、これによりＤＭＡ動作が停止する。したがっ
て、この第９の実施例によれば、ＲＡＭテスト回路４ｃ
がＤＭＡＣ５ｃに内蔵されているので、ＤＭＡＣを用い
たシステムにおいてＲＡＭテストを高速化することがで
き、また、システムの立ち上げを低コストで実現するこ
とができる。

【００７５】また、図２２においてフリップフロップ１
４によりラッチされた不良検出信号ＥＲＲを、図２４に
示すようにＤＭＡＣ５ｃの専用端子を介して出力した
り、また、図２５に示すようにマイクロプロセッサ１ｄ
の外部割り込み端子（／ｉＮＴ）に出力するように構成
することができる。図２６はこの場合のマイクロプロセ
ッサ１ｄの動作を説明するためのフローチャートであ
り、ステップＳ１０１〜Ｓ１１２においてデータをＲＡ
Ｍテスト回路４ｃに書き込む動作は、図１６に示すステ
ップＳ８１〜Ｓ９０，Ｓ９３，Ｓ９４の動作と同一であ
るが、比較結果の不一致が発生した場合には、マイクロ
プロセッサ１ｄが割り込み処理ルーチンによりエラー処
理を行う。したがって、この場合には第３の実施例と同
様に、マイクロプロセッサ１ｄはテスト中に読み出しバ
ッファ１５を参照する必要がないので、他の処理を行う
ことができる。

【００７６】また、図２７に示すように、ＤＭＡＣ５ｄ
内においてＲＡＭテスト回路４ｃの不良検出信号（／Ｅ
ＲＲ）とカウントデクリメンタ２６の転送終了信号（／
ＴＣ）の論理和信号を外部出力端子を介して出力するよ
うに構成してもよい。また、この論理和信号の出力端子
と、外部から入力する強制転送終了信号（／ＥＮＤ）の
入力端子を共用し、この端子の入出力を転送モードに応
じて切り替えるように構成してもよい。

【００７７】図２８はこの入出力端子とマイクロプロセ
ッサ１ｅの外部割り込み端子を接続した例を示し、図２
９はこの場合のマイクロプロセッサ１ｅの動作を説明す
るためのフローチャートである。この場合、ステップＳ
１２１〜Ｓ１３０において最初のテストデータ「０」の
書き込みを行うと、マイクロプロセッサ１ｅは割り込み
待ちになる。そしてそのデータのテストが終了して割込
みが発生すると、データの転送が正常に終了した場合に
はテストデータをインクリメントしてステップＳ１３１
〜Ｓ１３３からステップＳ１２２に戻り、以下同様にテ
ストデータ「１」〜「Ｍ」の処理を行う。また、ステッ
プＳ１３１において比較結果が不一致の場合にはエラー
処理を行う。したがって、この場合にはマイクロプロセ
ッサ１ｅは、データ毎に割り込み待ちになるので、この
間他の処理を行うことができる。次に、第１０の実施例
を説明する。図３０は第１０の実施例におけるマイクロ
プロセッサ１ｆの詳細な構成をブロック図、図３１は第
１０の実施例の全体を示すブロック図である。このマイ
クロプロセッサ１ｆはＡＬＵ（論理演算ユニット）３１
と、ＡＤＭ３２と、ＰＣ（プログラムカウンタ）３３
と、ＰＷＷ（プロセッサステータスワード）３４と、内
蔵ＲＯＭ３５と、命令デコーダ及びマイクロシーケンサ
・マイクロＲＯＭ３６と、内部ＲＡＭ３７と、命令キュ
ー３８と、バスコントロール回路３９を有し、これらの
回路３１〜３９がＣＰＵを構成している。

【００７８】このマイクロプロセッサ１ｆはまた、前述
したようなＤＭＡＣ４０と、シリアルインタフェース回
路４１と、割り込みコントローラ４２と、タイマ４３
と、タイマベースカウンタ４４と、パラレルポート４５
と、コンパレータ付きポート４６と、ＣＧ（クロックジ
ェネレータ）４７を有する。尚、これらの回路４０〜４
７は上記ＣＰＵ３１〜３９の機能のために必要不可欠で
はなく、外部回路により構成してもよいが、ＯＡ機器や
自動車等の特定用途のワンチップマイクロプロセッサに
は内蔵されることが多い。

【００７９】更に、マイクロプロセッサ１ｆには、図１
に示す第１の実施例と同様なＲＡＭテスト回路４が内蔵
され、このＲＡＭテスト回路４は上記内部ＲＯＭ３５、
命令キュー３８、回路４０〜４７と同様にデータバスに
接続されている。このデータバスには、内部ＲＯＭ３５
に予め格納されたユーザプログラムやマイクロＲＯＭ３
６に予め格納されたマイクロプログラムに従って、内部
ＲＡＭ３７、図３１に示すような外部ＲＡＭ３、ＲＡＭ
テスト回路４の間にＲＡＭテスト用のデータが転送され
る。

【００８０】具体的には、マイクロＲＯＭ３６に予め格
納されたマイクロプログラムは例えば、命令部「ＲＡＭ
ＴＳＴ」、被テストＲＡＭ３の先頭アドレス「＃１００
０」、被テストＲＡＭ３の終了アドレス「＃２００
０」、最初のテストデータ「０」が格納されているアド
レス「Ｄａｔａ０」、最後のテストデータ「Ｍ」が格納
されているアドレス「ＤａｔａＭ」のような命令を有
し、図３０に示す外部リセット信号４８がアクティブに
なると実行される。

【００８１】そして、内蔵ＲＡＭ３７をテストした後、
このマイクロプログラムの１回の命令で内部ＲＯＭ３５
に予め格納されたユーザプログラムによりＲＡＭテスト
が行われる。尚、このユーザプログラムは、図３に示す
第１の実施例と同一であるのでその詳細な説明を省略す
る。

【００８２】したがって、この第１０の実施例によれ
ば、ＲＡＭテスト回路４がマイクロプロセッサ１ｆに内
蔵されているので、このマイクロプロセッサ１ｆを用い
たシステムにおいて、外部ＲＡＭ３を高速でテストして
立ち上げ時間を短縮することができる。また、マイクロ
プロセッサ１ｆはソフトウエアにより比較を行わないの
でＲＡＭ３のテスト時間を短縮することができる。

【００８３】

【発明の効果】以上説明したように、請求項１記載の発
明は、マイクロプロセッサがテストデータをＲＡＭに書
き込み、ＲＡＭから読み出すＲＡＭテスト装置におい
て、前記マイクロプロセッサによりＲＡＭに書き込まれ
て読み出されたデータを書き込むための第１の記憶手段
と、ＲＡＭに書き込まれたテストデータと同一のデータ
を書き込むための第２の記憶手段と、前記第１、第２の
記憶手段に書き込まれた各データを比較する比較回路と
を備え、前記マイクロプロセッサが前記比較手段の比較
結果を取り込むことによりＲＡＭをテストし、従来例の
ようにマイクロプロセッサが各データを比較しないの
で、短時間でＲＡＭをテストすることができる。また、
第１、第２の記憶手段と比較回路によりテスト回路を構
成することができるので、安価なハードウエアで構成す
ることができる。

【００８４】請求項２記載の発明は、マイクロプロセッ
サがテストデータを順次インクリメントしてＲＡＭに書
き込み、ＲＡＭから読み出すＲＡＭテスト装置におい
て、前記マイクロプロセッサによりＲＡＭに書き込まれ
て読み出されたデータを書き込むための第３の記憶手段
と、前記第３の記憶手段に対する書き込み動作をカウン
トするカウンタと、前記カウンタのカウント値を書き込
むための第４の記憶手段と、前記第３、第４の記憶手段
に書き込まれた各データを比較する比較回路とを備え、
前記マイクロプロセッサが前記比較手段の比較結果が不
一致の場合に、第３の記憶手段に書き込まれたデータを
取り込むことによりＲＡＭをアドレス毎にテストするの
で、ＲＡＭの連続するアドレスの記憶素子のショート等
を検出することができる。

【００８５】請求項３記載の発明は、請求項１記載のマ
イクロプロセッサが前記比較手段の比較結果を外部割り
込み端子を介して取り込むことによりＲＡＭのテストの
エラー処理を行うので、比較手段の比較結果が不一致の
場合にマイクロプロセッサが外部割り込みによりテスト
を中止することができ、したがって、短時間でＲＡＭを
テストすることができる。

【００８６】請求項４記載の発明は、請求項１又は３記
載の比較手段の比較結果が不一致の場合に前記第１の記
憶手段に対する次のデータの書き込みを禁止する回路を
備え、前記マイクロプロセッサは、前記比較手段の比較
結果が不一致の場合に、前記第１の記憶手段に書き込ま
れたデータを取り込むことによりＲＡＭの不良記憶素子
を検出するので、ＲＡＭを記憶素子単位でテストするこ
とができる。

【００８７】請求項５記載の発明は、マイクロプロセッ
サがテストデータを順次インクリメントしてＲＡＭに書
き込み、ＲＡＭから読み出すＲＡＭテスト装置におい
て、前記マイクロプロセッサによりＲＡＭに書き込まれ
て読み出されたデータを書き込むための第５の記憶手段
と、前記第５の記憶手段に対する書き込み動作をカウン
トするカウンタと、前記カウンタのカウント値を書き込
むための第６の記憶手段と、前記第５、第６の記憶手段
に書き込まれた各データを比較する比較回路と、前記比
較手段の比較結果が不一致の場合に前記第６の記憶手段
に対する次のカウント値の書き込みを禁止する回路を備
え、前記マイクロプロセッサが前記比較手段の比較結果
が不一致の場合に、第６の記憶手段に書き込まれたカウ
ント値を取り込むことによりＲＡＭの不良アドレスを検
出するので、ＲＡＭをアドレス毎にテストすることがで
きる。

【００８８】請求項６記載の発明は、請求項１記載のお
いてダイレクトメモリアクセスコントローラがＲＡＭに
書き込まれたデータを読み出して前記第１の記憶手段に
書き込むので、マイクロプロセッサがこの間ＲＡＭテス
ト以外の他の処理を行うことができ、したがって、シス
テム全体のスループットを向上することができる。

【００８９】請求項７記載の発明は、請求項６記載のダ
イレクトメモリアクセスコントローラが前記比較手段の
比較結果が不一致の場合にデータ転送を中止するので、
不一致の際のアドレスが保存され、したがって、ＲＡＭ
をアドレス毎にテストすることができる。

【００９０】請求項８記載の発明は、請求項６記載のダ
イレクトメモリアクセスコントローラのデータ転送終了
信号と前記比較手段の比較結果の論理和信号をマイクロ
プロセッサの外部割り込み端子に出力する論理和手段を
備え、前記マイクロプロセッサは、割り込み処理ルーチ
ンによりテスト処理を終了するので、テストの正常、異
常にかかわらずマイクロプロセッサが割り込みルーチン
により処理を行うことができ、したがって、マイクロプ
ロセッサのプログラムを簡略化、高速化することができ
る、また、マイクロプロセッサの外部割り込み端子を増
加する必要がない。

【００９１】請求項９記載の発明は、請求項６記載の第
１、第２の記憶手段と比較回路が前記ダイレクトメモリ
アクセスコントローラ内に設けられているので、このダ
イレクトメモリアクセスコントローラを用いたシステム
において、短時間でＲＡＭをテストすることができる。
請求項１０記載の発明は、請求項９記載のダイレクト
メモリアクセスコントローラが比較回路の比較結果を前
記プロセッサに出力するためのバッファを備えているの
で、ダイレクトメモリアクセスコントローラを用いたシ
ステムにおいて、短時間でＲＡＭをテストすることがで
きる。

【００９２】請求項１１記載の発明は、請求項９又は１
０記載におけるダイレクトメモリアクセスコントローラ
が比較回路の比較結果が不一致の場合に動作を停止する
ので、マイクロプロセッサが外部割り込みによりテスト
を中止することができ、したがって、短時間でＲＡＭを
テストすることができる。

【００９３】請求項１２記載の発明は、請求項５記載の
第１、第２の記憶手段と比較回路が前記マイクロプロセ
ッサ内に設けられているので、このマイクロプロセッサ
を用いたシステムにおいて、短時間でＲＡＭをテストす
ることができる。

【００９４】請求項１３記載の発明は、請求項１２記載
のマイクロプロセッサが比較回路の比較結果を取り込む
ためのバッファを備えているので、このマイクロプロセ
ッサを用いたシステムにおいて、短時間でＲＡＭをテス
トすることができる。

【図面の簡単な説明】

【図１】本発明に係るＲＡＭテスト装置の一実施例にお
けるＲＡＭテスト回路の詳細な構成を示すブロック図で
ある。

【図２】図１のＲＡＭテスト回路を有するＲＡＭテスト
装置の概略構成を示すブロック図である。

【図３】図２のマイクロプロセッサの動作を説明するた
めのフローチャートである。

【図４】第２の実施例におけるＲＡＭテスト回路を示す
ブロック図である。

【図５】第２の実施例におけるマイクロプロセッサの動
作を説明するためのフローチャートである。

【図６】第２の実施例におけるテストデータを示す説明
図である。

【図７】第３の実施例におけるＲＡＭテスト回路を示す
ブロック図である。

【図８】図７のＲＡＭテスト回路を有するＲＡＭテスト
装置の概略構成を示すブロック図である。

【図９】図７のマイクロプロセッサの動作を説明するた
めのフローチャートである。

【図１０】第４の実施例におけるＲＡＭテスト回路を示
すブロック図である。

【図１１】第４の実施例におけるマイクロプロセッサの
動作を説明するためのフローチャートである。

【図１２】第５の実施例におけるＲＡＭテスト回路を示
すブロック図である。

【図１３】第５の実施例におけるマイクロプロセッサの
動作を説明するためのフローチャートである。

【図１４】第６の実施例の全体を示すブロック図であ
る。

【図１５】第６の実施例におけるＤＭＡＣとＲＡＭテス
ト回路の接続関係を示すブロック図である。

【図１６】第６の実施例におけるマイクロプロセッサの
動作を説明するためのフローチャートである。

【図１７】第７の実施例におけるＲＡＭテスト回路を示
すブロック図である。

【図１８】第７の実施例におけるＤＭＡＣとＲＡＭテス
ト回路の接続関係を示すブロック図である。

【図１９】図１８の変形例を示すブロック図である。

【図２０】第８の実施例におけるＤＭＡＣを示すブロッ
ク図である。

【図２１】第８の実施例の全体を示すブロック図であ
る。

【図２２】第８の実施例におけるＲＡＭテスト回路を示
すブロック図である。

【図２３】第８の実施例におけるＤＭＡＣ内のＲＡＭテ
スト回路の接続関係を示すブロック図である。

【図２４】第８の実施例におけるＤＭＡＣの変形例を示
すブロック図である。

【図２５】図２４のＤＭＡＣの接続関係を示すブロック
図である。

【図２６】図２５の場合におけるマイクロプロセッサの
動作を説明するためのフローチャートである。

【図２７】第８の実施例におけるＤＭＡＣの他の変形例
を示すブロック図である。

【図２８】図２７のＤＭＡＣの接続関係を示すブロック
図である。

【図２９】図２８の場合におけるマイクロプロセッサの
動作を説明するためのフローチャートである。

【図３０】第９の実施例におけるマイクロプロセッサを
示すブロック図である。

【図３１】第９の実施例の全体を示すブロック図であ
る。

【符号の説明】

１，１ａ〜１ｆマイクロプロセッサ３ＲＡＭ４，４ａ〜４ｃＲＡＭテスト回路５，５ａ〜５ｄＤＭＡＣ１１，１２レジスタ１３比較回路１４フリップフロップ１５バッファ１６，１６ａカウンタ

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサがテストデータをＲ
ＡＭに書き込み、ＲＡＭから読み出すＲＡＭテスト装置
において、前記マイクロプロセッサによりＲＡＭに書き込まれて読
み出されたデータを書き込むための第１の記憶手段と、ＲＡＭに書き込まれたテストデータと同一のを書き込む
ための第２の記憶手段と、前記第１、第２の記憶手段に書き込まれた各データを比
較する比較回路とを備え、前記マイクロプロセッサが前記比較手段の比較結果を取
り込むことによりＲＡＭをテストすることを特徴とする
ＲＡＭテスト装置。
【請求項２】マイクロプロセッサがテストデータを順
次インクリメントしてＲＡＭに書き込み、ＲＡＭから読
み出すＲＡＭテスト装置において、前記マイクロプロセッサによりＲＡＭに書き込まれて読
み出されたデータを書き込むための第３の記憶手段と、前記第３の記憶手段に対する書き込み動作をカウントす
るカウンタと、前記カウンタのカウント値を書き込むための第４の記憶
手段と、前記第３、第４の記憶手段に書き込まれた各データを比
較する比較回路とを備え、前記マイクロプロセッサは、前記比較手段の比較結果が
不一致の場合に、第３の記憶手段に書き込まれたデータ
を取り込むことによりＲＡＭをアドレス毎にテストする
ことを特徴とするＲＡＭテスト装置。
【請求項３】前記マイクロプロセッサは、前記比較手
段の比較結果を外部割り込み端子を介して取り込むこと
によりＲＡＭのテストのエラー処理を行うことを特徴と
する請求項１記載のＲＡＭテスト装置。
【請求項４】前記比較手段の比較結果が不一致の場合
に前記第１の記憶手段に対する次のデータの書き込みを
禁止する回路を備え、前記マイクロプロセッサは、前記
比較手段の比較結果が不一致の場合に、前記第１の記憶
手段に書き込まれたデータを取り込むことによりＲＡＭ
の不良記憶素子を検出することを特徴とする請求項１又
は３記載のＲＡＭテスト装置。
【請求項５】マイクロプロセッサがテストデータを順
次インクリメントしてＲＡＭに書き込み、ＲＡＭから読
み出すＲＡＭテスト装置において、前記マイクロプロセッサによりＲＡＭに書き込まれて読
み出されたデータを書き込むための第５の記憶手段と、前記第５の記憶手段に対する書き込み動作をカウントす
るカウンタと、前記カウンタのカウント値を書き込むための第６の記憶
手段と、前記第５、第６の記憶手段に書き込まれた各データを比
較する比較回路と、前記比較手段の比較結果が不一致の場合に前記第６の記
憶手段に対する次のカウント値の書き込みを禁止する回
路を備え、前記マイクロプロセッサは、前記比較手段の比較結果が
不一致の場合に、第６の記憶手段に書き込まれたカウン
ト値を取り込むことによりＲＡＭの不良アドレスを検出
することを特徴とするＲＡＭテスト装置。
【請求項６】ダイレクトメモリアクセスコントローラ
がＲＡＭに書き込まれたデータを読み出して前記第１の
記憶手段に書き込むことを特徴とする請求項１記載のＲ
ＡＭテスト装置。
【請求項７】前記ダイレクトメモリアクセスコントロ
ーラは、前記比較手段の比較結果が不一致の場合にデー
タ転送を中止することを特徴とする請求項６記載のＲＡ
Ｍテスト装置。
【請求項８】前記ダイレクトメモリアクセスコントロ
ーラのデータ転送終了信号と前記比較手段の比較結果の
論理和信号をマイクロプロセッサの外部割り込み端子に
出力する論理和手段を備え、前記マイクロプロセッサ
は、割り込み処理ルーチンによりテスト処理を終了する
ことを特徴とする請求項６記載のＲＡＭテスト装置。
【請求項９】前記第１、第２の記憶手段と比較回路が
前記ダイレクトメモリアクセスコントローラ内に設けら
れていることを特徴とする請求項６記載のＲＡＭテスト
装置。
【請求項１０】前記ダイレクトメモリアクセスコント
ローラは、比較回路の比較結果を前記プロセッサに出力
するためのバッファを備えていることを特徴とする請求
項９記載のＲＡＭテスト装置。
【請求項１１】前記ダイレクトメモリアクセスコント
ローラは、比較回路の比較結果が不一致の場合に動作を
停止することを特徴とする請求項９又は１０記載のＲＡ
Ｍテスト装置。
【請求項１２】前記第１、第２の記憶手段と比較回路
が前記マイクロプロセッサ内に設けられていることを特
徴とする請求項６記載のＲＡＭテスト装置。
【請求項１３】前記マイクロプロセッサは、比較回路
の比較結果を取り込むためのバッファを備えていること
を特徴とする請求項１２記載のＲＡＭテスト装置。