JPS63175524A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、信号処理技術さらにはアナログ・ディジタ
ル変換回路（以下Ａ／Ｄコンバータと称する）に適用し
て特に有効な技術に関し、例えば８ビツトマイクロコン
ピユータによって制御可能なＡ／Ｄコンバータ内臓ＬＳ
Ｉに利用して有効な技術に関する。

［従来の技術］ 従来、６８００系の８ピッｌ−マイクロコンピュータの
制御下におかれ、アナログ入力信号をディジタル値に変
換して保持し、マイクロコンビュータからの要求によっ
て変換データの読出しが行なえるようにされた周辺ＬＳ
Ｉとして、例えば、［株］日立製作所ＩＷＨＤ４６５０
８のようなアナログデータ収集用Ｌ　Ｓ　Ｉがある。

第２＠には、マイクロコンピュータに接続可能にされた
従来のＡ／Ｄコンバータ内臓ＬＳＩの一例が示されてい
る。

第２図に示されている回路は逐次比較型Ａ／Ｄコンバー
タを使用しており、Ａ／Ｄ変換後のデータは、データレ
ジスタ３に保持される。そして、Ａ／Ｄ変換が終了する
と制御回路１からマイクロコンピュータに対して、割込
み信号ＩＲＱが出力され、ＣＰＵ　（マイクロコンピュ
ータ）からのセレクト信号Ｓによって、データレジスタ
３内の変換結果がデータバス２を介して読み出されるよ
うにされている。

ただし、制御回路１内に設けられたステータスレジスタ
のＩＲＱビットと称するビットにＩＩ　ＯＩＩをセット
しておくと、Ａ／Ｄ変換終了後の割込み信号ＩＲＱの出
力は留保されるようにされている（［株コ日立製作所、
昭和６０年９月発行、「日立マイクロコンピュータデー
タブック　８／１６ビツトマイクロコンピユ一タ周辺Ｌ
Ｓ　ＩＪ第３３８頁〜第３６１頁参照）。

また、」二記ＬＳＩは、制御回路１内のコントロールレ
ジスタへの設定によって、Ａ／Ｄコンバータが分離能１
０ビツトまたは８ビツトのいずれのＡ／Ｄ変換をも行な
えるように構成されている。

［発明が解決しようとする問題点］ ところで、Ａ／Ｄコンバータを含むシステムにおいては
、Ａ／Ｄ変換ごとにＣＰＵにその結果を知らせ必要はな
く、Ａ／Ｄ変換結果が所定の条件を満たしたときにのみ
ＣＰＵに知らせてやれば良い場合が多々ある。

しかしながら、上述した従来のＡ／Ｄコンバータ内臓Ｌ
ＳＩにおいては、Ａ／Ｄ変換終了の割込み信号の発生が
２者択一的であって、割込み信号の発生を許可すると、
Ａ／Ｄ変換終了ごとに割込みがかかり、マイクロコンピ
ュータが対応する処理を実行しなければならない。

その結果、システムのスループットが低下するという不
都合があった。

また、Ａ／Ｄ変換結果を知りたい場合にのみＣＰＵが制
御回路１内のステータス・レジスタの”ＩＲＱビット”
に「１」をセットしてやる方法もあるが、そのようなや
り方ではＣＰＵの負担が重くなってしまう。

この発明の目的は、Ａ／Ｄコンバータを含むマイクロコ
ンピュータシステムにおけるＣＰＵの負担を軽減し、シ
ステムのスループットを向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロコンピュータによって予め定めた条
件（比較値データ）を設定可能な比較値レジスタと、こ
の比較値レジスタに設定された条件とＡ／Ｄ変換結果と
を比較する比較器とを設け、両者が一致したときにのみ
割込み信号を発生する割込み制御回路を設けるというも
のである。

［作用］ 上記した手段によれば、Ａ／Ｄ変換結果が所定の条件に
一致した場合にのみＣＰＵに対して割込みをかけること
ができるようになるとともに、Ａ／Ｄ変換データを読み
込んだ後のＣＰＵの処理ステップの数が減少されるよう
になって、ＣＰＵの負担を軽減し、システムのスループ
ットを向上させるという上記目的を達成することができ
る。

［実施例コ 第１図には、本発明をマイクロコンピュータに接続可能
なアナログデータ収集用ＬＳＩに適用した場合の一実施
例が示されている。

この実施例のＡ／Ｄコンバータは、逐次比較型に構成さ
れており、符号１１，１２．１３で示さ九でいるのは、
各々逐次比較型Ａ／Ｄコンバータを構成するコンパレー
タと、逐次比較レジスタおよびＤ／Ａコンバータである
。

特に制限されないが、この実施例のＡ／Ｄコンバータは
、制御回路１から供給される制御信号によって、１０ビ
ツトまたは８ビツトいずれの分解能のＡ／Ｄ変換をも実
行できるようにされている。

分解能の指定は、制御回路１内に設けられたコントロー
ルレジスタの所定のピント（ＳＣビット）に対し、外部
からデータバス２を介してＩＩ　Ｉ　ＩＩまたはＬＬ　
Ｑ　ＪＪを書き込んでやることにより行なわれる。コン
トロールレジスタによって分解能８ビツトのＡ／Ｄ変換
が指定された場合、１０ビツトの場合に比べて精度は多
少落ちるが、高速で変換が実行されるようになる。

Ａ／ＤコンバータにおけるＡ／Ｄ変換によって得られた
変換データは、データレジスタ３に保持される。このデ
ータレジスタ３は、データバス２を介してＣＰＵに接続
され、セレクト信号Ｓによっていつでも読み出せるよう
にされている。セレクト信号Ｓは、予めデータレジスタ
３に適当なアドレスを割り振っておいて、例えばＣＰＵ
からそのアドレスが出力されたときに、それをデコード
するデコーダを設けて形成してやることができる。

ここまでの構成は、第２図に示した従来のＡ／Ｄ変換用
ＬＳＩと同様である。

しかして、この実施例では、データバス２を介して外部
から適当な比較値を設定可能な比較レジスタとこのレジ
スタに設定された比較値と上記データレジスタ３に保持
されている変換データとを比較して一致したか否か検出
する比較器とを有する割込み制御回路４が設けられてい
る。この割込み制御回路４は、前記制御回路１からＡ／
Ｄ変換の終了を示す信号が供給されると、データレジス
タ３内の変換データを比較器にロードして比較値レジス
タ内の値と比較して、一致した場合にのみ割込み信号Ｉ
ＲＱを形成し、外部へ出力されるように構成されている
。

上記比較値レジスタは、データレジスタ３と同じビット
数すなわち１０ビツトで構成されている。

ただし、比較器は比較値レジスタの全ビットと変換デー
タとの比較の他、比較値レジスタの上位６ビツトとか下
位２ビツトのように一部のビットと変換データとの比較
も行なえるように構成されている。

さらに、この実施例では、特に制限されないが、制御回
路１内のコントロールレジスタに、比較器を用いた比較
結果に応じた割込み信号の形成を行なうか否か指定する
ビット（以下、ＣＩビットと称する）が、Ａ／Ｄ変換終
了後に割込み信号を出力するか否か指定するためのＩＲ
Ｑビットとともに設けられている。ＣＩビットがＩＩ　
Ｉ　ＩＩに設定されると、ＩＲＱビットが“１”に設定
されていることを条件に、Ａ／Ｄ変換データが比較値と
一致した場合にのみ割込み信号ＩＲＱが形成され、ＣＰ
Ｕに供給されるようになる。しかして、ＣＩビットが′
０″であるときは、Ａ／Ｄ変換終了の度毎に割込み信号
ＩＲＱが形成され出力される。ただし、コントロールレ
ジスタのＩＲＱビットが１０”にされていると、割込み
信号は一切出力されないようになっている。

上記実施例のＬＳＩにあっては、Ａ／Ｄ変換データが比
較値レジスタに設定された値と一致した場合にのみ割込
み信号ＩＲＱを発生されることができる。また、比較器
によって、比較値レジスタに設定された上位数ビットの
データとＡ／Ｄ変換データとの比較を行なわせることに
より、アナログ入力信号ＡＩがある電圧よりも高い場合
もしくは低い場合にのみ割込み信号ＩＲＱを発生させる
ことができる。これにより、ＣＰＵにょるＡ／Ｄ変換デ
ータの処理回数が減少され、システムのスループットが
向上される。

また、上記実施例のＬＳＩにあっては、例えば変換デー
タの下位２ビツトが比較値レジスタに設定された下位２
ビツトと一致した場合にのみ割込み信号を発生させるよ
うにすることができる。

その場合ＣＰＵとっては、比較値レジスタに設定された
下位２ビツトが既に判っているので、変換データのうち
上位８ビツトのみデータレジスタ３から読み出してやれ
ばよい。これによって、データバス２が８ビツトの場合
にも、従来のように２回に分けず１回だけデータの読出
しを行なえばよい。その結果、変換データの読出しに要
する時間が短縮される。しかも、変換データを読み込ん
だＣＰＵの側では、下位２ビツトが予め判っているので
、上位８ビツトに関する処理のみ行なうようなプログラ
ムを予め作成しておけばよい。これによって、ＣＰＵに
よるＡ／Ｄ変換データの処理ステップ数が減少し、ＣＰ
Ｕの負担が軽減される。

さらに、ＣＰＵがこのような処理を行なっても、予め下
位２ビツトが判っているので、精度は保証される。

なお、比較値レジスタに設定された比較値と、データレ
ジスタ内のＡ／Ｄ変換データとの比較は、下位２ビツト
に限定されず、下位３ビツト、４ビット等任意のビット
数で行なうことができる。

また、上記実施例では、Ａ／Ｄ変換データを保持するデ
ータレジスタの内容を直接データバスを介して外部へ読
み出せるように構成されているが、割込み制御回路４内
にデータレジスタ内のデータを取込み可能なラッチ回路
を設け、このラッチ回路を経由してデータバス上へ変換
データを出力させるようにしてもよい。その場合、ラッ
チ回路に取り込まれたデータのうち、比較器に供給され
たビットを除く残りのビットのデータのみ外部へ出力さ
せるように制御することもできる。

以上説明したように上記実施例は、マイクロコンピュー
タによって予め定めた条件（比較値データ）を設定可能
な比較値レジスタと、この比較値レジスタに設定された
条件とＡ／Ｄ変換結果とを比較する比較器とを設け、両
者が一致したときにのみ割込み信号を発生する割込み制
御回路を設けてなるので、Ａ／Ｄ変換結果が所定の条件
に一致した場合にのみＣＰＵに対して割込みがかかるよ
うになるという作用により、ＣＰＵの負担が軽減され、
システムのスループットが向上されるという効果がある
。

また、マイクロコンピュータによって予め定めた条件（
比較値データ）を設定可能な比較値レジスタと、この比
較値レジスタに設定された条件とＡ／Ｄ変換結果とを比
較する比較器とを設け、両者が一致したときにのみ割込
み信号を発生する割込み制御回路を設けてなるので、Ａ
／Ｄ変換変換夕を読み込んだ後のＣＰＵの処理ステップ
の数が減少されるという作用により、ＣＰＵの負担が軽
減され、システムのスループットが向上されるという効
果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、設定条件との比較結果に応じて割込み信号を形成する
か否か指定するビットを有するコントロルレジスタが、
Ａ／Ｄ変換の制御を行なう制御回路１内に設けられてい
ると説明したが、上記コントロールレジスタは割込み制
御回路４内に設けるようにしてもよい。さらに、割込み
制御回路から出力される信号（割込み信号）は、マイク
ロコンピュータに対するものに限定されず、Ａ／Ｄ変換
の終了を知らせる信号として扱うことができる。

また、Ａ／Ｄコンバータの形式は逐次比較型に限定され
ず、任意の形式のものを使用することが一１２＝ できる。分解能についても同様である。

さらに、コントロールレジスタにＣＩビットを設けずに
、比較器の出力をそのまま割込み信号として出力させる
ようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＡ／Ｄコンバータを
内蔵したアナログ信号収集用のマイクロコンピュータ周
辺ＬＳＩに適用したものについて説明したが、この発明
はそれに限定されるものでなく、Ａ／Ｄコンバータを内
蔵するシングルチップマイコンその他Ａ／Ｄ変換回路一
般に利用することができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、Ａ／Ｄ変換結果が所定の条件に一致した場合
にのみＣＰＵに対して割込みをかけることができるよう
になって、Ａ／Ｄコンバータを含むマイクロコンピュー
タシステムにおけるＣＰＵの負担が軽減され、システム
のスループットが向上されるようになる。

【図面の簡単な説明】

第１図は本発明をＡ／Ｄコンバータ内臓の周辺ＬＳＩに
適用した場合の一実施例を示すブロック図、 第２図は従来のＡ／Ｄコンバータ内臓の周辺ＬＳＩの一
例を示すブロック図である。 １・・・・制御回路、２・・・・データバス、３・・・
・データレジスタ、４・・・・割込み制御回路、１１・
・・・コンパレータ、１２・・・・逐次比較レジスタ、
１３・・・・Ｄ／Ａコンバータ。 １□ 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、アナログ・ディジタル変換回路と、その変換後のデ
   ータを保持するデータレジスタと、外部から任意の比較
   値を設定可能な比較値設定手段と、この比較値設定手段
   内の比較値と上記データレジスタに保持された変換デー
   タとを比較する比較器とを備え、この比較器の出力信号
   もしくはそれに基づいて所定の変換データが得られたこ
   とを知らせる信号を形成し、出力するようにされてなる
   ことを特徴とする信号処理装置。 ２、上記比較器は、上記データレジスタに保持された変
   換データの一部のビットと、上記比較値レジスタに設定
   された比較値とを比較できるようにに構成されてなるこ
   とを特徴とする特許請求の範囲第１項記載の信号処理装
   置。 ３、上記比較器による比較を行なうか否か外部から設定
   可能なコントロールレジスタが設けられてなることを特
   徴とする特許請求の範囲第１項もしくは第２項記載の信
   号処理装置。 ４、上記アナログ・ディジタル変換回路は、２以上の分
   解能に基づく変換動作を行なえるように構成され、かつ
   指定された分解能に従った動作を行なわせるような制御
   信号を形成する制御回路が設けられてなることを特徴と
   する特許請求の範囲第１項、第２項もしくは第３項記載
   の信号処理装置。