JPH04347735A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路により
構成された情報処理装置に関し、特に割込み処理機能を
有する情報処理装置に関する。

【０００２】

【従来の技術】図４は従来の割込み処理機能を有する情
報処理装置、より具体的には、割込みプライオリティレ
ベルを保持するフラグを有するＣＰＵ（中央処理ユニッ
ト）　と、プライオリティレベルにより割込み要求の発
生を制御するＩＣＵ（インタフェイス制御ユニット）　
とを備え、半導体集積回路により構成された情報処理装
置の構成例を示すブロック図である。

【０００３】図４において、参照符号１はＣＰＵ（中央
処理ユニット）　であり、２はＩＣＵ（インタフェイス
制御ユニット）　である。ＣＰＵ１とＩＣＵ２とにはデ
ータバスＤＢが接続され、またＩＣＵ２にはアドレスバ
スＡＢが接続されている。

【０００４】ＣＰＵ１にはプライオリティレベル保持レ
ジスタ３が備えられている。このプライオリティレベル
保持レジスタ３は、ＣＰＵ１の割込み処理のプライオリ
ティレベルを保持するフラグとして機能する。

【０００５】またＩＣＵ２には有効割込み検出回路４，
比較回路６等が備えられている。有効割込み検出回路４
は、ＩＣＵ２に対して発生した割込み要因Ａ，Ｂ，Ｃの
それぞれが有するプライオリティレベルを入力された信
号１８，　１０，　２０に従って比較し、最もプライオ
リティの高い割込み要求を有効と判定する。その有効割
込み検出回路４により有効と判定された割込み要因が有
するプライオリティレベルはプライオリティレベル保持
レジスタ５に保持されると共に、有効割込み検出回路４
からは有効割込み発生信号７が出力される。

【０００６】比較回路６は、ＣＰＵ１のプライオリティ
レベル保持レジスタ３に保持されているプライオリティ
レベルとＩＣＵ２のプライオリティレベル保持レジスタ
５に保持されているプライオリティレベルとを比較し、
ＩＣＵ２のプライオリティレベル保持レジスタ５に保持
されているプライオリティレベルの方が高位であれば比
較結果信号２２を出力　（アクティブに）する。

【０００７】参照符号３１及び３２は共に　ＡＮＤゲー
トである。　ＡＮＤゲート３１には上述の有効割込み発
生信号７と比較結果信号２２とが与えられており、両者
が共にアクティブである場合に　ＡＮＤゲート３１の出
力がアクティブになり、この信号とクロックφとが与え
られている　ＡＮＤゲート３２の出力信号である割込み
発生信号８もアクティブになる。

【０００８】参照符号１８，　１９，　２０はＩＣＵ２
に対して各割込み要因Ａ，Ｂ，Ｃがそれぞれ発生したこ
とを示す信号、ａはＣＰＵ１のプライオリティレベル保
持レジスタ３に保持されているプライオリティレベルを
ＣＰＵ１の命令により変更するための信号である。

【０００９】次に、上述のような構成の従来の情報処理
装置の割込み処理機能の動作について説明する。

【００１０】いまたとえば、割込み要因Ａ，Ｂ，Ｃが発
生してそれぞれの信号１８，　１９，　２０が有効割込
み検出回路４へ入力されたとすると、有効割込み検出回
路４はそれらの割込み要因のプライオリティレベルを比
較し、最も高位のプライオリティレベルを検出してプラ
イオリティレベル保持レジスタ５に保持すると共に、有
効割込み発生信号７を発生（アクティブに）する。

【００１１】そして、比較回路６はＣＰＵ１のプライオ
リティレベル保持レジスタ３に保持されているプライオ
リティレベルと有効割込み検出回路４で有効と判定され
てプライオリティレベル保持レジスタ５に保持されてい
る割込み処理が有するプライオリティレベルとを比較し
、プライオリティレベル保持レジスタ５に保持されてい
る割込み要求のプライオリティレベルの方が高位であれ
ば、比較結果信号２２を発生（アクティブに）　する。 これにより、　ＡＮＤゲート３１，　３２を介してＩＣ
Ｕ２からＣＰＵ１へ出力される割込み発生信号８がアク
ティブになる。

【００１２】そして、上述のようにしてＣＰＵ１に対す
るＩＣＵ２からの割込み発生がなされると、ＣＰＵ１の
プライオリティレベル保持レジスタ３に保持されている
プライオリティレベルがプライオリティレベル保持レジ
スタ５に保持されているプライオリティレベル、即ちＩ
ＣＵ２へ入力されて有効になった割込み要求のプライオ
リティレベルに置き変えられる。従来の割込み処理機能
を有する情報処理装置は、以上のような割込み処理を反
復実行する。

【００１３】

【発明が解決しようとする課題】従来の割込み処理機能
を有する情報処理装置は以上のように構成されているた
め、多重割込み処理中のタスク切換えとしてＣＰＵ　が
保持しているプライオリティレベルを低位に下げて他の
割込み要求の受付けを可能な状態にする場合には、プラ
イオリティレベルを低位に下げる処理はソフトウェアに
よってしか行えないため、ＣＰＵ　の負荷が大きいとい
う問題点があった。

【００１４】本発明は、このような問題点を解消するた
めになされたもので、割込み要求受付け時、又は割込み
要求受付け後にＣＰＵ　が保持するプライオリティレベ
ルに変化が生じた時点から所定時間の経過後に、　ＣＰ
Ｕが保持するプライオリティレベルを自動的に所定の値
だけ下げる情報処理回路の提供を目的とする。

【００１５】

【課題を解決するための手段】本発明に係る情報処理装
置は、割込み要求受付け時又は受付け後にＣＰＵ　が保
持するプライオリティレベルに変化が生じた場合にそれ
を検出する検出回路と、この検出回路がプライオリティ
レベルの変化を検出した時点から所定時間を計時するタ
イムカウンタと、このタイムカウンタにより所定時間が
経過したと判断された場合に、　ＣＰＵが保持するプラ
イオリティレベルを所定の値だけ下げるための減算手段
とを備えている。

【００１６】

【作用】本発明に係る情報処理装置では、割込み要求の
受付け時又は割込み要求受付け後に　ＣＰＵが保持する
プライオリティレベルの変化が生じた時点から所定時間
が経過すると、ハードウェア的に、換言すれば　ＣＰＵ
の負荷なしでＣＰＵ　が保持するプライオリティレベル
が所定値だけ下げられる。

【００１７】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００１８】図１は本発明の情報処理装置の第１の実施
例の構成例を示すブロック図であり、より具体的には、
割込みプライオリティレベルを保持するフラグを有する
ＣＰＵ（中央処理ユニット）　と、プライオリティレベ
ルにより割込み要求の発生を制御するＩＣＵ（インタフ
ェイス制御ユニット）　とを備え、半導体集積回路によ
り構成されている。

【００１９】なお、図１において前述の従来例の説明で
参照した図４と同一の参照符号は同一又は相当部分を示
している。

【００２０】図１において、参照符号１はＣＰＵ（中央
処理ユニット）　であり、２はＩＣＵ（インタフェイス
制御ユニット）　である。ＣＰＵ１とＩＣＵ２とにはデ
ータバスＤＢが接続され、またＩＣＵ２にはアドレスバ
スＡＢが接続されている。

【００２１】ＣＰＵ１にはプライオリティレベル保持レ
ジスタ３，レベル変化検出回路９，ゼロ検出回路１０，
減算回路１１等が、またＩＣＵ２には減算値レジスタ１
３，カウンタ１４，レジスタ１５，　Ｓ−Ｒフリップフ
ロップ１６等が備えられている。

【００２２】まずＩＣＵ２側の構成について説明する。 有効割込み検出回路４は、ＩＣＵ２に対して発生した割
込み要因Ａ，Ｂ，Ｃのそれぞれが有するプライオリティ
レベルを入力された信号１８，　１０，　２０に従って
比較し、、最もプライオリティの高い割込み要求を有効
と判定する。その有効割込み検出回路４により有効と判
定された割込み要因が有するプライオリティレベルはプ
ライオリティレベル保持レジスタ５に保持されると共に
、有効割込み検出回路４からは有効割込み発生信号７が
出力される。

【００２３】比較回路６は、ＣＰＵ１のプライオリティ
レベル保持レジスタ３に保持されているプライオリティ
レベルとＩＣＵ２のプライオリティレベル保持レジスタ
５に保持されているプライオリティレベルとを比較し、
ＩＣＵ２のプライオリティレベル保持レジスタ５に保持
されているプライオリティレベルの方が高位であれば比
較結果信号２２を出力　（アクティブに）する。

【００２４】参照符号３１及び３２は共に　ＡＮＤゲー
トである。　ＡＮＤゲート３１には上述の有効割込み発
生信号７と比較結果信号２２とが与えられており、両者
が共にアクティブである場合に　ＡＮＤゲート３１の出
力がアクティブになり、この信号とクロックφとが与え
られている　ＡＮＤゲート３２の出力信号である割込み
発生信号８もアクティブになる。この割込み発生信号８
は　Ｓ−Ｒフリップフロップ１６のセット端子Ｓに与え
られている他、ＣＰＵ１にも与えられている。

【００２５】参照符号１４はカウンタであり、初期値と
してロードされる値をレジスタ１５が保持している。こ
のレジスタ１５に保持されている値は、後述するレベル
変化検出回路９から出力されるレベル変化検出信号２３
がゲート４１に与えられることにより、レジスタ１５か
らカウンタ１４へロードされる。

【００２６】また、カウンタ１４の起動は　Ｓ−Ｒフリ
ップフロップ１６の出力端子Ｄからの出力信号により制
御される。具体的には、カウンタ１４にはカウントクロ
ック２１がゲート４２を介して与えられており、　Ｓ−
Ｒフリップフロップ１６のセット端子Ｓに割込み発生信
号８が与えられるとその出力端子Ｄからの出力信号がア
クティブになってゲート４２が開いてカウンタ１４にカ
ウントクロック２１が入力され、カウンタ１４はこのカ
ウントクロック２１に同期してカウント動作を行う。

【００２７】なお、参照符号１７はカウンタ１４のアン
ダフロー信号であり、カウンタ１４のカウント値にアン
ダーフローが生じた場合に出力され、ＣＰＵ１へ与えら
れる。また、２５はカウンタ１４の　ｄｉｓａｂｌｅ信
号であり、　Ｓ−Ｒフリップフロップ１６のリセット端
子Ｒに与えられている。従って、この　ｄｉｓａｂｌｅ
信号２５がＳ−Ｒフリップフロップ１６のリセット端子
Ｒへ入力されると、　Ｓ−Ｒフリップフロップ１６の出
力端子Ｄからの出力信号がノンアクティブになってゲー
ト４２が閉じてカウントクロック２１がカウンタ１４へ
入力されなくなる。

【００２８】なお、レジスタ１５はデータバスＤＢと接
続されており、レジスタ１５が保持する値をデータバス
ＤＢを介してＣＰＵ１からあるいは外部から任意の値に
設定することが可能である。

【００２９】参照符号１８，　１９，　２０はＩＣＵ２
に対して発生する割込み要因Ａ，Ｂ，Ｃの信号である。

【００３０】次にＣＰＵ１の構成について説明する。

【００３１】プライオリティレベル保持レジスタ３は、
ＣＰＵ１の割込み処理のプライオリティレベルを保持す
るフラグとして機能する。

【００３２】参照符号９はレベル変化検出回路であり、
プライオリティレベル保持レジスタ３に保持されている
プライオリティレベルが変化した場合にこれを検出して
レベル変化検出信号２３を出力する。このレベル変化検
出信号２３は前述の如くＩＣＵ２のレジスタ１５とカウ
ンタ１４との間に介装されているゲート４１にその制御
信号として与えられている他、後述する　ＡＮＤゲート
３３にも与えられている。

【００３３】また、参照符号１０はゼロ検出回路であり
、プライオリティレベル保持レジスタ３に保持されてい
るプライオリティレベルが”０”　になった場合にこれ
を検出してゼロ検出信号２４を出力する。このゼロ検出
信号２４は上述の　ＡＮＤゲート３３に与えられている
。　ＡＮＤゲート３３には上述の如くレベル変化検出回
路９の出力信号であるレベル変化検出信号２３が与えら
れており、両信号の　ＡＮＤをとった信号が　ｄｉｓａ
ｂｌｅ信号２５として前述の如く　Ｓ−Ｒフリップフロ
ップ１６のリセット端子Ｒに与えられている。

【００３４】参照符号１１は減算回路であり、プライオ
リティレベル保持レジスタ３に保持されているプライオ
リティレベルからＩＣＵ２の減算値レジスタ１３が保持
している減算値を減算する。この減算回路１１による減
算結果はゲート４３を介してプライオリティレベル保持
レジスタ３へ戻されるので、プライオリティレベル保持
レジスタ３はこの減算値を保持する。なお、参照符号１
２は減算回路１１による減算の際に発生するボロー信号
である。

【００３５】また、参照符号ａはプライオリティレベル
保持レジスタ３に保持されているプライオリティレベル
をＣＰＵ１の命令により変更するための信号であり、Ｃ
ＰＵ１がプライオリティレベルを変更する際に出力され
る信号ａ’とクロックφとが　ＡＮＤゲート３４に与え
られることにより発生し、ゲート４４にその制御信号と
して、また　ＡＮＤゲート３５及び３６にそれぞれの反
転入力信号として与えられている。

【００３６】参照符号ｂは減算回路１１による減算結果
をＣＰＵ１のプライオリティレベル保持レジスタ３に保
持されているプライオリティレベルとしてロードするた
めの信号であり、一方の入力がクロックφである　ＡＮ
Ｄゲート３７の出力信号として発生され、上述のゲート
４３の制御信号として与えられている。

【００３７】参照符号ｃはＩＣＵ２のプライオリティレ
ベル保持レジスタ５に保持されているプライオリティレ
ベルを変更するための信号であり、信号ａが一方の反転
入力信号として与えられている　ＡＮＤゲート３５の出
力信号として発生され、ゲート４５にその制御信号と与
えられると共に、ＡＮＤゲート３６の反転入力信号とし
て与えられている。なお、　ＡＮＤゲート３５の他方の
入力信号は前述の割込み発生信号８である。従って、信
号ａがノンアクティブで割込み発生信号８がアクティブ
である場合に信号ｃがアクティブになってゲート４５が
開き、ＣＰＵ１のプライオリティレベル保持レジスタ３
に保持されているプライオリティレベルがＩＣＵ２のプ
ライオリティレベル保持レジスタ５へ与えられ、プライ
オリティレベル保持レジスタ５はこれを保持してそれま
で保持していたプライオリティレベルを変更する。

【００３８】参照符号ｄは減算回路１１からボロー信号
１２が発生した場合にＣＰＵ１のプライオリティレベル
保持レジスタ３に保持されているプライオリティレベル
をリセットするための信号であり、一方の入力信号がボ
ロー信号１２であり他方の入力信号が　ＡＮＤゲート３
６の出力信号である　ＡＮＤゲート３９の出力信号とし
て発生され、プライオリティレベル保持レジスタ３に与
えられている。　ＡＮＤゲート３６には前述の如く信号
ａ及びｂの反転信号が入力されている他、カウンタ１４
のアンダフロー信号１７が与えられている。従って、信
号ｄは、信号ａ及びｂがノンアクティブでアンダフロー
信号１７及びボロー信号１２がアクティブである場合に
アクティブになる。

【００３９】また、　ＡＮＤゲート３６の出力信号は　
ＡＮＤゲート３８の一方の入力となっており、　ＡＮＤ
ゲート３８の他方の入力はインバータにて反転されたボ
ロー信号１２になっている。そして、　ＡＮＤゲート３
８の出力信号は前述の　ＡＮＤゲート３７の入力信号に
なっているので、信号ｂは信号ａ，ｂ及びボロー信号１
２がノンアクティブでアンダフロー信号１７がアクティ
ブである場合にアクティブになる。

【００４０】図２は、図１中のプライオリティレベル保
持レジスタ３，レベル変化検出回路９及びゼロ検出回路
１０の具体的な構成例を示す回路図である。なお、この
回路の構成例は、プライオリティレベル保持レジスタ３
に保持されているプライオリティレベルが３ビットの場
合である。

【００４１】プライオリティレベル保持レジスタ３に保
持されているプライオリティレベルを保持する部分は２
段のラッチになっており、１段目のラッチの値の変更は
、ａ，ｂ，ｃのそれぞれの信号により個別に行える。 即ち、ＣＰＵ１の命令による変更、減算回路１１からの
減算結果のロードによる変更、有効になった割込み要求
のプライオリティレベルがプライオリティレベル保持レ
ジスタ５に保持された場合にその値のロードによる変更
がそれぞれ可能である。

【００４２】２段目のラッチへはａ，ｂ，ｃ又はｄの信
号が発生する場合を除き、内部クロックφに同期して常
にサンプリングを行っている。また、１段目ラッチは　
ＲＥＳＥＴ信号又は減算回路１１のボローの発生による
信号ｄによりゼロリセットロされ、２段目のラッチは　
ＲＥＳＥＴ信号のみでゼロリセットされるようになって
いる。

【００４３】プライオリティレベルが３ビットである場
合、このような同一の構成が参照符号３１，　３２，　
３３の３組、即ち３　ビット分あり、レベル変化検出回
路９としては３ビット全てについて１段目のラッチの値
と２段目のラッチの値とをＥｘＯＲ演算して異なる場合
を検出し、３ビットの内のいずれかにおいてこのＥｘＯ
Ｒ演算結果の相違が検出されれば、プライオリティレベ
ル保持レジスタ３からレベル変化検出信号２３を発生す
るようになっている。

【００４４】また、ゼロ検出回路１０については、各ビ
ットの１段目のラッチの値の反転信号で　ＡＮＤをとり
、この結果に応じてゼロ検出信号２４を発生している。

【００４５】次に、上述のような構成の本発明の情報処
理装置の動作について説明する。いまたとえば、割込み
要因Ａ，Ｂ，Ｃが発生してそれぞれの信号１８，　１９
，　２０が有効割込み検出回路４へ入力されたとすると
、有効割込み検出回路４はそれらの割込み要因のプライ
オリティレベルを比較し、最も高位のプライオリティレ
ベルを検出してプライオリティレベル保持レジスタ５に
保持すると共に、有効割込み発生信号７を発生（アクテ
ィブに）する。

【００４６】そして、比較回路６はＣＰＵ１のプライオ
リティレベル保持レジスタ３に保持されているプライオ
リティレベルと有効割込み検出回路４で有効と判定され
てプライオリティレベル保持レジスタ５に保持された割
込み要求が有するプライオリティレベルとを比較し、プ
ライオリティレベル保持レジスタ５に保持されている割
込み要求のプライオリティレベルの方が高位であれば、
比較結果信号２２を発生　（アクティブに）　する。こ
れにより、ＡＮＤゲート３１，　３２を介してＩＣＵ２
から出力される割込み発生信号８がアクティブになる。

【００４７】そして、上述のようにしてＣＰＵ１に対す
るＩＣＵ２からの割込み発生がなされると、プライオリ
ティレベル保持レジスタ５に保持されているプライオリ
ティレベル、即ちＣＰＵ１のプライオリティレベル保持
レジスタ３に保持されているプライオリティレベルがＩ
ＣＵ２へ入力されて有効になった割込み要求のプライオ
リティレベルに置き変えられる。

【００４８】以上の動作は前述した従来例と同様である
が、本発明では更に、プライオリティレベル保持レジス
タ３に保持されているプライオリティレベルが変化した
か否かをレベル変化検出回路９により検出し、変化した
ことが検出された場合にはレベル変化検出信号２３がア
クティブになる。

【００４９】そして、ＩＣＵ２からの割込み発生信号８
により　Ｓ−Ｒフリップフロップ１６がセットされてカ
ウンタ１４が起動され、予めＣＰＵ１の命令によってカ
ウンタ設定値のレジスタ１５にセットされていた値がレ
ベル変化検出信号２３の発生によりカウンタ１４にロー
ドされ、カウンタ１４はこのロードされた値からダウン
カウントを開始する。

【００５０】カウンタ１４によるダウンカウント中に新
たな割込み要求が受付けられなければカウンタ１４はレ
ジスタ１５からロードされた値をダウンカウントし終わ
り、アンダフロー信号１７を発生する。アンダフロー信
号１７が発生するとそれに同期して、減算回路１１がプ
ライオリティレベル保持レジスタ３に保持されているプ
ライオリティレベルから予めＣＰＵ１の命令により減算
値レジスタ１３に設定されていた値を減算し、その結果
がプライオリティレベル保持レジスタ３にロードされる
。これにより、プライオリティレベル保持レジスタ３に
保持されていたプライオリティレベルが変更される。

【００５１】但しこの際、減算回路１１の減算によりボ
ロー信号１２が発生した場合には、プライオリティレベ
ル保持レジスタ３に保持されているプライオリティレベ
ルは信号ｄによりリセットされて”０”　になる。そし
て、このようにプライオリティレベル保持レジスタ３に
保持されているプライオリティレベルが変化すると、こ
れがレベル変化検出回路９により検出されてレベル変化
検出信号２３が発生し、カウンタ１４にレジスタ１５の
設定値が再度ロードされ、ダウンカウントが継続される
。

【００５２】また、カウンタ１４のダウンカウント中に
他の割込み要求が受付けられた場合には、それに応じて
プライオリティレベル保持レジスタ３に保持されている
プライオリティレベルが変更される。そしてレベル変化
検出信号２３が発生するので、レジスタ１５の設定値が
カウンタ１４にロードされるため、カウンタ１４は割込
み要求発生時点から再度設定値からのダウンカウントを
開始する。

【００５３】本発明の情報処理装置の割込み処理機能で
は以上のような割込み要求に対する処理を反復するので
あるが、ＣＰＵ１のプライオリティレベル保持レジスタ
３に保持されているプライオリティレベルが”０”　に
変化した場合、即ちレベル変化検出信号２３とゼロ検出
信号２４とが同時に発生した場合には、カウンタ１４の
　ｄｉｓａｂｌｅ信号２５が発生してカウンタ１４はカ
ウントを停止する。カウンタ１４の停止後に再度割込み
要求の発生があれば、カウンタ１４が起動されて上述同
様の動作が行われる。

【００５４】図３は本発明の第２の実施例の構成を示す
ブロック図である。本第２の実施例は図１に示した第１
の実施例の構成に参照符号２６のＯＲゲートが追加され
た構成を採っている。具体的には、ＯＲゲート２６によ
り　ＡＮＤゲート３３の出力信号とカウンタ１４のアン
ダフロー信号１７とのＯＲをとって　ｄｉｓａｂｌｅ信
号２５としている。これにより、カウンタ１４の　ｄｉ
ｓａｂｌｅ信号２５は、プライオリティレベル保持レジ
スタ３に保持されているプライオリティレベルが”０”
　に変化した場合のみならず、カウンタ１４のアンダフ
ロー信号１７が発生した場合にも発生される。

【００５５】従って、本第２の実施例では、割込み要求
の受付けによりカウンタ１４が起動された後にアンダフ
ロー信号１７が発生するとカウンタ１４が停止されるた
め、プライオリティレベル保持レジスタ３に保持されて
いるプライオリティレベルが減算回路１１により自動的
に下げられるという動作は各割込み要求の発生後に一度
のみ行われる。

【００５６】

【発明の効果】以上に詳述した如く本発明によれば、割
込み要求の発生後に所定時間が経過した場合に、　ＣＰ
Ｕが有するプライオリティレベルを任意に設定可能な値
だけ自動的に下げることが可能になるので、多重割込み
処理時のタスク切換えにおけるＣＰＵの負荷を低減する
ことができる。

【図面の簡単な説明】

【図１】本発明の情報処理装置の第１の実施例の構成例
を示すブロック図である。

【図２】本発明の情報処理装置の　ＣＰＵのプライオリ
ティレベル保持レジスタ，　レベル変化検出回路及びゼ
ロ検出回路１０の構成例を示す回路図である。

【図３】本発明の情報処理装置の第２の実施例の構成例
を示すブロック図である。

【図４】従来の情報処理装置の構成例を示すブロック図
である。

【符号の説明】

１　　　　ＣＰＵ（中央処理ユニット）２　　　　ＩＣ
Ｕ（インタフェイス制御ユニット）３　　　　プライオ
リティレベル保持レジスタ４　　　　有効割込み検出回
路 ５　　　　プライオリティレベル保持レジスタ９　　　
　レベル変化検出回路 １１　　　　減算回路 １３　　　　減算値レジスタ １４　　　　カウンタ １５　　　　レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　割込み処理のプライオリティレベルを
   保持する手段を有する中央処理ユニットと、割込み要求
   が発生した場合に、それぞれのプライオリティレベルに
   従って有効な割込み要求を受付ける手段を備えたインタ
   フェイス制御ユニットと、を備えた情報処理装置におい
   て、前記中央処理ユニットが保持する割込み処理のプラ
   イオリティレベルに変化が発生したことを検出するレベ
   ル変化検出回路と、任意の値を保持することが可能なレ
   ジスタと、割込み要求の受付け時点において前記レジス
   タに保持されている値が初期値としてロードされ、ロー
   ドされた値に対応する時間を計時するタイムカウンタと
   、任意の値を保持することが可能な減算値レジスタと前
   記タイムカウンタによる計時終了時点において、前記中
   央処理ユニットが保持する割込み処理のプライオリティ
   レベルを前記減算値レジスタに保持されている値だけ下
   げる減算手段と、を備えたことを特徴とする情報処理装
   置。