JPH01276262A - Ｄｍａ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バス開放モードをもたないＣＰＵに対するＤ
ＭＡ　（ダイレクト・メモリ・アクセス）を行なう装置
に関するものである。

〔従来の技術〕

成るｃｐｕシステムＡのデータベース（ＲＡＭ）に他の
ＣＰＵシステムＢがアクセスする場合の一般的な方法の
１つとしてＤＭＡがある。ＤＭＡは通常、ｃｐｕシステ
ムＡのＣＰＵがアドレスバス、データバスを開放（ハイ
インピーダンス）にしてＣＰＵシステムＢに上記アドレ
スバス、データバスを明は渡すことによって行なわれる
。したがって、ＣＰＵにはバスを開放する機能が要求さ
れる。

そこで、多くのＣＰＵは例えば″ＨＯＬＤ″入力端子な
るものをもち、その端子を指定されたレベル（ハイまた
はロー）にすることによりバスを開放するようになって
いる。

〔発明が解決しようとする課題〕

しかしながら、上述した“ＨＯＬＤ”入力端子のような
端子をもたないＣＰＵの場合は、バスを開放量るモード
をもたないため、そのままではＤＭＡを行なうことはで
きない。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、バス開放モードをもたないＣＰ
Ｕに対してもＤＭＡを行なうことのできるＤ　Ｍ　Ａ装
置を得ることにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明によるＤＭＡ装
置は、バスを解放する機能を持たないＣＰＵと、このＣ
ＰＵに接続されるアドレスバスに挿入される単方向トラ
イステートバッファと、ＣＰＵに接続されるデータバス
に挿入される双方向トライステートバッファとを有し、
外部システムからのＤＭＡ要求信号をｃｐｕの割込み端
子で受け割込みモードにすることによって、単方向トラ
イステートバッファおよび双方向トライステートバッフ
ァをハイインピーダンスにするようにしたものである。

〔作用〕

本発明によるＤＭＡ装置においては、単方向および双方
向トライステートバッファはＣＰＵによりディスイネー
ブル（オフ）またはイネーブル（オン）となる。

〔実施例〕

本発明は、ＣＰＵの外部割込み入力端子を利用してＤＭ
Ａリクエストを与え、アドレスバスに挿入された単方向
トライステートバッファとデータバスに挿入された双方
向トライステートバスを開放（オフ）してバスの開放を
するというものである。特徴としては、外部割込み入力
端子の有効利用によってバス開放モードを持たないＣＰ
Ｕに対してＤＭＡが行なえる点にある。

図は、本発明に係わるＤＭＡ装置の一実施例が適用され
たＣＰＵシステムを示す系統図である。

図において、Ａ、ＢはＣＰＵシステム、１はバス開放モ
ードをもたないＣＰＵ、２はアドレスバス、３はデータ
バス、４は単方向トライステートバッファ、５は双方向
トライステートバッファ、６はＲＯＭ、７はデータベー
ス（ＲＡＭ）　、８はｃｐＵである。データバスに対し
ては双方向トライステートバッファ５が必要であるが、
アドレスバスに対しては単方向トライステートバッファ
４で十分である。

図の系統に示すように、ＣＰＵシステムＡのバスに２組
のバッファを挿入し、データベース７に対するシステム
ＡからのアクセスとシステムＢがらのアクセスとを切り
替えられるようになっている。システムＡに対するＤＭ
Ａリクエストは外部割込み入力端子ＤＭＡππで下を利
用する。これにより、システムＢは、バス開放モードを
もつＣＰＵに対するＤ　Ｍ　Ａと区別なく、システムＡ
に対してＤＭＡを行なうことは可能となる。ただし、シ
ステムＢに既にトライステートバッファを含んでいる場
合はシステムＢのバスに挿入しているバッファ　（ＣＰ
　Ｕ　Ｂ側のシステムＡ内のバ・ノファ４．５）は不要
となる。

次に、動作について説明する。通常時はＣＰＵシステム
Ａが動作状態であり、ＤＭＡリクエスト入力端子（外部
割込み入力端子）ＤＭＡＲＥＱＲとＤＭＡアクナレッジ
出力端子　ＭＡＡＣＫＴは共にｒＨＪレベルとなってい
る。システムＢがシステムＡに対してＤＭＡを行なうと
きは先ずＣＰＵ８のＤＭＡＲＥＱＴをｒＬＪレベルにし
て、システムＡに対してＤＭＡを出す。ここでシステム
Ａは割込みルーチンへ入り、ＣＰＵＩのＤＭＡＡＣＫＴ
をｒＬＪレベルにしてＤＭＡアクナレッジを返す。この
とき、ＣＰＵＩ側のトライステートバッファ４，５の出
力はハイインピーダンスとなり、システムＢＯｃｐｕｓ
側のトライステートバッファ４．５がイネーブルとなる
。これにより、システムＢがシステムＡのデータベース
７にアクセス可能となる。ＤＭＡ終了後、システムＢは
百ＭＡＲＥＱＴをｒＨＪレベルにし、これを検出したシ
ステムＡのＣＰＵＩはＤＭＡＡＣＫＴを「Ｈ」レベルに
した後、メインルーチンへもどる。この場合ＤＭＡ中シ
ステムＡのＣＰＵＩはＤＭＡＲ「π７がｒＨＪレベル（
ＤＭＡ解除状態）になるのを待つ。

〔発明の効果〕

以上説明したように本発明によるＤＭＡ装置は、バスを
解放する機能を持たないｃＰＵと、このＣＰＵに接続さ
れるアドレスバスに挿入される単方向トライステートバ
ッファと、ＣＰＵに接続されるデータバスに挿入される
双方向トライステートバッファとを有し、外部システム
からのＤＭＡ要求信号をＣＰＵの割込み端子で受け割込
みモードにすることによって、単方向トライステートバ
ッファおよび双方向トライステートバッファをハイイン
ピーダンスにするようにしたことにより、上記ＣＰＵを
制御してアドレスバスおよびデータバスを解放状態とす
ることができるので、バス解放モードをもたないＣＰＵ
に対してＤＭＡを可能とする効果がある。

【図面の簡単な説明】

図は本発明に係わるＤＭＡ装置の一実施例が適用された
ＣＰＵシステムを示す系統図である。 Ａ、Ｂ・・・ＣＰＵシステム、１．８・・・ＣＰＵ、２
・・・アドレスバス、３・・・データバス、４・・・単
方向トライステートバッファ、５・・・双方向トライス
テートバッファ、６・・・ＲＯＭ、７・・・データベー
ス。

Claims (1)

【特許請求の範囲】
1. バスを解放する機能を持たないＣＰＵと、このＣＰＵに
   接続されるアドレスバスに挿入される単方向トライステ
   ートバッファと、前記ＣＰＵに接続されるデータバスに
   挿入される双方向トライステートバッファとを有し、外
   部システムからのＤＭＡ要求信号を前記ＣＰＵの割込み
   端子で受け割込みモードにすることによって、前記単方
   向トライステートバッファおよび双方向トライステート
   バッファをハイインピーダンスにするようにしたことを
   特徴とするＤＭＡ装置。