JPH02190958A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH02190958A JPH02190958A JP1040889A JP1040889A JPH02190958A JP H02190958 A JPH02190958 A JP H02190958A JP 1040889 A JP1040889 A JP 1040889A JP 1040889 A JP1040889 A JP 1040889A JP H02190958 A JPH02190958 A JP H02190958A
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- bit
- bits
- bit data
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Links
- 239000000872 buffer Substances 0.000 claims abstract description 15
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理装置のバスの制御回路に関し、特に
異なるビット幅のバス接続の制御回路に関するものであ
る。
異なるビット幅のバス接続の制御回路に関するものであ
る。
［従来の技術１
第２図は従来の３２ビットＣＰＵを使用した情報処理装
置のバス接続を示す図である。３２ビットのＣＰＵ２０
１が１６ビット幅のデータバス２２１．２２２をアクセ
スするには、３２ビット幅のデータバス２１３を上位１
６ビット２１１と下位１６ビット２１２に分割し、１６
ビット幅のデータバスを持つ装置のうちアドレスにより
上位１６ビットのデータバス２１１に接続される装置２
０６は、１６ビットのデータバス２２１に接続され、バ
スバファ２０４を経由してデータバス２１１に接続され
る。
置のバス接続を示す図である。３２ビットのＣＰＵ２０
１が１６ビット幅のデータバス２２１．２２２をアクセ
スするには、３２ビット幅のデータバス２１３を上位１
６ビット２１１と下位１６ビット２１２に分割し、１６
ビット幅のデータバスを持つ装置のうちアドレスにより
上位１６ビットのデータバス２１１に接続される装置２
０６は、１６ビットのデータバス２２１に接続され、バ
スバファ２０４を経由してデータバス２１１に接続され
る。
また、下位１６ビットのデータバス２１２に接続される
装置２０７は、１６ビットのデータバス２２２に接続さ
れ、バスバファ２０５を経由してデータバス２１２に接
続される。
装置２０７は、１６ビットのデータバス２２２に接続さ
れ、バスバファ２０５を経由してデータバス２１２に接
続される。
一般に、１６ビットのＣＰＵが１６ビット以外のバスを
制御するときは、ＣＰＵの１回のリードバスサイクルに
対してバス側で複数回のり−ドバスサイクルを起こし、
外部でデータを１６ビットに変換しＣＰＵに転送する。
制御するときは、ＣＰＵの１回のリードバスサイクルに
対してバス側で複数回のり−ドバスサイクルを起こし、
外部でデータを１６ビットに変換しＣＰＵに転送する。
また、ＣＰＵ１回のライトバスサイクル対しバス側で１
６ビットのデータをバス幅に分割し複数回のライトバス
サイクルを起こしていた。この間、ＣＰＵには、レディ
ー信号によりウェイトをかけていた。
６ビットのデータをバス幅に分割し複数回のライトバス
サイクルを起こしていた。この間、ＣＰＵには、レディ
ー信号によりウェイトをかけていた。
また、インテル社３２ビットＣＰＵ、１８０３８６は３
２ビットバスサイクル以外のとき、自動的に複数回のバ
スサイクルを起こすダイナミックバスサイジングの機能
を持っている。かかる技術については「トランジスタ技
術Ｊ１９Ｂ８．６月号Ｐ、３７８−３７９に掲載されて
いる。
２ビットバスサイクル以外のとき、自動的に複数回のバ
スサイクルを起こすダイナミックバスサイジングの機能
を持っている。かかる技術については「トランジスタ技
術Ｊ１９Ｂ８．６月号Ｐ、３７８−３７９に掲載されて
いる。
［発明が解決しようとする課題１
しかしながら、上述のように３２ビットデータバスに１
６ビットデータバスを接続するには１６ビットのデータ
バスを２組用いなければならず、接続される装置の数が
増加したときに、バスの配線が困難になること。
６ビットデータバスを接続するには１６ビットのデータ
バスを２組用いなければならず、接続される装置の数が
増加したときに、バスの配線が困難になること。
さらに、ＤＭＡ転送を使用して周辺装置からメモリに直
接データを転送するときに、下位１６ビットのデータバ
スに接続された装置はメモリの上位１６ビットにデータ
を転送することが出来ず、上位１６ビットに接続された
装置はメモリの下位１６ビットにデータを転送すること
が出来ない。
接データを転送するときに、下位１６ビットのデータバ
スに接続された装置はメモリの上位１６ビットにデータ
を転送することが出来ず、上位１６ビットに接続された
装置はメモリの下位１６ビットにデータを転送すること
が出来ない。
［課題を解決するための手段］
本発明は３２ビットのデータバスと１６ビットデータバ
スを備え、前記３２ビットデータバスと前記１６ビット
データバスとを相互に接続するバスバファを制御するバ
スバフア制御装置に於て、前記１６ビットデータバスを
前記３２ビットデータバスの上位１６ビット、あるいは
下位１６ビットに接続するのかをバスサイクルのアドレ
ス情報により自動的に選択するこを特徴とするバス制御
装置にある。
スを備え、前記３２ビットデータバスと前記１６ビット
データバスとを相互に接続するバスバファを制御するバ
スバフア制御装置に於て、前記１６ビットデータバスを
前記３２ビットデータバスの上位１６ビット、あるいは
下位１６ビットに接続するのかをバスサイクルのアドレ
ス情報により自動的に選択するこを特徴とするバス制御
装置にある。
［実施例１
次に、本発明について図面を参照しながら説明する。
第１図は本発明の実施例であり、３２ビットＣＰＵｌ０
Ｉが下位１６ビットに接続される１６ビットの装置１０
６にアクセスするとき、３２ビットＣＰＵ１０１が発生
するアドレスにより、下位１６ビットに接続される周辺
装置であると判断し、バスバファ１０５をアクティブに
し、バス１１２と１６ビットバス１２１を接続する。
Ｉが下位１６ビットに接続される１６ビットの装置１０
６にアクセスするとき、３２ビットＣＰＵ１０１が発生
するアドレスにより、下位１６ビットに接続される周辺
装置であると判断し、バスバファ１０５をアクティブに
し、バス１１２と１６ビットバス１２１を接続する。
また、３２ビットＣＰＵ１０’ｌが上位１６ビットに接
続される装置１０７にアクセスするとき、３２ビットＣ
ＰＵｌ０Ｉが発生するバスアドレスにより上位１６ビッ
トに接続される装置であると判断し、バスバフア１０４
をアクティブにし、バス１１１と１６ビットバス１２１
とを接続する。
続される装置１０７にアクセスするとき、３２ビットＣ
ＰＵｌ０Ｉが発生するバスアドレスにより上位１６ビッ
トに接続される装置であると判断し、バスバフア１０４
をアクティブにし、バス１１１と１６ビットバス１２１
とを接続する。
具体的には、インテルＣＰ Ｕ （ｉ ８０３８６）の
場合はアドレスＢＥＯ〜１が下位１６ビット、ＢＥ２〜
３が上位１６ビットに接続されるものとして設定されて
いる。
場合はアドレスＢＥＯ〜１が下位１６ビット、ＢＥ２〜
３が上位１６ビットに接続されるものとして設定されて
いる。
また、ＤＭＡ （Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃｅ
ｓｓ）＝ｒントローラ１０３が１６ビットデータバス１
２１に接続される装置１０６及び１０７と３２ビットメ
モリ１０２との間でデータの転送を行うとき、ＤＭＡコ
ントローラ１０３が発生するバスアドレスにより、１６
ビット装置１０６及び１０７は、３２ビットメモリの上
位１６ビットとデータを転送するのか、あるいは下位１
６ビットとデータを転送するのかを判断する。
ｓｓ）＝ｒントローラ１０３が１６ビットデータバス１
２１に接続される装置１０６及び１０７と３２ビットメ
モリ１０２との間でデータの転送を行うとき、ＤＭＡコ
ントローラ１０３が発生するバスアドレスにより、１６
ビット装置１０６及び１０７は、３２ビットメモリの上
位１６ビットとデータを転送するのか、あるいは下位１
６ビットとデータを転送するのかを判断する。
上位１６ビットの転送と判断すれば、バスバッファ（例
えば双方向性スイッチ）１０４をアクティブにし、３２
ビットデータバス１１３の上位１６ビット１１１と１６
ビットデータバス１２１とを接続する。
えば双方向性スイッチ）１０４をアクティブにし、３２
ビットデータバス１１３の上位１６ビット１１１と１６
ビットデータバス１２１とを接続する。
下位１６ビットの転送と判断すれば、パスバッファ１０
５をアクティブにし３２ビットデータバス１１３の下位
１６ビット１１２と１６ビットデータバス１２１とを接
続す、る。
５をアクティブにし３２ビットデータバス１１３の下位
１６ビット１１２と１６ビットデータバス１２１とを接
続す、る。
本発明による装置はＣＰＵと出力装置のいずれが３２ビ
ットあるいは１６ビットの装置であっても、それらの間
で双方向にバス制御することができるという広範囲に利
用可能な装置である。
ットあるいは１６ビットの装置であっても、それらの間
で双方向にバス制御することができるという広範囲に利
用可能な装置である。
［発明の効果１
以上説明したように、本発明によれば２本のバスを１本
にすることが出来、配線に要する面積を縮小することが
出来る。
にすることが出来、配線に要する面積を縮小することが
出来る。
また、ＤＭＡ転送を使用する場合においても接続される
装置のアドレスにより上位１６ビットまたは、下位１６
ビットのみに限定されることなくメモリの連続したアド
レスにデータを転送可能である。
装置のアドレスにより上位１６ビットまたは、下位１６
ビットのみに限定されることなくメモリの連続したアド
レスにデータを転送可能である。
また、本発明によれば既存の１６ビットＣＰＵに接続さ
れていた装置をハードウェアおよびソフトウェアの変更
をせず、３２ビットＣＰＵに接続することが可能となる
。
れていた装置をハードウェアおよびソフトウェアの変更
をせず、３２ビットＣＰＵに接続することが可能となる
。
第１図は、本発明によるバス制御によるバス接続の実施
例を示すブロック図、第２図は従来のバス制御によるバ
ス接続の実施例を示すブロック図である。 １０１ ・・ ・ ３２ビットＣＰＵ１０２ ・・
・ ３２ビットメモリ １０３ ・・・ ＤＭＡコントローラ １０４ ・・・ バスバッファ １１３ ・ ・ ・ １２１ ・ ・ ・ パスバッファ １６ビット周辺装置 １６ビット周辺装置 ３２ビットデータバスの上位 １６ビット ３２ビットデータバスの下位 １６ビット ３２ビットデータバス １６ビットデータバス ３２ビットＣＰＵ ３２ビットメモリ ３２ビット周辺装置 パスバッファ パスバッファ １６ビット周辺装置 １６ビット周辺装置 ３２ビットデータバスの上位 １６ビット ３２ビットデータバスの下位 １６ビット ３２ビットデータバス １６ビットデータバス １６ビットデータバス 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他−名 第１図 第２図
例を示すブロック図、第２図は従来のバス制御によるバ
ス接続の実施例を示すブロック図である。 １０１ ・・ ・ ３２ビットＣＰＵ１０２ ・・
・ ３２ビットメモリ １０３ ・・・ ＤＭＡコントローラ １０４ ・・・ バスバッファ １１３ ・ ・ ・ １２１ ・ ・ ・ パスバッファ １６ビット周辺装置 １６ビット周辺装置 ３２ビットデータバスの上位 １６ビット ３２ビットデータバスの下位 １６ビット ３２ビットデータバス １６ビットデータバス ３２ビットＣＰＵ ３２ビットメモリ ３２ビット周辺装置 パスバッファ パスバッファ １６ビット周辺装置 １６ビット周辺装置 ３２ビットデータバスの上位 １６ビット ３２ビットデータバスの下位 １６ビット ３２ビットデータバス １６ビットデータバス １６ビットデータバス 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他−名 第１図 第２図
Claims (1)
- ３２ビットのデータバスと１６ビットデータバスとを備
え、前記３２ビットデータバスと前記１６ビットデータ
バスとを相互に接続するバスバフアを制御するバスバフ
ア制御装置、前記１６ビットデータバスを前記３２ビッ
トデータバスの上位１６ビットあるいは下位１６ビット
に接続するのかをバスサイクルのアドレス情報により自
動的に選択する手段とから構成されることを特徴とする
バス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040889A JPH02190958A (ja) | 1989-01-19 | 1989-01-19 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040889A JPH02190958A (ja) | 1989-01-19 | 1989-01-19 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190958A true JPH02190958A (ja) | 1990-07-26 |
Family
ID=11749317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040889A Pending JPH02190958A (ja) | 1989-01-19 | 1989-01-19 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190958A (ja) |
-
1989
- 1989-01-19 JP JP1040889A patent/JPH02190958A/ja active Pending
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