JPH0592856U - １チップｃｐｕの外部メモリへのｄｍａ転送制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 １チップＣＰＵ配下の外部メモリへのＤＭＡ
転送を可能にするＤＭＡ転送制御装置を提供する。 【構成】 １チップＣＰＵ８の割込信号ピンをＨＯＬＤ
信号の入力ピン９、出力ポートピンの１つをＨＬＤＡ信
号の出力ピン１０とし、かつ、ＨＬＤＡ信号によりＣＰ
Ｕアドレス・データ・コントロールバスをフローティン
グ状態にする入出力バッファ１１を設けた。

Description

【考案の詳細な説明】 【産業上の利用分野】

【０００１】 本考案は、１チップＣＰＵの外部メモリへのＤＭＡ（ダイレクト・メモリ・ア クセス）転送制御装置に関するものである。

【０００２】

【従来の技術】

ＤＭＡ転送方式とは、ＣＰＵを介さずにＤＭＡＣ（ＤＭＡコントローラ）によ り、直接メモリからメモリ、またはメモリからＩ／Ｏ素子（のバッファメモリ） 、さらにはＩ／Ｏ素子からメモリにデータ転送する方式であり、ＣＰＵを介した プログラム転送方式に比較し、大量のデータを高速に転送できる利点を持ってい る。

【０００３】 ＤＭＡＣのバス権（ＣＰＵ配下のメモリやＩ／Ｏ素子をアクセスするためのデ ータバスやコントロールバスを制御する権利）の獲得は、ＤＭＡＣがＣＰＵへＤ ＭＡ要求信号（ホールドリクエスト信号；ＨＯＬＤ信号）を出力し（送り）、次 にＣＰＵがＤＭＡＣへＤＭＡ許可信号（ホールドアクノリッジ信号；ＨＬＤＡ信 号）を出力する（返す）ことで実現している。

【０００４】 図１はマルチチップＣＰＵ配下の外部メモリへのＤＭＡ転送制御装置のブロッ ク図、図２はそのタイミングチャートであり、１はマルチチップＣＰＵ（例えば ８０２８６等）、２はＩ／Ｏ素子、３はメモリ、４はアドレス・データ・コント ロールバス、５はＤＭＡＣである。

【０００５】 マルチチップＣＰＵ１はＨＯＬＤ信号入力ピン６とＨＬＤＡ信号出力ピン７を 備えており、図２に示すように、ＤＭＡＣ５からのＨＯＬＤ信号がマルチチップ ＣＰＵ１のＨＯＬＤ信号ピン６に入力されると、所定タイミング後にＨＬＤＡ信 号出力ピン７からＨＬＤＡ信号が出力され、ＣＰＵバスはフローティング状態と なり、バスマスタ（バス権を獲得しているデバイス）はマルチチップＣＰＵ１か らＤＭＡＣ５に変わる。ＨＬＤＡ信号出力中、言い換えるとバスマスタがＤＭＡ Ｃ５の時はＤＭＡデータ転送が可能であり、Ｉ／Ｏ素子２とメモリ３の間で直接 データ転送が行われる。ＨＬＤＡ信号がインアクティブ（ローレベル）になった 時は、バスマスタは再びマルチチップＣＰＵ１に変わる。

【０００６】

【考案が解決しようとする課題】

従来は、ＤＭＡ信号ピン（ＨＯＬＤ信号入力ピンとＨＬＤＡ信号出力ピン）を 備えているマルチチップＣＰＵの場合だけ、その配下の外部メモリへのＤＭＡ転 送が行われており、ＤＭＡ信号ピンを有していない１チップＣＰＵ配下の外部メ モリへのＤＭＡ転送はできないという不具合があった。

【０００７】 本考案は、このような背景に鑑みてなされたものであり、１チップＣＰＵ配下 の外部メモリへのＤＭＡ転送を可能にするＤＭＡ転送制御装置を提供することを 目的とする。

【０００８】

【課題を解決するための手段】

上記の目的を達成するために、本考案では１チップＣＰＵの割込信号ピンをＨ ＯＬＤ信号の入力ピン、出力ポートピンの１つをＨＬＤＡ信号の出力ピンとし、 かつ、ＨＬＤＡ信号によりＣＰＵアドレス・データ・コントロールバスをフロー ティング状態にする入出力バッファを設けたものである。

【０００９】

【作用】

ＤＭＡＣからＨＯＬＤ信号が出力されると、１チップＣＰＵはＤＭＡ転送のた めの割込プログラムに入り、ＨＬＤＡ信号出力ピンからハイレベル（アクティブ ・レベル）を出力する。また、この信号により、入出力バッファがフローティン グとなり、即ち、ＣＰＵバスがフローティングとなり、ＤＭＡＣがバスマスタと なってＤＭＡ転送が外部メモリ間で行われる。

【００１０】

【実施例】 以下、本考案の実施例を図面に基づいて説明する。なお、図１に示す構成要素 と同一のものには同一符号を付して、重複する説明は省略する。

【００１１】 図３は実施例に係る１チップＣＰＵの外部メモリへのＤＭＡ転送制御装置のブ ロック図、図４はそのタイミングチャートであり、１チップＣＰＵ８の割込（Ｉ ＮＴ）ピンをＨＯＬＤ信号の入力ピン９とし、また出力ポートピンの１つ（Ｐ０ ）をＨＬＤＡ信号の出力ピン１０としている。また、Ｉ／Ｏ素子２と１チップＣ ＰＵ８の間のアドレス・データ・コントロールバス４にはフローティング端子１ ２を設けた入出力バッファ１１を設け、このフローティング端子１２をＨＬＤＡ 信号線に接続している。

【００１２】 次に、ＤＭＡ転送のためのバス権遷移手順について図４を参照しながら説明す る。ＤＭＡＣ５は図４の（１）に示すＨＯＬＤ信号を出力する。この信号は入力 ピン９から１チップＣＰＵ８内に取り込まれ、これにより１チップＣＰＵ８はＤ ＭＡ転送の割込プログラムの実行を開始する。即ち、（２）に示すＨＬＤＡ信号 を出力ピン１０からＤＭＡＣに出力する。

【００１３】 この信号は同時に入出力バッファ１１のフローティング端子１２にも出力され 、入出力バッファ１１がフローティング状態になるので、ＣＰＵバスもフローテ ィングになり、（３）に示すバスマスタは１チップＣＰＵ８からＤＭＡＣ５に変 わる。従って、前述したようにバスマスタがＤＭＡＣ５にある間は、Ｉ／Ｏ素子 ２とメモリ３の間でＤＭＡ転送が行われる。ＤＭＡＣ５はＤＭＡ転送終了後に、 ＨＯＬＤ信号をインアクティブ（ローレベル）にする。１チップＣＰＵ８はこの ローレベル信号を割込プログラムルーチンの中で認識し、ＨＬＤＡ信号をローレ ベルにする。これにより１チップＣＰＵ８は再度バス権を取り返す。

【００１４】

【考案の効果】

以上説明したように、本考案によれば、１チップＣＰＵの割込信号ピンをＨＯ ＬＤ信号の入力ピン、出力ポートピンの１つをＨＬＤＡ信号の出力ピンとし、か つ、ＨＬＤＡ信号によりＣＰＵアドレス・データ・コントロールバスをフローテ ィング状態にする入出力バッファを設けることにより、１チップＣＰＵ配下の外 部メモリへのＤＭＡ転送が可能になり、これによってＤＭＡ転送回路用ＣＰＵの 選択の幅を広げ、基板の低コスト化を図ることができるようになった。

【図面の簡単な説明】

【図１】マルチチップＣＰＵの外部メモリへのＤＭＡ転
送制御装置のブロック図である。

【図２】マルチチップＣＰＵの外部メモリへのＤＭＡ転
送制御装置のタイミングチャートである。

【図３】１チップＣＰＵの外部メモリへのＤＭＡ転送制
御装置のブロック図である。

【図４】１チップＣＰＵの外部メモリへのＤＭＡ転送制
御装置のタイミングチャートである。

【符号の説明】

２ Ｉ／Ｏ素子 ３ メモリ ４ アドレス・データ・コントロールバス ５ ＤＭＡＣ ８ １チップＣＰＵ ９ 入力ピン １０ 出力ピン １１ 入出力バッファ １２ フローティング端子

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 Ｉ／Ｏ素子およびメモリと１チップＣＰ
   Ｕ間のアドレス・データ・コントロールバスにフローテ
   ィング端子を有する入出力バッファを設け、前記１チッ
   プＣＰＵ内蔵の割込信号ピンをＤＭＡ要求信号の入力ピ
   ンとし、かつ、出力ポートピンの１つをＤＭＡ許可信号
   の出力ピンとし、ＤＭＡ要求信号による割込プログラム
   処理実行時に、ＤＭＡ許可信号をＤＭＡコントローラに
   出力すると同時に、前記入出力バッファのフローティン
   グ端子に出力して前記入出力バッファにより、ＣＰＵア
   ドレス・データ・コントロールバスをフローティング状
   態にし、前記メモリ同士あるいは前記メモリと前記Ｉ／
   Ｏ素子との間でデータを転送するようにしたことを特徴
   とする１チップＣＰＵの外部メモリへのＤＭＡ転送制御
   装置。