JP3374205B2 - シリアルデータインターフェイス装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルディジタル信
号の入出力を行うシリアルデータインターフェイス装置
に関する。

【０００２】

【従来の技術】近年、ＤＡＴ，ディジタルＶＴＲ等のデ
ィジタル音声機器において、高音質化を図るために２ｃ
ｈのアナログ音声信号をＡ／Ｄ変換器を用いてディジタ
ル信号に変換して記録再生する方式が知られている。

【０００３】一般に、Ｌｃｈ，Ｒｃｈで構成される２チ
ャンネルのアナログ音声信号は、Ａ／Ｄ変換器におい
て、サンプリングクロック（以下、ＬＲという）と、Ｌ
Ｒの64倍等の周波数のビットクロック（以下、ＢＣＫと
いう）と、ＬＲの256 倍等の周波数のマスタークロック
（以下、ＭＣＫという）とによって、16ビットを１単位
（１ワード）とする音声ディジタルシリアルデータ（以
下、ＳＤＡＴＡという）に変換される。ここでＡ／Ｄ変
換器のＬＲとＢＣＫとに対するＳＤＡＴＡの出力フォー
マットは使用するＡ／Ｄ変換器によって様々なフォーマ
ットが考えられ、一般に16通りのフォーマットが考えら
れる。一例として、旭化成マイクロシステム’93半導体
データブックＡ／Ｄ・Ｄ／Ａコンバータ編，ｐ．125 〜
ｐ．136 に記載されているＡ／Ｄ変換器ＡＫ5344があ
る。

【０００４】図23〜図38を参照してこのような16通りの
フォーマットを説明する。図23〜図38において、ＬＲの
立ち上がりエッジまたは立ち下がりエッジと同一のタイ
ミングで立ち下がるＢＣＫの立ち下がりエッジを０番目
の立ち下がりエッジ、次のＢＣＫの立ち下がりエッジを
１番目の立ち下がりエッジ、次の立ち下がりエッジを２
番目の立ち下がりエッジ、・・・というように定義する
こととする。

【０００５】図23に示すフォーマットを第１モードと
し、第１モードの特性は以下の通りである。 ・ＢＣＫはＬＲの64倍の周波数（以下、64ＦＳという）
である。 ・先頭データがＢＣＫの０番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＭＳＢである。

【０００６】図24に示すフォーマットを第２モードと
し、第２モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの０番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＬＳＢである。

【０００７】図25に示すフォーマットを第３モードと
し、第３モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの16番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＭＳＢである。

【０００８】図26に示すフォーマットを第４モードと
し、第４モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの16番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＬＳＢである。

【０００９】図27に示すフォーマットを第５モードと
し、第５モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの０番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＭＳＢである。

【００１０】図28に示すフォーマットを第６モードと
し、第６モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの０番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＬＳＢである。

【００１１】図29に示すフォーマットを第７モードと
し、第７モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの16番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＭＳＢである。

【００１２】図30に示すフォーマットを第８モードと
し、第８モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの16番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＬＳＢである。

【００１３】図31に示すフォーマットを第９モードと
し、第９モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの１番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＭＳＢである。

【００１４】図32に示すフォーマットを第10モードと
し、第10モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの１番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＬＳＢである。

【００１５】図33に示すフォーマットを第11モードと
し、第11モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの17番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＭＳＢである。

【００１６】図34に示すフォーマットを第12モードと
し、第12モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの17番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＬｃｈ
データである。 ・先頭データはＬＳＢである。

【００１７】図35に示すフォーマットを第13モードと
し、第13モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの１番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＭＳＢである。

【００１８】図36に示すフォーマットを第14モードと
し、第14モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの１番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＬＳＢである。

【００１９】図37に示すフォーマットを第15モードと
し、第15モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの17番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＭＳＢである。

【００２０】図38に示すフォーマットを第16モードと
し、第16モードの特性は以下の通りである。 ・ＢＣＫは64ＦＳである。 ・先頭データがＢＣＫの17番目の立ち下がりエッジに同
期して出力される。 ・ＬＲの”Ｌ”の区間に出力されるＳＤＡＴＡがＲｃｈ
データである。 ・先頭データはＬＳＢである。

【００２１】すなわち、例えばディジタルＶＴＲの音声
信号処理部におけるシリアルデータインターフェイス装
置では、上述した16通りのＳＤＡＴＡのフォーマットに
対応し、後段での所定の処理を円滑に行うため、一定の
フォーマットにて音声パラレルデータを出力する構成と
なっている。図39にその出力フォーマットを示す。図39
において、ＰＤＯは16ビットのパラレルデータであり、
またＬＲＯはＬｃｈ，Ｒｃｈを決定するための信号であ
る。本シリアルデータインターフェイス装置内において
は、ＬＲＯが”Ｈ”のときＬｃｈ、ＬＲＯが”Ｌ”のと
きＲｃｈを示す。このように音声パラレルデータはＰＤ
ＯとＬＲＯとから構成されている。

【００２２】次に、図40〜図44を用いて、上述した16通
りのフォーマットの全てに対応したシリアルデータイン
ターフェイス装置を詳しく説明する。

【００２３】図40は、このようなシリアルデータインタ
ーフェイス装置のブロック図である。図において１はＡ
／Ｄ変換器からのＳＤＡＴＡが入力される入力端子であ
り、ＳＤＡＴＡは入力端子１を介してシフトレジスタ６
に入力される。また、５はＡ／Ｄ変換器からモードの種
類を示すモード信号が入力される入力端子であり、モー
ド信号は入力端子５を介して第１制御回路８に入力され
る。第１制御回路８は、モード信号に基づいて、第１制
御信号を第１クロック発生器７へ、第２制御信号を第１
セレクタ25へそれぞれ出力する。第１クロック発生器７
は、Ａ／Ｄ変換器を動作させるＬＲ，ＢＣＫ，ＭＣＫを
発生して、出力端子２，３，４よりＡ／Ｄ変換器に出力
する。また、第１クロック発生器７は、周波数が64ＦＳ
である内部動作クロックを発生して、シフトレジスタ６
及び第１〜第16パラレルデータ変換器９〜24に出力す
る。更に、第１クロック発生器７は、発生したＬＲを第
１〜第16パラレルデータ変換器９〜24にも出力する。シ
フトレジスタ６は、第１クロック発生器７からの内部動
作クロックに同期してＳＤＡＴＡを16回シフトして、各
シフトデータを第１〜第16パラレルデータ変換器９〜24
に出力する。

【００２４】ここで、第１パラレルデータ変換器９は上
述の第１モードに対応し、第２パラレルデータ変換器10
は上述の第２モードに対応し、第３パラレルデータ変換
器11は上述の第３モードに対応し、第４パラレルデータ
変換器12は上述の第４モードに対応し、第５パラレルデ
ータ変換器13は上述の第５モードに対応し、第６パラレ
ルデータ変換器14は上述の第６モードに対応し、第７パ
ラレルデータ変換器15は上述の第７モードに対応し、第
８パラレルデータ変換器16は上述の第８モードに対応
し、第９パラレルデータ変換器17は上述の第９モードに
対応し、第10パラレルデータ変換器18は上述の第10モー
ドに対応し、第11パラレルデータ変換器19は上述の第11
モードに対応し、第12パラレルデータ変換器20は上述の
第12モードに対応し、第13パラレルデータ変換器21は上
述の第13モードに対応し、第14パラレルデータ変換器22
は上述の第14モードに対応し、第15パラレルデータ変換
器23は上述の第15モードに対応し、第16パラレルデータ
変換器24は上述の第16モードに対応している。各第１〜
第16パラレルデータ変換器９〜24は、音声シリアルデー
タを音声パラレルデータに変換する。第１セレクタ25
は、これらの第１〜第16パラレルデータ変換器９〜24の
出力を、第１制御回路８からの第２制御信号により切り
換え、音声パラレルデータのＰＤＯを出力端子26に、Ｌ
ＲＯを出力端子27に出力する。

【００２５】次に、動作について説明する。まず、Ａ／
Ｄ変換器のフォーマットに沿ったモード信号が入力端子
５から入力されると、第１制御回路８によって、第１制
御信号が第１クロック発生器７に出力される。第１クロ
ック発生器７では第１制御信号により、Ａ／Ｄ変換器の
フォーマットに沿ったＬＲ，ＢＣＫ，ＭＣＫが発生さ
れ、ＬＲは出力端子２より、ＢＣＫは出力端子３より、
ＭＣＫは出力端子４よりＡ／Ｄ変換器に出力される。ま
た、内部動作クロックも同時に出力される。一般に内部
動作クロックは64ＦＳクロックであり、ＢＣＫと内部動
作クロックとは、ここでは同一周波数及び同一位相とな
る。このＬＲ，ＢＣＫ，ＭＣＫ及び内部動作クロックの
関係を図41に示す。

【００２６】Ａ／Ｄ変換器から出力されたＳＤＡＴＡは
入力端子１から入力され、シフトレジスタ６において、
内部動作クロックにより、モードに関係なく16回シフト
される。このシフトレジスタ６の構成図を図42に示す。
図42において、100 はＳＤＡＴＡを入力する入力端子、
140 は内部動作クロックを入力する入力端子、101 〜11
6 は直列に接続された16個のラッチ回路、141 〜156 は
各ラッチ回路101 〜116 の出力端子である。なお、これ
らの出力端子141 〜156 の出力をそれぞれＳＲ０〜ＳＲ
15と設定する。図43, 図44にこのシフトレジスタ６の動
作を示すタイミングチャートを示す。ここで図43は第１
モードのフォーマットのＳＤＡＴＡが入力された場合の
タイミングチャート、図44は第11モードのフォーマット
のＳＤＡＴＡが入力された場合のタイミングチャートで
ある。

【００２７】ＳＲ０〜ＳＲ15は、第１パラレルデータ変
換器９から第16パラレルデータ変換器24に入力される。
ここで、一例として図43, 図44に示すように、ＳＲ０〜
ＳＲ15の入力タイミングが各モードによって異なるた
め、それぞれのモードに応じた処理が施される。第１制
御回路８より出力される第２制御信号により、第１パラ
レルデータ変換器９から第16パラレルデータ変換器24の
出力がモードによって第１セレクタ25において切り換え
られ、出力端子26からＰＤＯが、出力端子27からＬＲＯ
が出力される。

【００２８】例えば、第１モードのＳＤＡＴＡが入力さ
れた場合には第１パラレルデータ変換器９から図39で示
したタイミングで音声パラレルデータが出力され、第11
モードのＳＤＡＴＡが入力された場合には第11パラレル
データ変換器19から図39で示したタイミングで音声パラ
レルデータが出力される。

【００２９】次に、第１モードのフォーマットのＳＤＡ
ＴＡがシリアルデータインターフェイス装置に入力され
た場合について、図45, 図46，図47を用いて詳しく説明
する。図45は、第１パラレルデータ変換器９のブロック
構成図である。200 は、シフトレジスタ６の出力ＳＲ０
〜ＳＲ15を入力する入力端子、201 は第１クロック発生
器７から出力されるＬＲを入力する入力端子、202 は第
１クロック発生器７からの内部動作クロックを入力する
入力端子である。ＳＲ０〜ＳＲ15は入力端子200 を介し
てデータ位相制御回路203 に入力され、ＬＲは入力端子
201 を介して第１タイミング信号発生器204 に入力さ
れ、内部動作クロックは入力端子202 を介してデータ位
相制御回路203 及び第１タイミング信号発生器204 に入
力される。第１タイミング信号発生器204 は、ＬＲを基
準にして内部動作クロックに同期したＬＲ１を出力す
る。また、第１タイミング信号発生器204 は、タイミン
グ信号をデータ位相制御回路203 に出力する。データ位
相制御回路203 は、第１タイミング信号発生器204 が出
力するこのタイミング信号を基準に、ＳＲ０〜ＳＲ15の
位相を制御して、ＰＤ１を出力する。なお、205 はＰＤ
１用の出力端子、206 はＬＲ１用の出力端子である。

【００３０】第１タイミング信号発生器204 では、入力
端子201 から入力されたＬＲを基準にし、内部動作クロ
ックに同期したＬＲ１が出力端子206 から出力される。
次に、ＬＲ１を基準にして、内部動作クロックによっ
て、15クロック遅れた信号ＬＲ16と、16クロック遅れた
信号ＬＲ17を作成する。これらのＬＲ16, ＬＲ17から、
図46，図47で示したタイミングで、例えば”Ｈ”になる
タイミング信号を作成する。すなわち、タイミング信号
を”Ｈ”にするタイミングは、ＳＲ０の０ビット目、Ｓ
Ｒ１の１ビット目、・・・、ＳＲ15の15ビット目が、同
一時刻に存在するタイミングである。このタイミング信
号が”Ｈ”になるタイミングを基準に、所定の処理を施
し、データ位相制御回路203 では16ビットのパラレルデ
ータＰＤ１が出力端子205 から出力される。

【００３１】このＰＤ１及びＬＲ１はそれぞれ、出力端
子205, 206から第１セレクタ25に出力された後、第１セ
レクタ25において選択され、出力端子26, 27から、シリ
アルデータインターフェイス装置の出力として図39に示
したようなタイミングで出力される。

【００３２】このようにして、パラレルデータに変換さ
れた音声信号は、シリアルデータインターフェイス装置
を出力された後、例えばディジタルＶＴＲの音声信号処
理部において所定の処理が施される。以上、第１モード
のＳＤＡＴＡが入力された場合の第１パラレルデータ変
換器９について説明したが、第２パラレルデータ変換器
10〜第16パラレルデータ変換器24についても、上述した
第１パラレルデータ変換器９と同等な複雑な回路構成で
ある。従って、シリアルデータインターフェイス装置
は、非常に回路規模が大きく、複雑な回路構成である。
また、16種類のモードに加え新しいモードを追加する必
要がある場合には、新しくパラレルデータ変換器を設け
る等、大幅に回路を変更, 追加する必要がある。

【００３３】また、例えばディジタルＶＴＲにおいて、
以上のように記録されたディジタル音声信号を再生した
後、Ｄ／Ａ変換器を用いて２ｃｈのアナログ信号に変換
する方式が知られている。ここで、一般にＤ／Ａ変換器
では、ＬＲ，ＢＣＫ，ＭＣＫの入力に対して、ＳＤＡＴ
Ａが入力されるとアナログ音声信号に変換されるが、こ
のＤ／Ａ変換器のＬＲとＢＣＫとに対するＳＤＡＴＡの
入力フォーマットは、使用するＤ／Ａ変換器によって様
々なフォーマットが考えられ、すでに図23〜38に示した
ように通常、16通りのフォーマットが考えられる。一例
として、旭化成マイクロシステム’93半導体データブッ
クＡ／Ｄ・Ｄ／Ａコンバータ編，ｐ．185 〜ｐ．195 に
記載されているＤ／Ａ変換器ＡＫ4316がある。

【００３４】すなわち、ディジタルＶＴＲの音声信号処
理部のシリアルデータインターフェイス装置では、上述
した16通りのＳＤＡＴＡのフォーマットに対応し、出力
する構成となっている。

【００３５】次に、図48, 図49, 図50を用いて、上記16
通りのフォーマットに対応するシリアルデータインター
フェイス装置の出力部について詳しく説明する。図48
は、シリアルデータインターフェイス装置の出力部の一
例を示すブロック構成図であり、図48において、400 は
音声パラレルデータを入力する入力端子であり、再生さ
れた音声パラレルデータは入力端子400 を介してシリア
ルデータ変換器406 に入力される。401 はＤ／Ａ変換器
のフォーマットを示すモード信号を入力する入力端子で
あり、モード信号は入力端子401 を介して第３制御回路
408 に入力される。第３制御回路408 は、モード信号に
基づいて、第３制御信号をシリアルデータ変換器406
へ、第４制御信号を第２セレクタ417 へそれぞれ出力す
る。また、407 は第２クロック発生器であり、第２クロ
ック発生器407 は、ＭＣＫ，内部動作クロック，ＬＲＩ
を発生し、発生したＭＣＫを出力端子403 に出力し、発
生した内部動作クロックとＬＲＩとをシリアルデータ変
換器406 及び第１〜第８外部クロック出力タイミング変
換器409 〜416 に出力する。シリアルデータ変換器406
は、音声パラレルデータをシリアルデータに変換し、変
換した音声シリアルデータＳＤＡＴＡを出力端子402 に
出力する。

【００３６】第１外部クロック出力タイミング変換器40
9 は、第２クロック発生器407 の出力より上述の第１，
第２モードに対応したＬＲ，ＢＣＫを生成して第２セレ
クタ417 に出力する。第２外部クロック出力タイミング
変換器410 は、第２クロック発生器407 の出力より上述
の第３，第４モードに対応したＬＲ，ＢＣＫを生成して
第２セレクタ417 に出力する。第３外部クロック出力タ
イミング変換器411 は、第２クロック発生器407 の出力
より上述の第５，第６モードに対応したＬＲ，ＢＣＫを
生成して第２セレクタ417 に出力する。第４外部クロッ
ク出力タイミング変換器412 は、第２クロック発生器40
7 の出力より上述の第７，第８モードに対応したＬＲ，
ＢＣＫを生成して第２セレクタ417 に出力する。第５外
部クロック出力タイミング変換器413 は、第２クロック
発生器407 の出力より上述の第９，第10モードに対応し
たＬＲ，ＢＣＫを生成して第２セレクタ417 に出力す
る。第６外部クロック出力タイミング変換器414 は、上
述の第11，第12モードに対応したＬＲ，ＢＣＫを生成し
て第２セレクタ417 に出力する。第７外部クロック出力
タイミング変換器415 は、上述の第13，第14モードに対
応したＬＲ，ＢＣＫを生成して第２セレクタ417 に出力
する。第８外部クロック出力タイミング変換器416 は、
上述の第15，第16モードに対応したＬＲ，ＢＣＫを生成
して第２セレクタ417 に出力する。第２セレクタ417
は、第３制御回路408 からの第４制御信号に基づいて、
第１〜第８外部クロック出力タイミング変換器409 〜41
6 の何れかの出力を選択して、ＬＲを出力端子404 へ、
ＢＣＫを出力端子405 へそれぞれ出力する。

【００３７】次に、図49, 図50も使って、動作を説明す
る。第２クロック発生器407 では、図49に示すように、
ＭＣＫ，内部動作クロック，ＬＲＩが発生される。そし
て、このＬＲＩの立ち上がりエッジまたは立ち下がりエ
ッジを基準にして、再生された音声パラレルデータＰＤ
Ｉが入力端子400 に入力される。

【００３８】入力されたＰＤＩは、シリアルデータ変換
器406 によって図50に示すような音声シリアルデータＳ
ＤＡＴＡに変換される。このとき、入力端子401 から入
力された外部Ｄ／Ａ変換器のフォーマットを示すモード
信号は第３制御回路408 に入力され、第３制御回路408
から第３制御信号がシリアルデータ変換器406 に出力さ
れる。第３制御信号は、ＳＤＡＴＡの先頭データがＭＳ
ＢかＬＳＢかを決定するものであり、図50（ａ）はＭＳ
Ｂが先頭の場合、図50（ｂ）はＬＳＢが先頭の場合を示
している。こうしてＭＳＢ先頭かまたはＬＳＢ先頭かに
変換されたＳＤＡＴＡは出力端子402 より出力される。

【００３９】また、第２クロック発生器407 で発生した
ＭＣＫ，内部動作クロック，ＬＲＩのうち、ＭＣＫは出
力端子403 から出力されるが、内部動作クロック，ＬＲ
Ｉは第１〜第８外部クロック出力タイミング変換器409
〜417 にそれぞれ入力される。ここで、第１モードから
第16モードまでのフォーマットに対応するため、出力端
子402 より出力されるＳＤＡＴＡを基準にして、ＬＲＩ
及び内部動作クロックの変換が行われる。例えば、第１
外部クロック出力タイミング変換器409 では、出力端子
402 より出力されるＳＤＡＴＡに合わせて第１モードの
フォーマットになるように、ＬＲＩ，内部動作クロック
が変換される。

【００４０】変換されたＬＲＩ，内部動作クロックは、
それぞれ、第１〜第８外部クロック出力タイミング変換
器409 〜417 から出力される。また、第３制御回路408
より出力された第４制御信号により、第１〜第８外部ク
ロック出力タイミング変換器409 〜417 の出力を第２セ
レクタ417 において切り換える。例えば、外部Ｄ／Ａ変
換器のフォーマットが図23で示すような第１モードであ
れば、第１外部クロック出力タイミング変換器409 の出
力を選択し、出力端子404 からＬＲ、出力端子405 から
ＢＣＫが出力される。

【００４１】このようにして、シリアルデータインター
フェイス装置から出力された音声シリアルデータは、Ｄ
／Ａ変換器により、アナログ音声信号に変換される。

【００４２】以上のように、シリアルデータインターフ
ェイス装置は、16種類のモードに対応した音声シリアル
データを出力するので、各モード毎に外部クロック出力
タイミング変換器を設けるような構成となり、非常に回
路規模が大きく複雑な回路構成である。また、16種類の
モードに加え新しいモードを追加する必要がある場合に
は、新しく外部クロック出力タイミング変換器を設ける
等、大幅に回路を変更, 追加する必要がある。

【００４３】

【発明が解決しようとする課題】従来のｍビット（ｍは
正の整数，例えば16ビット）を１単位とするシリアルデ
ータ（例えば音声シリアルデータ）を入力するシリアル
データインターフェイス装置は、複数の入力フォーマッ
トに対応した回路構成となり、非常に複雑で、回路規模
が大きくなるという問題点があった。

【００４４】また、従来のｍビット（ｍは正の整数，例
えば16ビット）を１単位とするシリアルデータ（例えば
音声シリアルデータ）を出力するシリアルデータインタ
ーフェイス装置は、複数の出力フォーマットに対応した
回路構成となり、非常に複雑で、回路規模が大きくなる
という問題点があった。

【００４５】また、従来のｍビット（ｍは正の整数，例
えば16ビット）を１単位とするシリアルデータ（例えば
音声シリアルデータ）を入力するシリアルデータインタ
ーフェイス装置は、入力フォーマットを追加する場合、
変更が複雑でかつ、さらに回路規模が大きくなるという
問題点があった。

【００４６】また、従来のｍビット（ｍは正の整数, 例
えば16ビット）を１単位とするシリアルデータ（例えば
音声シリアルデータ）を出力するシリアルデータインタ
ーフェイス装置は、出力フォーマットを追加する場合、
変更が複雑でかつ、さらに回路規模が大きくなるという
問題点があった。

【００４７】本発明は斯かる事情に鑑みてなされたもの
であり、ｍビット（例えば16ビット）を１単位とするシ
リアルデータ（例えば音声シリアルデータ）の複数の入
力フォーマットに対応し、かつ、簡単な構成で回路規模
を大幅に縮小したシリアルデータインターフェイス装置
を提供することを目的とする。

【００４８】本発明の他の目的は、ｍビット（例えば16
ビット）を１単位とするシリアルデータ（例えば音声シ
リアルデータ）の複数の出力フォーマットに対応し、か
つ、簡単な構成で回路規模を大幅に縮小したシリアルデ
ータインターフェイス装置を提供することにある。

【００４９】本発明の更に他の目的は、入力フォーマッ
トが追加される場合でも、従来の変更に比べ、大幅に変
更箇所及び回路規模の増加を少なくできるシリアルデー
タインターフェイス装置を提供することにある。

【００５０】本発明の更に他の目的は、出力フォーマッ
トが追加される場合でも、従来の変更に比べ、大幅に変
更箇所及び回路規模の増加を少なくできるシリアルデー
タインターフェイス装置を提供することにある。

【００５１】

【課題を解決するための手段】本願の第１発明のｍビッ
ト（ｍは正の整数）を１単位とするシリアルデータを入
力するシリアルデータインターフェイス装置は、シフト
レジスタによりシフトされたシリアルデータの各ビット
の位置を示すビット位置信号を発生する手段と、このビ
ット位置信号及び入力されるシリアルデータの入力モー
ドを示すモード信号により、パラレルデータへの変換処
理の基準となるタイミング信号を発生する手段と、その
タイミング信号を基準にしてシフトレジスタの出力をパ
ラレルデータに変換する手段とを備えたものである。

【００５２】本願の第２発明の16ビットを１単位とする
音声シリアルデータを入力するシリアルデータインター
フェイス装置は、シフトレジスタによりシフトされたシ
リアルデータの各ビットの位置を示すビット位置信号を
発生する手段と、このビット位置信号及び入力される音
声シリアルデータの入力モードを示すモード信号によ
り、音声パラレルデータへの変換処理の基準となるタイ
ミング信号を発生する手段と、そのタイミング信号を基
準にしてシフトレジスタの出力を音声パラレルデータに
変換する手段とを備えたものである。

【００５３】本願の第３発明のシリアルデータインター
フェイス装置は、第１または第２発明において、ビット
位置信号を発生する手段が、ｋビットカウンタ（ｋは正
の整数）とｋビットカウンタ用のリセット手段とを含
み、タイミング信号を発生する手段が、複数の定数の中
からモード信号に応じて１つの定数を選択して出力する
定数発生器と、定数発生器の出力及びビット位置信号の
一致を検出したときにタイミング信号を発生する数値一
致検出器とを含むものである。

【００５４】本願の第４発明のｍビット（ｍは正の整
数）を１単位とするシリアルデータを出力するシリアル
データインターフェイス装置は、パラレルデータを内部
動作クロックに同期してシリアルデータに変換する手段
と、シリアルデータの各ビットの位置を示すビット位置
信号を発生する手段と、ビット位置信号及び出力するシ
リアルデータの出力モードを決定するモード信号によ
り、外部装置を動作させる外部動作クロックの出力タイ
ミングを変換する手段とを備えたものである。

【００５５】本願の第５発明の16ビットを１単位とする
音声シリアルデータを出力するシリアルデータインター
フェイス装置は、音声パラレルデータを内部動作クロッ
クに同期して音声シリアルデータに変換する手段と、音
声シリアルデータの各ビットの位置を示すビット位置信
号を発生する手段と、ビット位置信号及び出力する音声
シリアルデータの出力モードを決定するモード信号によ
り、外部装置を動作させる外部動作クロックの出力タイ
ミングを変換する手段とを備えたものである。

【００５６】本願の第６発明のシリアルデータインター
フェイス装置は、第４または第５発明において、ビット
位置信号を発生する手段が、ｋビットカウンタ（ｋは正
の整数）とｋビットカウンタ用のリセット手段とを含
み、タイミング信号を発生する手段が、複数の定数の中
からモード信号に応じて１つの定数を選択して出力する
定数発生器と、定数発生器の出力及びビット位置信号の
一致を検出したときに外部動作クロックの出力タイミン
グ変換のためのタイミング信号を発生する数値一致検出
器とを含むものである。

【００５７】

【作用】第１発明のｍビット（ｍは正の整数）を１単位
とするシリアルデータを入力するシリアルデータインタ
ーフェイス装置では、シフトレジスタによりシフトされ
たシリアルデータの各ビットの位置を示すビット位置信
号と、入力するシリアルデータの入力モードを示すモー
ド信号とにより、パラレルデータへの変換処理の基準と
なるタイミング信号を発生し、そのタイミング信号を基
準にしてシフトレジスタの出力をパラレルデータに変換
する。よって、シフトレジスタの出力からパラレルデー
タに変換するモード独自のパラレルデータ変換器を設け
なくてもよく、回路規模は従来例に比べて大幅に縮小す
る。

【００５８】第２発明の16ビットを１単位とする音声シ
リアルデータを入力するシリアルデータインターフェイ
ス装置では、シフトレジスタによりシフトされた音声シ
リアルデータの各ビットの位置を示すビット位置信号
と、入力する音声シリアルデータの入力モードを示すモ
ード信号とにより、音声パラレルデータへの変換処理の
基準となるタイミング信号を発生し、そのタイミング信
号を基準にしてシフトレジスタの出力を音声パラレルデ
ータに変換する。よって、シフトレジスタの出力から音
声パラレルデータに変換するモード独自のパラレルデー
タ変換器を設けなくてもよく、回路規模は従来例に比べ
て大幅に縮小する。

【００５９】第３発明のシリアルデータインターフェイ
ス装置では、第１または第２発明において、シリアルデ
ータのサンプリングクロックの立ち上がりエッジ（また
は立ち下がりりエッジ）から内部クロックをｋビットカ
ウンタにて計数し、シリアルデータのサンプリングクロ
ックの立ち上がりエッジ（または立ち下がりりエッジ）
を基準にしてｋビットカウンタをリセットする処理を繰
り返して、ビット位置信号を発生し、発生したビット位
置信号と各モード毎に設定された定数の値とが一致した
際にタイミング信号を発生する。よって、入力モードが
追加された場合でも最小限の回路変更で対応できる。

【００６０】第４発明のｍビット（ｍは正の整数）を１
単位とするシリアルデータを出力するシリアルデータイ
ンターフェイス装置では、シリアルデータの各ビットの
位置を示すビット位置信号と、出力するシリアルデータ
の出力モードを決定するモード信号とにより、外部装置
用の動作クロックの出力タイミングを変換する。よっ
て、モード独自の外部装置動作クロック出力タイミング
変換器を設けなくてもよく、回路規模を大幅に縮小する
ことができる。

【００６１】第５発明の16ビットを１単位とする音声シ
リアルデータを出力するシリアルデータインターフェイ
ス装置では、音声シリアルデータの各ビットの位置を示
すビット位置信号と、出力する音声シリアルデータの出
力モードを決定するモード信号とにより、外部装置用の
動作クロックの出力タイミングを変換する。よって、モ
ード独自の外部装置動作クロック出力タイミング変換器
を設けなくてもよく、回路規模を大幅に縮小することが
できる。

【００６２】第６発明のシリアルデータインターフェイ
ス装置では、第４または第５発明において、シリアルデ
ータのサンプリングクロックの立ち上がりエッジ（また
は立ち下がりりエッジ）から内部クロックをｋビットカ
ウンタにて計数し、シリアルデータのサンプリングクロ
ックの立ち上がりエッジ（または立ち下がりりエッジ）
を基準にしてｋビットカウンタをリセットする処理を繰
り返して、ビット位置信号を発生し、発生したビット位
置信号と各モード毎に設定された定数の値とが一致した
際に、外部装置用の動作クロックの出力タイミング変換
のためのタイミング信号を発生する。よって、出力モー
ドが追加された場合でも最小限の回路変更で対応するこ
とができる。

【００６３】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。

【００６４】（第１実施例）まず、本発明の第１実施例
を図１〜図15を用いて説明する。図１は本発明の第１実
施例によるシリアルデータインターフェイス装置の構成
を示すブロック構成図である。図１において、１はＡ／
Ｄ変換器からのＳＤＡＴＡが入力される入力端子であ
り、ＳＤＡＴＡは入力端子１を介してシフトレジスタ６
に入力される。また、５はＡ／Ｄ変換器からモードの種
類を示すモード信号が入力される入力端子であり、モー
ド信号は入力端子５を介して第２制御回路302 及びタイ
ミング信号発生器301 に入力される。第２制御回路302
は、モード信号に基づいて、第１制御信号を第１クロッ
ク発生器７へ出力する。第１クロック発生器７は、Ａ／
Ｄ変換器を動作させるＬＲ，ＢＣＫ，ＭＣＫを発生し
て、出力端子２，３，４よりＡ／Ｄ変換器に出力する。
また、第１クロック発生器７は、周波数が64ＦＳである
内部動作クロックを発生して、シフトレジスタ６及びビ
ット位置発生器300 に出力する。更に、第１クロック発
生器７は、発生したＬＲをビット位置発生器300 にも出
力する。シフトレジスタ６は、第１クロック発生器７か
らの内部動作クロックに同期してＳＤＡＴＡを16回シフ
トして、各シフトデータＳＲ０〜ＳＲ15をデータ位相制
御回路203 に出力する。なお、シフトレジスタ６の内部
構成は、前述した図42に示す従来例と同じである。

【００６５】ビット位置発生器300 は、入力されるＬＲ
と内部動作クロックとに基づいて、ビット位置信号を発
生してタイミング信号発生器301 に出力する。また、ビ
ット位置発生器300 は、ＬＲを内部動作クロックに同期
させたＬＲＯを出力端子27から出力する。タイミング信
号発生器301 は、入力されるビット位置信号とモード信
号とに基づいて、タイミング信号を発生してデータ位相
制御回路203 に出力する。データ位相制御回路203 は、
タイミング信号を基準にして、ＰＤＯを出力端子26から
出力する。

【００６６】次に、動作について説明する。第２制御回
路302 ではモード信号が入力端子５から入力されると第
１制御信号が第１クロック発生器７に出力される。第１
クロック発生器７では、この第１制御信号に基づき、図
示しないＡ／Ｄ変換器のフォーマットに沿ったＬＲ，Ｂ
ＣＫ，ＭＣＫを出力する。そして、従来例と同様にＬＲ
は出力端子２より、ＢＣＫは出力端子３より、ＭＣＫは
出力端子４よりＡ／Ｄ変換器に出力される。また、同時
に内部動作クロックもシフトレジスタ６及びビット位置
発生器300 に出力される。なお、内部動作クロック，Ｌ
Ｒ，ＢＣＫ，ＭＣＫの関係は図41に示されている従来例
と同じである。

【００６７】前記Ａ／Ｄ変換器から出力されたＳＤＡＴ
Ａは入力端子１を介してシフトレジスタ６に入力され、
従来例と同様に、内部動作クロックにより、モードに関
係なく16回シフトされる。そして、従来例においても説
明したが、シフトレジスタ６の出力であるＳＲ０〜ＳＲ
15はデータ位相制御回路203 へ出力される。

【００６８】ビット位置発生器300 では、図２に示すよ
うに、入力されるＬＲの立ち上がりエッジまたは立ち下
がりエッジを基準にし、内部動作クロックの立ち上がり
エッジを基準にカウントアップする５ビットのビット位
置信号が発生される。同時に、ＬＲを内部動作クロック
に同期させたＬＲＯが出力端子27より出力される。

【００６９】次に、第１モードのＳＤＡＴＡが入力され
た場合について説明する。入力端子５より、第１モード
を示すモード信号が入力されると、タイミング信号発生
器301 では、ビット位置信号から必要なタイミングが認
識されて、図３, 図４に示したようなタイミング信号が
出力される。すなわち、第１モードのＳＤＡＴＡの場合
では、タイミング信号発生器301 は、図３, 図４にみら
れるように、ビット位置信号の15のタイミングで、例え
ば”Ｈ”になるタイミング信号を発生する。データ位相
制御回路203 では、このタイミング信号を基準にし、従
来例と同様に図３, 図４に示すようなタイミングでＰＤ
Ｏが出力端子26より出力される。

【００７０】次に、第11モードのＳＤＡＴＡが入力され
た場合においても、タイミング信号発生器301 は、図
５，図６にみられるように、ビット位置信号の16のタイ
ミングで例えば”Ｈ”になるタイミング信号を発生し、
上述した第１モードの場合と同様に図３，図４に示した
ように、ＰＤＯを出力端子26より出力する。

【００７１】ここで、ビット位置発生器300 とタイミン
グ信号発生器301 とについて補足説明を行う。ビット位
置発生器としては例えば５ビットのバイナリカウンタと
リセット信号発生器とで構成することが可能である。５
ビットカウンタでは０〜31までのビット位置信号を発生
でき、本例での適用が可能となる。また、タイミング信
号発生器301 は定数発生器と数値一致検出回路とで構成
可能である。この様子を図７を用いて説明する。図７は
ビット位置発生器300 とタイミング信号発生器301 との
内部構成例を示している。ビット位置発生器300 は、５
ビットカウンタ600 と、ＬＲを基準にして５ビットカウ
ンタ600 にリセット信号を出力するリセット信号発生器
601 とを有する。また、タイミング信号発生器301 は、
定数発生器602 と数値一致検出回路603 とを有する。

【００７２】まず、ビット位置発生器300 を構成する５
ビットカウンタ600 とリセット信号発生器601 との動作
について説明する。リセット信号発生器601 は入力され
たＬＲの立ち上がりエッジまたは立ち下がりエッジを基
準にして、リセット信号を５ビットカウンタ600 に出力
する。５ビットカウンタ600 では、このリセット信号に
よりカウンタ出力は０となり、その後、内部動作クロッ
クの立ち上がりエッジ毎に１，２，３，…とカウントア
ップする。31までカウントされた後、ＬＲの立ち上がり
エッジまたは立ち下がりエッジを基準にして出力される
リセット信号により、カウンタ出力は０にリセットされ
る。この一連の動作を５ビットカウンタ600 とリセット
信号発生器601 とは繰り返し、カウンタ出力、すなわち
ビット位置信号を出力する。

【００７３】次に、タイミング信号発生器301 を構成す
る定数発生器602 と数値一致検出回路603 との動作につ
いて説明する。定数発生器602 では、各モード毎にタイ
ミング信号を”Ｈ”にしなければならないビット位置信
号の値が設定されている。すなわち、第１モードの場合
では、15が第１定数として設定され、第11モードの場合
では16が設定されている。第１モードの場合では定数発
生器602 内に設けられたスイッチにより第１定数が選択
され、定数信号として数値一致検出回路603 に出力され
る。数値一致検出回路603 では、定数発生器602 より出
力された定数信号とビット位置発生器300(５ビットカウ
ンタ600)より出力されたビット位置信号とを比較し、両
者の値が一致したとき、例えば ”Ｈ”となるタイミン
グ信号を出力する。

【００７４】こうして出力されるタイミング信号によ
り、第１モードから第16モードのどのモードに対して
も、データ位相制御回路203 において図39に示したよう
なタイミングでＰＤＯ及びＬＲＯを出力することができ
る。

【００７５】以上のような本実施例のシリアルデータイ
ンターフェイス装置では、第１モードから第16モードま
でのどのモードの音声シリアルデータが入力されても、
モード独自にパラレルデータ変換器を設けることなく、
一定のフォーマットの音声パラレルデータを出力するこ
とができ、後段の例えばディジタルＶＴＲにおける記録
音声信号処理等を円滑に行うことができる。従って、大
幅にその回路規模を縮小することができる。

【００７６】以上、音声シリアルデータのＢＣＫが64Ｆ
Ｓの場合について説明したが、図８〜図15に示すよう
に、ＢＣＫがＬＲの32倍、すなわち32ＦＳの場合でも同
様の効果を奏する。また、図23〜図38、図８〜図15に示
した以外の音声シリアルデータのフォーマットでも、同
様の効果を奏する。

【００７７】また、上記実施例では、Ａ／Ｄ変換器から
の入力を例にとり説明したが、日本電子工業規格 ＥＩ
ＡＪ ＣＰ１２０１に準拠したディジタルオーディオイ
ンターフェイスフォーマットの信号を受信し、図23〜図
38、図８〜図15に示したような、またはこれ以外のフォ
ーマットの音声シリアルデータの出力を持つ装置に関し
ても同様の効果を奏する。

【００７８】また、２ｃｈの音声信号だけでなく、４ｃ
ｈの音声信号を始めとする複数チャンネルの音声信号を
扱う場合についても、同様の構成にて同様の効果を奏す
る。

【００７９】また、音声シリアルデータだけでなく、他
のｍビットを１単位とするシリアルデータを入力する場
合においても、同様の構成にて同様の効果を奏する。

【００８０】また、以上のような構成とするだけで、入
力フォーマットが変更された場合への対応は定数発生器
602 内の定数追加とスイッチの一系統増設とを行うだけ
でよく、他の回路の変更等は一切不要である。従って、
回路規模が大きく増加することはなく、わずかな回路の
追加で、入力フォーマットが変更された場合への対応が
可能である。

【００８１】また、モードによって同じ位相のタイミン
グ信号が必要であって、タイミング信号を”Ｈ”にする
ビット位置信号の値が同じ値となる場合がある。このよ
うな場合、定数発生器602 内の定数の設定では、同じ値
を２つ以上設定することなく、一つの値の設定を共用す
るように構成した方が、回路規模を小さくできることは
いうまでもない。

【００８２】（第２実施例）以下、本発明の第２実施例
を図16〜図22を用いて説明する。図16は本発明の第２実
施例によるシリアルデータインターフェイス装置の構成
を示すブロック構成図である。図16において、400 は音
声パラレルデータＰＤＩを入力する入力端子であり、再
生された音声パラレルデータは入力端子400 を介してシ
リアルデータ変換器406 に入力される。401 はＤ／Ａ変
換器のフォーマットを示すモード信号を入力する入力端
子であり、モード信号は入力端子401 を介して第４制御
回路501 及び外部クロック出力タイミング変換器500 に
入力される。第４制御回路501は、モード信号に基づい
て、第３制御信号をシリアルデータ変換器406 へ出力す
る。また、407 は第２クロック発生器であり、第２クロ
ック発生器407 は、ＭＣＫ，内部動作クロック，ＬＲＩ
を発生し、発生したＭＣＫを出力端子403 に出力し、発
生した内部動作クロックとＬＲＩとをシリアルデータ変
換器406 ，ビット位置発生器300 及び外部クロック出力
タイミング変換器500 に出力する。ビット位置発生器30
0 は、入力される内部動作クロックとＬＲＩとに基づい
て、ビット位置信号を発生して外部クロック出力タイミ
ング変換器500 に出力する。シリアルデータ変換器406
は、音声パラレルデータをシリアルデータに変換し、変
換した音声シリアルデータＳＤＡＴＡを出力端子402 に
出力する。外部クロック出力タイミング変換器500 は、
ビット位置信号により、外部クロックＢＣＫ，ＬＲの位
相を変換して、ＬＲを出力端子404 から、ＢＣＫを出力
端子405 からそれぞれ出力する。

【００８３】次に、動作について説明する。第２クロッ
ク発生器407 では従来例と同様にＭＣＫ，内部動作クロ
ック，ＬＲＩが発生される。そして、このＬＲＩの立ち
上がりエッジまたは立ち下がりエッジを基準にして、再
生された音声パラレルデータＰＤＩが入力端子400 を介
してシリアルデータ変換器406 に入力される。

【００８４】また、第２クロック発生器407 で発生され
たＭＣＫ，内部動作クロック，ＬＲＩのうち、ＭＣＫは
出力端子403 より出力されるが、内部動作クロックとＬ
ＲＩとは外部クロック出力タイミング変換器500 とシリ
アルデータ変換器406 とビット位置発生器300 とに出力
される。

【００８５】第４制御回路501 では、入力されたモード
信号より、ＳＤＡＴＡの先頭データがＭＳＢかＬＳＢか
を決定する第３制御信号がシリアルデータ変換器406 に
出力される。シリアルデータ変換器406 では第３制御信
号に基づき、従来例と同様に、音声パラレルデータＰＤ
Ｉが図50に示すような音声シリアルデータＳＤＡＴＡに
変換されて出力端子402 を介して出力される。

【００８６】ビット位置発生器300 では、第１実施例と
同様に、図17に示すようにＬＲＩを基準にしてビット位
置信号が発生されて、外部クロック出力タイミング変換
器500 に出力される。

【００８７】ここで、第１モードのフォーマットで、Ｓ
ＤＡＴＡ，ＢＣＫ，ＬＲを出力する場合について図18，
図19を用いて説明する。まず、内部動作クロックを反転
することによって、ＢＣＫに変換し、同時にＬＲＩをビ
ット位置信号の31まで遅らせ、ＬＲに変換する。こうし
て、同時に出力されるＳＤＡＴＡ，ＭＣＫとともに第１
モードのフォーマットの音声シリアルデータへの変換が
完了する。次に、ＬＲは出力端子404 から、ＢＣＫは出
力端子405 から出力される。

【００８８】また、第11モードのフォーマットの場合に
ついて図20，図21を用いて説明する。まず、第１モード
の場合と同様に、内部動作クロックを反転することによ
って、ＢＣＫに変換し、同時にＬＲＩをビット位置信号
の30まで遅らせ、ＬＲに変換する。こうして上述した第
１モードの場合と同様に、同時に出力されるＳＤＡＴ
Ａ，ＭＣＫとともに第11モードの音声シリアルデータへ
の変換が完了する。

【００８９】ここで、ビット位置発生器300 と外部クロ
ック出力タイミング変換器500 との補足説明を図22を用
いて行う。図22は、ビット位置発生器300 及び外部クロ
ック出力タイミング変換器500 の内部構成の一例を示し
ている。ビット位置発生器300 は、５ビットカウンタ60
0 と、ＬＲを基準にして５ビットカウンタ600 にリセッ
ト信号を出力するリセット信号発生器601 とを有する。
また、外部クロック出力タイミング変換器500 は、定数
発生器702 と数値一致検出回路603 とラッチ回路700 と
インバータ回路701 とを有する。

【００９０】次に、詳しい動作について説明する。ビッ
ト位置信号発生器300 を構成する５ビットカウンタ600
とリセット信号発生器601 とについて説明する。リセッ
ト信号発生器601 は入力されたＬＲＩの立ち上がりエッ
ジまたは立ち下がりエッジを基準にして、リセット信号
を５ビットカウンタ600 に出力する。５ビットカウンタ
600 では、このリセット信号によりカウンタ出力は０と
なり、その後、内部動作クロックの立ち上がりエッジ毎
に１，２，３，…とカウントアップする。31までカウン
トされた後、ＬＲの立ち上がりエッジまたは立ち下がり
エッジを基準にして出力されるリセット信号により、カ
ウンタ出力は０にリセットされる。この一連の動作を５
ビットカウンタ600 とリセット信号発生器601 とは繰り
返し、カウンタ出力すなわちビット位置信号を出力す
る。なお、この５ビットカウンタ600 及びリセット信号
発生器601 の動作は、上述した第１実施例と同様であ
る。

【００９１】次に、外部クロック出力タイミング変換器
500 を構成する定数発生器702 と数値一致検出回路603
とラッチ回路700 とインバータ回路701 との動作につい
て説明する。定数発生器702 では、各モード毎にタイミ
ング信号を”Ｈ”にしなければならないビット位置信号
の値が設定されている。すなわち、第１モードの場合で
は、31が第１定数として設定され、第11モードの場合で
は30が設定されている。第１モードの場合では定数発生
器702 内に設けられたスイッチにより第１定数が選択さ
れ、定数信号として数値一致検出回路603 に出力され
る。数値一致検出回路603 では、定数発生器702 より出
力された定数信号とビット位置信号発生器300(５ビット
カウンタ600)より出力されたビット位置信号とを比較
し、両者の値が一致したとき、例えば ”Ｈ”となるタ
イミング信号を出力する。このタイミング信号を出力す
る過程は、上述した第１実施例と同様である。

【００９２】このタイミング信号が ”Ｈ”のときのみ
ラッチ回路700 では内部動作クロックの立ち上がりエッ
ジにおいて入力されるＬＲＩをラッチし、出力端子404
からＬＲとして出力する。また、入力された内部動作ク
ロックはインバータ回路701において反転され、出力端
子405 からＢＣＫとして出力される。

【００９３】このように、どのモードにおいても外部ク
ロック出力タイミング変換器500 においてＢＣＫ，ＬＲ
への変換がビット位置信号を使った簡単な構成で行われ
る。そして、出力端子404 からＬＲ、出力端子405 から
ＢＣＫが出力され、ＳＤＡＴＡ，ＭＣＫとともにＤ／Ａ
変換器に入力され、２ｃｈのアナログ信号に変換され
る。

【００９４】以上のように、本実施例のシリアルデータ
インターフェイス装置では、第１モードから第16モード
までのフォーマットへの変換が、非常にスムーズに行わ
れ、また、モード毎に外部クロック出力タイミング変換
回路を設けなくてもよく、回路規模を大幅に縮小するこ
とができる。

【００９５】以上、音声シリアルデータのＢＣＫが64Ｆ
Ｓの場合について説明したが、図８〜図15に示すよう
に、ＢＣＫがＬＲの32倍、すなわち32ＦＳの場合でも同
様の効果を奏する。また、図23〜図38、図８〜図15に示
した以外の音声シリアルデータのフォーマットでも、同
様の効果を奏する。

【００９６】また、上記実施例では、Ｄ／Ａ変換器への
入力を例にとり説明したが、図23〜図38、図８〜図15に
示したような、またはこれ以外のフォーマットの音声シ
リアルデータの入力を持ち、日本電子工業規格 ＥＩＡ
Ｊ ＣＰ１２０１に準拠したディジタルオーディオイン
ターフェイスフォーマットの信号を送信する装置に対し
ても同様の効果を奏する。

【００９７】また、２ｃｈの音声信号だけでなく、４ｃ
ｈの音声信号を始めとする複数チャンネルの音声信号を
扱う場合についても、同様の構成にて同様の効果を奏す
る。

【００９８】また、音声シリアルデータだけでなく、他
のｍビットを１単位とするシリアルデータを入力する場
合においても、同様の構成にて同様の効果を奏する。

【００９９】また、以上のような構成とするだけで、出
力フォーマットが変更された場合への対応は定数発生器
702 内の定数追加とスイッチの一系統増設とを行うだけ
でよく、他の回路の変更等は一切不要である。従って、
回路規模が大きく増加することはなく、わずかな回路の
追加で、出力フォーマットが変更された場合への対応が
可能である。

【０１００】また、モードによって同じ位相のタイミン
グ信号が必要であって、タイミング信号を”Ｈ”にする
ビット位置信号の値が同じ値となる場合がある。このよ
うな場合、定数発生器702 内の定数の設定では、同じ値
を２つ以上設定することなく、一つの値の設定を共用す
るように構成した方が、回路規模を小さくできることは
いうまでもない。

【０１０１】

【発明の効果】以上のように第１発明によれば、シフト
レジスタによりシフトされたシリアルデータの各ビット
の位置を示すビット位置信号と、入力するシリアルデー
タの入力モードを示すモード信号とにより、パラレルデ
ータへの変換処理の基準となるタイミング信号を発生
し、そのタイミング信号を基準にしてシフトレジスタの
出力をパラレルデータに変換するように構成したので、
ｍビットを１単位とするシリアルデータの入力を行うシ
リアルデータインターフェイス装置の回路規模を大幅に
縮小することができる。

【０１０２】また、以上のように第２発明によれば、シ
フトレジスタによりシフトされた音声シリアルデータの
各ビットの位置を示すビット位置信号と、入力する音声
シリアルデータの入力モードを示すモード信号とによ
り、音声パラレルデータへの変換処理の基準となるタイ
ミング信号を発生し、そのタイミング信号を基準にして
シフトレジスタの出力を音声パラレルデータに変換する
ように構成したので、16ビットを１単位とする音声シリ
アルデータの入力を行うシリアルデータインターフェイ
ス装置の回路規模を大幅に縮小することができる。

【０１０３】また、以上のように第３発明によれば、ｋ
ビットカウンタとリセット信号発生器とを用いてビット
位置信号を発生し、パラレルデータに変換する際のタイ
ミング信号を、ビット位置信号とシリアルデータの入力
モードを示すモード信号とにより、定数発生器及び数値
一致検出回路を用いて発生するように構成したので、入
力モードが追加された場合でも、従来例と比べて大幅に
回路変更と回路規模との増加を少なくすることができ
る。

【０１０４】また、以上のように第４発明によれば、シ
リアルデータの各ビットの位置を示すビット位置信号
と、出力するシリアルデータの出力モードを決定するモ
ード信号とにより、外部装置用の動作クロックの出力タ
イミングを変換するように構成したので、ｍビットを１
単位とするシリアルデータの出力を行うシリアルデータ
インターフェイス装置の回路規模を大幅に縮小すること
ができる。

【０１０５】また、以上のように第５発明によれば、音
声シリアルデータの各ビットの位置を示すビット位置信
号と、出力する音声シリアルデータの出力モードを決定
するモード信号とにより、外部装置用の動作クロックの
出力タイミングを変換するように構成したので、16ビッ
トを１単位とする音声シリアルデータの出力を行うシリ
アルデータインターフェイス装置の回路規模を大幅に縮
小することができる。

【０１０６】また、以上のように第６発明によれば、ｋ
ビットカウンタとリセット信号発生器とを用いてビット
位置信号を発生し、外部動作クロックの出力タイミング
変換のためのタイミング信号を、ビット位置信号とシリ
アルデータの出力モードを示すモード信号とにより、定
数発生器及び数値一致検出回路を用いて発生するように
構成したので、出力モードが追加された場合でも、従来
例と比べ大幅に回路変更と回路規模との増加を少なくす
ることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施例によるシリアルデータイ
ンターフェイス装置のブロック構成図である。

【図２】 本発明の第１実施例を説明するタイミングチ
ャートである。

【図３】 本発明の第１実施例を説明するタイミングチ
ャートである。

【図４】 本発明の第１実施例を説明するタイミングチ
ャートである。

【図５】 本発明の第１実施例を説明するタイミングチ
ャートである。

【図６】 本発明の第１実施例を説明するタイミングチ
ャートである。

【図７】 本発明の第１実施例によるビット位置発生器
とタイミング信号発生器との内部構成例を示すブロック
図である。

【図８】 音声シリアルデータの入出力フォーマットの
一例である。

【図９】 音声シリアルデータの入出力フォーマットの
一例である。

【図１０】 音声シリアルデータの入出力フォーマット
の一例である。

【図１１】 音声シリアルデータの入出力フォーマット
の一例である。

【図１２】 音声シリアルデータの入出力フォーマット
の一例である。

【図１３】 音声シリアルデータの入出力フォーマット
の一例である。

【図１４】 音声シリアルデータの入出力フォーマット
の一例である。

【図１５】 音声シリアルデータの入出力フォーマット
の一例である。

【図１６】 本発明の第２実施例によるシリアルデータ
インターフェイス装置のブロック構成図である。

【図１７】 本発明の第２実施例を説明するタイミング
チャートである。

【図１８】 本発明の第２実施例を説明するタイミング
チャートである。

【図１９】 本発明の第２実施例を説明するタイミング
チャートである。

【図２０】 本発明の第２実施例を説明するタイミング
チャートである。

【図２１】 本発明の第２実施例を説明するタイミング
チャートである。

【図２２】 本発明の第２実施例によるビット位置発生
器と外部クロック出力タイミング変換器との内部構成例
を示すブロック図である。

【図２３】 音声シリアルデータの入出力フォーマット
の一例である。

【図２４】 音声シリアルデータの入出力フォーマット
の一例である。

【図２５】 音声シリアルデータの入出力フォーマット
の一例である。

【図２６】 音声シリアルデータの入出力フォーマット
の一例である。

【図２７】 音声シリアルデータの入出力フォーマット
の一例である。

【図２８】 音声シリアルデータの入出力フォーマット
の一例である。

【図２９】 音声シリアルデータの入出力フォーマット
の一例である。

【図３０】 音声シリアルデータの入出力フォーマット
の一例である。

【図３１】 音声シリアルデータの入出力フォーマット
の一例である。

【図３２】 音声シリアルデータの入出力フォーマット
の一例である。

【図３３】 音声シリアルデータの入出力フォーマット
の一例である。

【図３４】 音声シリアルデータの入出力フォーマット
の一例である。

【図３５】 音声シリアルデータの入出力フォーマット
の一例である。

【図３６】 音声シリアルデータの入出力フォーマット
の一例である。

【図３７】 音声シリアルデータの入出力フォーマット
の一例である。

【図３８】 音声シリアルデータの入出力フォーマット
の一例である。

【図３９】 従来例及び第１実施例を説明するタイミン
グチャートである。

【図４０】 従来のシリアルデータインターフェイス装
置のブロック構成図である。

【図４１】 従来例及び第１実施例を説明するタイミン
グチャートである。

【図４２】 シフトレジスタのブロック構成図である。

【図４３】 シフトレジスタの出力を示すタイミングチ
ャートである。

【図４４】 シフトレジスタの出力を示すタイミングチ
ャートである。

【図４５】 第１パラレルデータ変換器のブロック構成
図である。

【図４６】 従来例を説明するタイミングチャートであ
る。

【図４７】 従来例を説明するタイミングチャートであ
る。

【図４８】 従来のシリアルデータインターフェイス装
置のブロック構成図である。

【図４９】 従来例及び第１実施例を説明するタイミン
グチャートである。

【図５０】 従来例及び第１実施例を説明するタイミン
グチャートである。

【符号の説明】

１ 入力端子、２ 出力端子、３ 出力端子、４ 出力
端子、５ 入力端子、６ シフトレジスタ、７ 第１ク
ロック発生器、26 出力端子、27 出力端子、203 デー
タ位相制御回路、300 ビット位置発生器、301 タイミン
グ信号発生器、302 第２制御回路、400 入力端子、401
入力端子、402 出力端子、403 出力端子、404 出力端
子、405 出力端子、406 シリアルデータ変換器、407 第
２クロック発生器、500 外部クロック出力タイミング変
換器、501 第４制御回路、700 ラッチ回路、701 インバ
ータ回路、702 定数発生器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 難波 隆広 京都府長岡京市馬場図所１番地 三菱電 機株式会社 映像システム開発研究所内 (72)発明者 吉野 正 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 石本 俊英 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡 秀美 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−267430（ＪＰ，Ａ) 特開 平３−129926（ＪＰ，Ａ) 特開 昭64−74615（ＪＰ，Ａ) 特開 平７−336238（ＪＰ，Ａ) 特開 平７−221654（ＪＰ，Ａ) 特開 平４−260249（ＪＰ，Ａ) 特開 平３−187541（ＪＰ，Ａ) 特開 昭58−195317（ＪＰ，Ａ) 実開 平３−121451（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/00 H03M 9/00 G06F 3/16

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ｍビット（ｍは正の整数）を１単位とす
   るシリアルデータを入力し、パラレルデータに変換して
   出力するシリアルデータインターフェイス装置におい
   て、シリアルデータインターフェイス装置内部を動作さ
   せるための内部動作クロック、及び該内部動作クロック
   に同期し、外部装置を動作させるための外部動作クロッ
   クを発生するクロック発生手段と、入力されるシリアル
   データを前記内部動作クロックに同期して必要とするビ
   ット分だけシフトするシフトレジスタと、シフトされた
   シリアルデータの各ビットの位置を示すビット位置信号
   を発生するビット位置発生手段と、該ビット位置信号、
   並びに入力されるシリアルデータの入力モードを決定す
   べく、データ位相基準信号とシリアルデータの伝送周期
   及びデータ位相基準信号の周期の比とによって一意に定
   められるモード信号によりタイミング信号を発生するタ
   イミング信号発生手段と、該タイミング信号を基準にし
   て前記シフトレジスタの出力の位相を制御してパラレル
   データに変換するデータ位相制御手段とを備えることを
   特徴とするシリアルデータインターフェイス装置。
2. 【請求項２】 16ビットを１単位とする音声シリアルデ
   ータを入力し、音声パラレルデータに変換して出力する
   シリアルデータインターフェイス装置において、シリア
   ルデータインターフェイス装置内部を動作させるための
   内部動作クロック、及び該内部動作クロックに同期し、
   外部装置を動作させるための外部動作クロックを発生す
   るクロック発生手段と、入力される音声シリアルデータ
   を前記内部動作クロックに同期して必要とするビット分
   だけシフトするシフトレジスタと、シフトされた音声シ
   リアルデータの各ビットの位置を示すビット位置信号を
   発生するビット位置発生手段と、該ビット位置信号、並
   びに入力される音声シリアルデータの入力モードを決定
   すべく、データ位相基準信号と音声シリアルデータの伝
   送周期及びデータ位相基準信号の周期の比とによって一
   意に定められるモード信号によりタイミング信号を発生
   するタイミング信号発生手段と、該タイミング信号を基
   準にして前記シフトレジスタの出力の位相を制御して音
   声パラレルデータに変換するデータ位相制御手段とを備
   えることを特徴とするシリアルデータインターフェイス
   装置。
3. 【請求項３】 ビット位置発生手段は、ｋビットカウン
   タ（ｋは正の整数）と、該ｋビットカウンタをリセット
   するリセット手段とを有し、前記タイミング信号発生手
   段は、それぞれが所定の定数を出力する複数の定数出力
   器及び該複数の定数出力器の出力を選択するスイッチを
   含む定数発生手段と、該定数発生手段からの出力及び前
   記ビット位置信号の一致を検出した際に前記タイミング
   信号を発生する数値一致検出手段とを有することを特徴
   とする請求項１または２記載のシリアルデータインター
   フェイス装置。
4. 【請求項４】 ｍビット（ｍは正の整数）を１単位とす
   るパラレルデータを入力し、シリアルデータに変換して
   出力するシリアルデータインターフェイス装置におい
   て、シリアルデータインターフェイス装置内部を動作さ
   せるための内部動作クロック及び、該内部動作クロック
   に同期し、外部装置を動作させるための外部動作クロッ
   クを発生するクロック発生手段と、パラレルデータを前
   記内部動作クロックに同期してシリアルデータに変換す
   るシリアルデータ変換手段と、該シリアルデータ変換手
   段の出力であるシリアルデータの各ビットの位置を示す
   ビット位置信号を発生するビット位置発生手段と、該ビ
   ット位置信号及び出力するシリアルデータの出力モード
   を決定するモード信号により前記外部動作クロックの出
   力タイミング及びデータ位相基準信号の出力タイミング
   を変換する外部動作クロック出力タイミング変換手段と
   を備えることを特徴とするシリアルデータインターフェ
   イス装置。
5. 【請求項５】 16ビットを１単位とする音声パラレルデ
   ータを入力し、音声シリアルデータに変換して出力する
   シリアルデータインターフェイス装置において、シリア
   ルデータインターフェイス装置内部を動作させるための
   内部動作クロック及び、該内部動作クロックに同期し、
   外部装置を動作させるための外部動作クロックを発生す
   るクロック発生手段と、音声パラレルデータを前記内部
   動作クロックに同期して音声シリアルデータに変換する
   シリアルデータ変換手段と、該シリアルデータ変換手段
   の出力である音声シリアルデータの各ビットの位置を示
   すビット位置信号を発生するビット位置発生手段と、該
   ビット位置信号及び出力する音声シリアルデータの出力
   モードを決定するモード信号により前記外部動作クロッ
   クの出力タイミング及びデータ位相基準信号の出力タイ
   ミングを変換する外部動作クロック出力タイミング変換
   手段とを備えることを特徴とするシリアルデータインタ
   ーフェイス装置。
6. 【請求項６】 ビット位置発生手段は、ｋビットカウン
   タ（ｋは正の整数）と、該ｋビットカウンタをリセット
   するリセット手段とを有し、前記外部動作クロック出力
   タイミング変換手段は、それぞれが所定の定数を出力す
   る複数の定数出力器及び該複数の定数出力器の出力を選
   択するスイッチを含む定数発生手段と、該定数発生手段
   からの出力及び前記ビット位置信号の一致を検出した際
   に外部動作クロックの出力タイミング変換のためのタイ
   ミング信号を発生する数値一致検出手段とを有すること
   を特徴とする請求項４または５記載のシリアルデータイ
   ンターフェイス装置。