JPH0460374B2 - - Google Patents
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- Publication number
- JPH0460374B2 JPH0460374B2 JP11083283A JP11083283A JPH0460374B2 JP H0460374 B2 JPH0460374 B2 JP H0460374B2 JP 11083283 A JP11083283 A JP 11083283A JP 11083283 A JP11083283 A JP 11083283A JP H0460374 B2 JPH0460374 B2 JP H0460374B2
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- Japan
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000005070 sampling Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は直並列形AD変換器に関する。
例えば特開昭57−68931号公報に記載された
AD変換器は、変換出力の上位ビツトを第１の
AD変換手段により得、その上位ビツト出力を
DA変換して元のアナログ入力との差を取り、こ
の差を第２のAD変換手段に導いて変換出力の下
位ビツトを得る。この方式のAD変換器は直並列
型AD変換器と呼ばれ、出力ビツト数の多いAD
変換器が比較的小さな回路規模で実現できること
に特徴がある。
AD変換器は、変換出力の上位ビツトを第１の
AD変換手段により得、その上位ビツト出力を
DA変換して元のアナログ入力との差を取り、こ
の差を第２のAD変換手段に導いて変換出力の下
位ビツトを得る。この方式のAD変換器は直並列
型AD変換器と呼ばれ、出力ビツト数の多いAD
変換器が比較的小さな回路規模で実現できること
に特徴がある。
上記第２のAD変換手段が変換動作を行うとき
上記第１のAD変換手段が次のサンプル値を変換
できるようにし、もつてより高速化を計る構成を
本発明の発明者らは特願昭57−108348号にて提案
している。そのサンプル・ホールド回路を２個用
いた例を第１図に示す。まずアナログ信号１００
が、Ｓ／Ｈへの制御信号SH１によつて、Ｓ／Ｈ
２１へサンプルされ、その後ホールドされる。そ
の時、ASW３２は、制御信号SAによつて、Ｓ／
Ｈ２１の信号を第１のAD変換器４へ出力してい
る。第１のAD変換器４は、Ｓ／Ｈ２１がホール
ドした信号をＡ／Ｄ変換し上位ビツトを決定す
る。その出力はレジスタ４１を通してDA変換器
２でアナログ信号に変換される。
上記第１のAD変換手段が次のサンプル値を変換
できるようにし、もつてより高速化を計る構成を
本発明の発明者らは特願昭57−108348号にて提案
している。そのサンプル・ホールド回路を２個用
いた例を第１図に示す。まずアナログ信号１００
が、Ｓ／Ｈへの制御信号SH１によつて、Ｓ／Ｈ
２１へサンプルされ、その後ホールドされる。そ
の時、ASW３２は、制御信号SAによつて、Ｓ／
Ｈ２１の信号を第１のAD変換器４へ出力してい
る。第１のAD変換器４は、Ｓ／Ｈ２１がホール
ドした信号をＡ／Ｄ変換し上位ビツトを決定す
る。その出力はレジスタ４１を通してDA変換器
２でアナログ信号に変換される。
さらにこのDA出力と、サンプル・ホールド２
１に保持されている入力信号がアナログスイツチ
３１により選択され引き算器１に入力し、両者の
差がとられ、それを第2AD変換器３に入力する
ことにより、下位ビツトを決定するものである。
この方式の高速化への鍵は、サンプル・ホールド
した信号を第１のAD変換器４がAD変換し、DA
変換器２のDA出力が得られるまでの速度を上げ
ることである。この構成では、Ｓ／Ｈ２１の出力
がASW３２を通るために信号の伝搬遅延が生じ、
サンプル・ホールドがサンプル終了してからDA
出力値が得られるまでの時間がかかる問題があつ
た。
１に保持されている入力信号がアナログスイツチ
３１により選択され引き算器１に入力し、両者の
差がとられ、それを第2AD変換器３に入力する
ことにより、下位ビツトを決定するものである。
この方式の高速化への鍵は、サンプル・ホールド
した信号を第１のAD変換器４がAD変換し、DA
変換器２のDA出力が得られるまでの速度を上げ
ることである。この構成では、Ｓ／Ｈ２１の出力
がASW３２を通るために信号の伝搬遅延が生じ、
サンプル・ホールドがサンプル終了してからDA
出力値が得られるまでの時間がかかる問題があつ
た。
本発明の目的は、このような欠点を解消し、高
速で安定なAD変換器を提供することにある。
速で安定なAD変換器を提供することにある。
本発明は、アナログスイツチを用いずに、第１
のADCをＳ／Ｈの数だけ用い、その出力をデジ
タル切換することで、直並列形ADCを実現する
ものである。
のADCをＳ／Ｈの数だけ用い、その出力をデジ
タル切換することで、直並列形ADCを実現する
ものである。
以下、本発明を実施例により説明する。第２図
にその回路構成を示し、そのタイムチヤートを第
３図に示す。まず、Ｓ／Ｈ２１は、制御信号SH
１の理論“１”でアナログ信号１００をサンプル
し、理論“０”でホールドする。Ｓ／Ｈ２１の出
力は、AD変換器５へ接続されており、制御信号
AD１−１の立ち下りによつて、上位ビツトの
AD変換が行なわれるものとする。このAD変換
出口は、切換器５１へ接続されており、制御信号
MPXの理論“１”で切換器５１から出力される。
この出力信号は、レジスタ４１を通り、AD変換
器全体の上位ビツトデータになると共に、DA変
換器２に入力され再びアナログ信号に通され差動
アンプ１の一方の入力へ接続される。この時、ア
ナログスイツチ３１は、制御信号SBの理論“１”
でＳ／Ｈ２１の信号を出力し、差動アンプ１の他
方の入力へ接続される。差動アンプ１はアナログ
スイツチ３１からの信号と、DA変換器からの信
号の差をとり、その出力は、AD変換器３によ
り、制御信号AD２のたとえば立ち下りで下位ビ
ツトデータにAD変換される。この時まで、Ｓ／
Ｈ２１はデータをホールドしている。これでＳ／
Ｈ２１にホールドされた値に対するAD変換が終
了する。Ｓ／Ｈ２２は、Ｓ／Ｈ２１より半周期後
れてアナログ信号１００をサンプルし、ホールド
する。これをAD変換器４が上位ビツトデータに
AD変換し、切換器５１の制御信号MPXが切り
替わり、今度はAD変換器４の上位ビツトデータ
がDA変換され、アナログスイツチ３１も逆に切
換わり、Ｓ／Ｈ２２の信号を出力する。差動アン
プ１は、それらの差をとり、AD変換器３で下位
ビツトデータについてAD変換される。このよう
に、一方のＳ／Ｈ出力を、それに対応する第１の
AD変換器で上位ビツトについてAD変換する間
に、他方のＳ／Ｈの出力と第２のAD変換器で下
位ビツトにAD変換している進行波型構成とし
て、高速化を図ることができる。しかも、本実施
例によれば、各Ｓ／Ｈの出力を、アナログスイツ
チ等を通さず、直接第１のAD変換器に入力し、
高速動作が容易なデイジタル値の切換器で、各
Ｓ／Ｈのホールド値に対応するデイジタル信号を
切換えているので、アナログスイツチを通すこと
によつて生じる伝搬遅延が無くなり、従来の方式
に比べて高速化できる。またAD変換器ICがアナ
ログスイツチよりも安価になりつつあり、低価格
で実現できるという効果がある。
にその回路構成を示し、そのタイムチヤートを第
３図に示す。まず、Ｓ／Ｈ２１は、制御信号SH
１の理論“１”でアナログ信号１００をサンプル
し、理論“０”でホールドする。Ｓ／Ｈ２１の出
力は、AD変換器５へ接続されており、制御信号
AD１−１の立ち下りによつて、上位ビツトの
AD変換が行なわれるものとする。このAD変換
出口は、切換器５１へ接続されており、制御信号
MPXの理論“１”で切換器５１から出力される。
この出力信号は、レジスタ４１を通り、AD変換
器全体の上位ビツトデータになると共に、DA変
換器２に入力され再びアナログ信号に通され差動
アンプ１の一方の入力へ接続される。この時、ア
ナログスイツチ３１は、制御信号SBの理論“１”
でＳ／Ｈ２１の信号を出力し、差動アンプ１の他
方の入力へ接続される。差動アンプ１はアナログ
スイツチ３１からの信号と、DA変換器からの信
号の差をとり、その出力は、AD変換器３によ
り、制御信号AD２のたとえば立ち下りで下位ビ
ツトデータにAD変換される。この時まで、Ｓ／
Ｈ２１はデータをホールドしている。これでＳ／
Ｈ２１にホールドされた値に対するAD変換が終
了する。Ｓ／Ｈ２２は、Ｓ／Ｈ２１より半周期後
れてアナログ信号１００をサンプルし、ホールド
する。これをAD変換器４が上位ビツトデータに
AD変換し、切換器５１の制御信号MPXが切り
替わり、今度はAD変換器４の上位ビツトデータ
がDA変換され、アナログスイツチ３１も逆に切
換わり、Ｓ／Ｈ２２の信号を出力する。差動アン
プ１は、それらの差をとり、AD変換器３で下位
ビツトデータについてAD変換される。このよう
に、一方のＳ／Ｈ出力を、それに対応する第１の
AD変換器で上位ビツトについてAD変換する間
に、他方のＳ／Ｈの出力と第２のAD変換器で下
位ビツトにAD変換している進行波型構成とし
て、高速化を図ることができる。しかも、本実施
例によれば、各Ｓ／Ｈの出力を、アナログスイツ
チ等を通さず、直接第１のAD変換器に入力し、
高速動作が容易なデイジタル値の切換器で、各
Ｓ／Ｈのホールド値に対応するデイジタル信号を
切換えているので、アナログスイツチを通すこと
によつて生じる伝搬遅延が無くなり、従来の方式
に比べて高速化できる。またAD変換器ICがアナ
ログスイツチよりも安価になりつつあり、低価格
で実現できるという効果がある。
上記実施例では、サンプル・ホールド、第１の
AD変換器を２組とした場合を示したが同様に、
Ｓ／Ｈの数や、第１のAD変換器の数と、切換器
の数、アナログスイツチの数を増すことは可能
で、それにより各部の動作する速度は、より緩和
されることは明らかである。
AD変換器を２組とした場合を示したが同様に、
Ｓ／Ｈの数や、第１のAD変換器の数と、切換器
の数、アナログスイツチの数を増すことは可能
で、それにより各部の動作する速度は、より緩和
されることは明らかである。
本発明によれば、直並列形AD変換器を、伝搬
遅延の問題となるアナログスイツチを用いないで
実現できるので、初段のAD−DAの速度が向上
し、より高速なAD変換器が実現でき、また、初
段に使用する複数のAD変換器として、安価なIC
が入手でき、高速化のみならず、経済性において
も、その効果は大きい。
遅延の問題となるアナログスイツチを用いないで
実現できるので、初段のAD−DAの速度が向上
し、より高速なAD変換器が実現でき、また、初
段に使用する複数のAD変換器として、安価なIC
が入手でき、高速化のみならず、経済性において
も、その効果は大きい。
第１図は、従来の直並列AD変換器の構成図、
第２図は本発明の実施例を示す構成図、第３図は
そのタイミング図である。 １……差動アンプ、２……DA変換器、３，
４，５……AD変換器、２１，２２……サンプ
ル・ホールド回路、３１，３２……アナログスイ
ツチ、４１，４２，４３……レジスタ、５１……
デイジタル切換器。
第２図は本発明の実施例を示す構成図、第３図は
そのタイミング図である。 １……差動アンプ、２……DA変換器、３，
４，５……AD変換器、２１，２２……サンプ
ル・ホールド回路、３１，３２……アナログスイ
ツチ、４１，４２，４３……レジスタ、５１……
デイジタル切換器。
Claims (1)
- １ アナログ入力信号を位相の異なるサンプルタ
イミングで順次サンプルホールドして複数のホー
ルド出力を得る互いに並列に接続された複数のサ
ンプルホールド手段と、上記複数のホールド出力
をそれぞれデイジタル信号に変換する複数の第１
のAD変換手段と、上記複数のサンプルホールド
手段のサンプルタイミングに対応した順序で上記
複数の第１のAD変換手段のそれぞれの出力を時
分割にアナログ信号に変換し、該アナログ信号と
上記複数のサンプルホールド手段のそれぞれの出
力との差を順次求める演算手段と、該演算手段の
出力をデイジタル信号に変換する第２のAD変換
手段とを有し、もつて上記複数のサンプルホール
ド手段のうちの一つのホールド出力を上記第１の
AD変換手段のうちの対応するものがデイジタル
信号に変換する間に上記複数のサンプルホールド
手段の他の一つのホールド出力に対応する上記演
算手段の出力を上記第２のAD変換手段がデイジ
タル信号に変換する進行波型構成を形成するとと
もに、上記複数の第１のAD変換手段の出力を順
次デイジタル変換出力の上位ビツトとし、上記第
２のAD変換手段の出力をデイジタル変換出力の
下位ビツトとすることを特徴とするAD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083283A JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083283A JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029029A JPS6029029A (ja) | 1985-02-14 |
| JPH0460374B2 true JPH0460374B2 (ja) | 1992-09-25 |
Family
ID=14545791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083283A Granted JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029029A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2945805B2 (ja) * | 1992-10-01 | 1999-09-06 | 松下電器産業株式会社 | Ａ／ｄ変換器 |
| EP1317136B1 (en) | 1997-05-27 | 2006-04-19 | Seiko Epson Corporation | Image processing apparatus and integrated circuit therefor |
-
1983
- 1983-06-22 JP JP11083283A patent/JPS6029029A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029029A (ja) | 1985-02-14 |
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