JPH07321655A - Ａ／ｄ変換器の高分解能化方法 - Google Patents
Ａ／ｄ変換器の高分解能化方法Info
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- JPH07321655A JPH07321655A JP11499494A JP11499494A JPH07321655A JP H07321655 A JPH07321655 A JP H07321655A JP 11499494 A JP11499494 A JP 11499494A JP 11499494 A JP11499494 A JP 11499494A JP H07321655 A JPH07321655 A JP H07321655A
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Abstract
(57)【要約】
【目的】 A/D変換器に別回路を付加し等価的に該 A/D
変換器の固有のビット数を上回る様にする A/D変換器の
高分解能化方法と其のA/D 変換器の出力データを少いビ
ット数のデータに圧縮する方法の小形化，低消費電力化
を目的とする。 【構成】 入力信号INの全レベルを狭い2 n =23 の小範
囲に分割し各小範囲の入力信号V INをレベルに応じ粗く
A/D変換する低分解能化した A/D変換器(22)と、該小範
囲内のウインドウ選択器(23)の出力データを小範囲毎に
D/A 変換(24)したアナログ信号をオフセット電圧とし次
の入力信号INから引算(25)し差分ΔA を取り出し, 該差
分を固有ビット数 2N =212のデータに精密に変換する A
/D変換器(21)とを具え、A/D 変換器(21)の212 の出力デ
ータΔD を A/D変換器(22)の為に入力レベルを分割した
23の小範囲の全部に亘り合成(26)し、A/D 変換器(21)の
固有ビット数212 を上回るビット数 2N+n =215の高分解
能のA/D 変換器とするように構成する。
変換器の固有のビット数を上回る様にする A/D変換器の
高分解能化方法と其のA/D 変換器の出力データを少いビ
ット数のデータに圧縮する方法の小形化，低消費電力化
を目的とする。 【構成】 入力信号INの全レベルを狭い2 n =23 の小範
囲に分割し各小範囲の入力信号V INをレベルに応じ粗く
A/D変換する低分解能化した A/D変換器(22)と、該小範
囲内のウインドウ選択器(23)の出力データを小範囲毎に
D/A 変換(24)したアナログ信号をオフセット電圧とし次
の入力信号INから引算(25)し差分ΔA を取り出し, 該差
分を固有ビット数 2N =212のデータに精密に変換する A
/D変換器(21)とを具え、A/D 変換器(21)の212 の出力デ
ータΔD を A/D変換器(22)の為に入力レベルを分割した
23の小範囲の全部に亘り合成(26)し、A/D 変換器(21)の
固有ビット数212 を上回るビット数 2N+n =215の高分解
能のA/D 変換器とするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、入力レベルが連続的に
変化するアナログ信号を一定ビット数の出力データに変
換する与えられた A/D変換器に, 別の処理回路を付加す
る事で, 等価的に該 A/D変換器の固有のビット数より大
きなビット数に拡張して, 高分解能のＡ／Ｄ変換器とす
る方法に係り、特に回路動作が確実で且つ小さな規模の
回路で実現される構成と、同時に、その高分解能化のＡ
／Ｄ変換器に係わる出力データのビット数を圧縮する出
力データの圧縮方法も提供しようとするものである。
変化するアナログ信号を一定ビット数の出力データに変
換する与えられた A/D変換器に, 別の処理回路を付加す
る事で, 等価的に該 A/D変換器の固有のビット数より大
きなビット数に拡張して, 高分解能のＡ／Ｄ変換器とす
る方法に係り、特に回路動作が確実で且つ小さな規模の
回路で実現される構成と、同時に、その高分解能化のＡ
／Ｄ変換器に係わる出力データのビット数を圧縮する出
力データの圧縮方法も提供しようとするものである。
【０００２】
【従来の技術】一般に、センサ等から入力するレベルの
連続的に変化するアナログ信号は、その低レベルの小信
号部分の変化に重要情報が多く, 高レベルの大信号部分
の変化に重要情報が少ないので、入力の小信号は其の出
力を拡大し, 大信号は出力を圧縮する所謂対数増幅器(L
og AMP) の特性を持つ処理回路を、与えられた A/D変換
器の前段に付加し、入力信号のダイナミックレンジを拡
げて、等価的に該 A/D変換器の固有のビット数を大きな
ビット数に拡張し、入力レベルのより広い範囲で使用可
能とする方法が採られている。この与えられた A/D変換
器に付加する処理回路を、従来はアナログ的な Log AMP
として構成していたが、その従来例の其の１は、図６の
ａに示す如く、各段 AMPの利得特性は同じ（例えば４
倍）とし, 各入力に対する出力の AMP特性は、小入力に
対しては直線であるが，或る大きな入力からは出力値が
徐々に飽和する増幅特性（同図のｂ）のリミティングア
ンプを多段縦続する構成とし、各段AMP の各出力電圧を
加算器で加算して、大信号入力時に利得が少なくなる様
にし、等価的にアナログの複数の折線で近似されて圧縮
される入出力特性である高速応答可の Log出力（同図の
ｃ）を実現し、後段の与えられたA/D変換器へ送出し A/
D変換する方法であった。従来例の其の２は、図７のｂ
に示す如き、ベース・エミッタ間のダイオード接合の電
流I と印加電圧Vの指数特性(I＝ｅkV，V=1/ｋ・Log I)
を利用し、図７のａに示す如く、アナログ的にトランジ
スタの Log AMPを構成し、其の出力 Vout(I)が、入力信
号Vin を対数化した Log（Vin/Rin)に比例する Log(I)
に比例して得られる様にして，アナログ信号入力の広い
ダイナミックレンジを Log特性で圧縮した後、与えられ
た A/D変換器へ送出し A/D変換する方法であった。
連続的に変化するアナログ信号は、その低レベルの小信
号部分の変化に重要情報が多く, 高レベルの大信号部分
の変化に重要情報が少ないので、入力の小信号は其の出
力を拡大し, 大信号は出力を圧縮する所謂対数増幅器(L
og AMP) の特性を持つ処理回路を、与えられた A/D変換
器の前段に付加し、入力信号のダイナミックレンジを拡
げて、等価的に該 A/D変換器の固有のビット数を大きな
ビット数に拡張し、入力レベルのより広い範囲で使用可
能とする方法が採られている。この与えられた A/D変換
器に付加する処理回路を、従来はアナログ的な Log AMP
として構成していたが、その従来例の其の１は、図６の
ａに示す如く、各段 AMPの利得特性は同じ（例えば４
倍）とし, 各入力に対する出力の AMP特性は、小入力に
対しては直線であるが，或る大きな入力からは出力値が
徐々に飽和する増幅特性（同図のｂ）のリミティングア
ンプを多段縦続する構成とし、各段AMP の各出力電圧を
加算器で加算して、大信号入力時に利得が少なくなる様
にし、等価的にアナログの複数の折線で近似されて圧縮
される入出力特性である高速応答可の Log出力（同図の
ｃ）を実現し、後段の与えられたA/D変換器へ送出し A/
D変換する方法であった。従来例の其の２は、図７のｂ
に示す如き、ベース・エミッタ間のダイオード接合の電
流I と印加電圧Vの指数特性(I＝ｅkV，V=1/ｋ・Log I)
を利用し、図７のａに示す如く、アナログ的にトランジ
スタの Log AMPを構成し、其の出力 Vout(I)が、入力信
号Vin を対数化した Log（Vin/Rin)に比例する Log(I)
に比例して得られる様にして，アナログ信号入力の広い
ダイナミックレンジを Log特性で圧縮した後、与えられ
た A/D変換器へ送出し A/D変換する方法であった。
【０００３】
【発明が解決しようとする課題】上記２つの従来例の其
の１，其の２は何れも、与えられたA/D 変換器のビット
数が必要なものより小さな場合に其の A/D変換器の前段
に付加され，入力の小信号は其の出力を拡大し, 大信号
は出力を圧縮する対数増幅器(Log AMP)の特性を持つ処
理回路を、アナログ回路により構成して、アナログ信号
入力のダイナミックレンジを拡げていたので、其の拡げ
られた入力に対する圧縮した Log出力を A/D変換する事
で必要なビット数が減り、与えられたビット数の小さな
A/D変換器の使用を可能としていたが、入力レベルが変
化するアナログ信号を正確に A/D変換することは困難で
あるという問題があった。何故ならば、従来例の其の１
は、各AMP の直線増幅の領域から飽和領域に入る部分が
非線形で不確定であり、従来例の其の２は、ダイオード
接合の電流I と印加電圧V の指数特性のバラツキや其の
温度特性により、トランジスタ Log AMPの出力 Vout(I)
が不確定であったからである。一般に、必要な A/D変換
器を或る条件（機器の発注者の認定部品の中から選定し
なければならない等の条件）下で選定する時などに、高
分解能の A/D変換器が無く、やむを得ずビット数の少な
い A/D変換器を与えられて使用しなければならない場合
がある。本発明の目的は、A/D 変換のビット数が少ない
が許容される与えられた A/D変換器に、別の処理回路を
付加する事により，等価的にビット数の大きい高分解能
のＡ／Ｄ変換器とする処理回路と、更に此の高分解能化
したＡ／Ｄ変換器の出力データのビット数を減らして圧
縮する方法も提供しようとするものである。
の１，其の２は何れも、与えられたA/D 変換器のビット
数が必要なものより小さな場合に其の A/D変換器の前段
に付加され，入力の小信号は其の出力を拡大し, 大信号
は出力を圧縮する対数増幅器(Log AMP)の特性を持つ処
理回路を、アナログ回路により構成して、アナログ信号
入力のダイナミックレンジを拡げていたので、其の拡げ
られた入力に対する圧縮した Log出力を A/D変換する事
で必要なビット数が減り、与えられたビット数の小さな
A/D変換器の使用を可能としていたが、入力レベルが変
化するアナログ信号を正確に A/D変換することは困難で
あるという問題があった。何故ならば、従来例の其の１
は、各AMP の直線増幅の領域から飽和領域に入る部分が
非線形で不確定であり、従来例の其の２は、ダイオード
接合の電流I と印加電圧V の指数特性のバラツキや其の
温度特性により、トランジスタ Log AMPの出力 Vout(I)
が不確定であったからである。一般に、必要な A/D変換
器を或る条件（機器の発注者の認定部品の中から選定し
なければならない等の条件）下で選定する時などに、高
分解能の A/D変換器が無く、やむを得ずビット数の少な
い A/D変換器を与えられて使用しなければならない場合
がある。本発明の目的は、A/D 変換のビット数が少ない
が許容される与えられた A/D変換器に、別の処理回路を
付加する事により，等価的にビット数の大きい高分解能
のＡ／Ｄ変換器とする処理回路と、更に此の高分解能化
したＡ／Ｄ変換器の出力データのビット数を減らして圧
縮する方法も提供しようとするものである。
【０００４】
【課題を解決するための手段】先ず一般には、与えられ
た A/D変換器の１個のみを用いて其の固有の分解能の変
換ビット数を拡張し, より大きな振幅の入力信号を A/D
変換できる高分解能のＡ／Ｄ変換器とする回路構成は見
当たらない。よって、必ず同じ A/D変換器を２個以上用
いる。先ず、前記の与えられた A/D変換器に付加する処
理回路の動作を確実にする目的のための本発明の請求項
１の基本的構成は、図１の原理図を参照し、入力信号IN
に対し並列に同じ n個の A/D変換器[(1),(2)─(n)]と、
該 n個のA/D変換器の各前段に入力信号INを夫々 20,21
─ 2n-1 倍するアンプ[(11),(12)─(1n)] と、該 n個の
A/D変換器の後段に各 A/D変換器[(1),(2)─(n)]の出力
データと其のオーバフロービットとを合成するディジタ
ル合成器(100)とを具え、入力信号INの振幅が所定の値
より 2n 倍大きくなって該 n個の A/D変換器の中の或る
変換器(n) の出力データが飽和しオーバーフロービット
を送出した時に、前記ディジタル合成器(100) が、未だ
其の出力が飽和していない変換器(1〜n-1)の出力データ
の何れか１つに、オーバーフローコードビットを付加
し、与えられたA/D変換器の固有のビット数よりも大き
なビット数のディジタル出力として送出するように構成
する。
た A/D変換器の１個のみを用いて其の固有の分解能の変
換ビット数を拡張し, より大きな振幅の入力信号を A/D
変換できる高分解能のＡ／Ｄ変換器とする回路構成は見
当たらない。よって、必ず同じ A/D変換器を２個以上用
いる。先ず、前記の与えられた A/D変換器に付加する処
理回路の動作を確実にする目的のための本発明の請求項
１の基本的構成は、図１の原理図を参照し、入力信号IN
に対し並列に同じ n個の A/D変換器[(1),(2)─(n)]と、
該 n個のA/D変換器の各前段に入力信号INを夫々 20,21
─ 2n-1 倍するアンプ[(11),(12)─(1n)] と、該 n個の
A/D変換器の後段に各 A/D変換器[(1),(2)─(n)]の出力
データと其のオーバフロービットとを合成するディジタ
ル合成器(100)とを具え、入力信号INの振幅が所定の値
より 2n 倍大きくなって該 n個の A/D変換器の中の或る
変換器(n) の出力データが飽和しオーバーフロービット
を送出した時に、前記ディジタル合成器(100) が、未だ
其の出力が飽和していない変換器(1〜n-1)の出力データ
の何れか１つに、オーバーフローコードビットを付加
し、与えられたA/D変換器の固有のビット数よりも大き
なビット数のディジタル出力として送出するように構成
する。
【０００５】然し、この請求項１の構成は、使用するＡ
／Ｄ変換器の個数n が多いので、其のＡ／Ｄ変換器の数
n を少なくし２個(21,22) のみで済む事を目的とした本
発明の請求項２の基本的構成は、図２の原理図を参照
し、入力のアナログ信号(IN)レベルの全変化範囲を, 与
えられた A/D変換器(21)の固有のビット数N (2N =212)
以下の任意ビット数n (2n =23=8)の狭い連続した小範囲
に分割し該小範囲を単位とし入力信号(VIN)をレベルに
応じて粗く A/D変換する低分解能化した A/D変換器(22)
と、其の粗く A/D変換する為に分割した複数(2n =23)の
小範囲のウインドウ比較器(23)のディジタル出力を各小
範囲毎に D/A変換(24)したアナログ信号をオフセット電
圧とし, 次に入力するアナログ信号(IN)から引算(25)し
差分（ΔA) を取り出し, 該差分を固有のビット数N (2
N =212) のデータに精密に A/D変換する A/D変換器(21)
とを具え、該 A/D変換器(21)の出力の小範囲毎に一定複
数(2 12)のデータ（ΔD )を任意複数(23)の小範囲に亘っ
て合成(26)することにより、与えられた A/D変換器(21)
の固有のビット数(2N =212)を上回るビット数( 2N+n =2
15) の高分解能で入力信号の全変化範囲に対応させるよ
うに構成する。
／Ｄ変換器の個数n が多いので、其のＡ／Ｄ変換器の数
n を少なくし２個(21,22) のみで済む事を目的とした本
発明の請求項２の基本的構成は、図２の原理図を参照
し、入力のアナログ信号(IN)レベルの全変化範囲を, 与
えられた A/D変換器(21)の固有のビット数N (2N =212)
以下の任意ビット数n (2n =23=8)の狭い連続した小範囲
に分割し該小範囲を単位とし入力信号(VIN)をレベルに
応じて粗く A/D変換する低分解能化した A/D変換器(22)
と、其の粗く A/D変換する為に分割した複数(2n =23)の
小範囲のウインドウ比較器(23)のディジタル出力を各小
範囲毎に D/A変換(24)したアナログ信号をオフセット電
圧とし, 次に入力するアナログ信号(IN)から引算(25)し
差分（ΔA) を取り出し, 該差分を固有のビット数N (2
N =212) のデータに精密に A/D変換する A/D変換器(21)
とを具え、該 A/D変換器(21)の出力の小範囲毎に一定複
数(2 12)のデータ（ΔD )を任意複数(23)の小範囲に亘っ
て合成(26)することにより、与えられた A/D変換器(21)
の固有のビット数(2N =212)を上回るビット数( 2N+n =2
15) の高分解能で入力信号の全変化範囲に対応させるよ
うに構成する。
【０００６】請求項３は、請求項２における与えられた
（12ビット）の A/D変換器を低分解能化（３ビット）し
た A/D変換器(22)の出力データと、同じ与えられた A/D
変換器(21,22)の２個により等価的に高分解能化（15ビ
ット）した出力データを、スイッチSWで切り替えて、何
れか一方を出力データする構成とする。この請求項２，
３の構成で使用される A/D変換器の数は２個である。
（12ビット）の A/D変換器を低分解能化（３ビット）し
た A/D変換器(22)の出力データと、同じ与えられた A/D
変換器(21,22)の２個により等価的に高分解能化（15ビ
ット）した出力データを、スイッチSWで切り替えて、何
れか一方を出力データする構成とする。この請求項２，
３の構成で使用される A/D変換器の数は２個である。
【０００７】次に、本発明の請求項４の基本的構成は、
使用する A/D変換器の個数２を更に減らして１個とする
事を目的としたもので、図４の原理図に示す如く、該入
力のアナログ信号(VIN) を一定ビット数(2N =212) の出
力データに変換する与えられた A/D変換器(31)と、其の
出力の一定ビット数(2N =212) のデータを, 或る程度狭
い連続した任意複数(2n =23)の小範囲に分割し各小範囲
毎の出力データとするマルチウィンドウ・コンパレータ
(33)と、其の小範囲毎の出力データをアナログ信号に変
換する D/A変換器(34)と、其の出力のアナログ信号をオ
フセット電圧とし次に入力するアナログ信号(IN)から引
算する引算器(30)とを具え、該先に入力信号(VIN) を A
/D変化し D/A変換したアナログ出力を、次の入力信号(I
N)のサンプル出力をA/D変換する時までに該引算器(30)
へフィードバックして差分（ΔA )を取り出し、該差分
を前記 A/D変換器(31)で再び A/D変換する事を繰り返し
て該複数(212) の出力データ（ΔD )を該小範囲の全数
(23)に亘って合成(36)することにより、該 A/D変換器(3
1)の固有のビット数(2N =212) を上回るビット数( 2
N+n =215)の高分解能のＡ／Ｄ変換器として入力信号の
全変化範囲に対応させるように構成する。
使用する A/D変換器の個数２を更に減らして１個とする
事を目的としたもので、図４の原理図に示す如く、該入
力のアナログ信号(VIN) を一定ビット数(2N =212) の出
力データに変換する与えられた A/D変換器(31)と、其の
出力の一定ビット数(2N =212) のデータを, 或る程度狭
い連続した任意複数(2n =23)の小範囲に分割し各小範囲
毎の出力データとするマルチウィンドウ・コンパレータ
(33)と、其の小範囲毎の出力データをアナログ信号に変
換する D/A変換器(34)と、其の出力のアナログ信号をオ
フセット電圧とし次に入力するアナログ信号(IN)から引
算する引算器(30)とを具え、該先に入力信号(VIN) を A
/D変化し D/A変換したアナログ出力を、次の入力信号(I
N)のサンプル出力をA/D変換する時までに該引算器(30)
へフィードバックして差分（ΔA )を取り出し、該差分
を前記 A/D変換器(31)で再び A/D変換する事を繰り返し
て該複数(212) の出力データ（ΔD )を該小範囲の全数
(23)に亘って合成(36)することにより、該 A/D変換器(3
1)の固有のビット数(2N =212) を上回るビット数( 2
N+n =215)の高分解能のＡ／Ｄ変換器として入力信号の
全変化範囲に対応させるように構成する。
【０００８】次に、本発明の請求項５は、高分解能化さ
れたＡ／Ｄ変換器の出力データのビット数を少なくし送
出するデータのビット数を成るべく少なくするデータ圧
縮を目的としたものであり、前記請求項２又は請求項４
のＡ／Ｄ変換器の高分解能化方法にて、入力信号(IN)を
与えられた A/D変換器(21)の固有のビット数を拡張して
高分解能で A/D変換する場合に、入力信号(IN)が其の直
流成分が大きく変化成分が小さくて A/D変換の各サンプ
リング毎の出力データに大きな変化が無い時は、該入力
信号(IN)の全変化範囲を、低分解能化の A/D変換器(22)
が粗く A/D変換する際に分割した任意複数(2n =23)の小
領域の中の該当領域の出力データについて、現在の入力
信号(IN)と１サンプル前の入力信号(VIN)との差分（Δ
A )を取り出し精密に A/D変換する A/D変換器(21)が、
通常のサンプル周期より大きい時間で少ない回数だけ,
出力データの上位データ(2n =23)の変化データとして其
の変化時に送出するように構成する。
れたＡ／Ｄ変換器の出力データのビット数を少なくし送
出するデータのビット数を成るべく少なくするデータ圧
縮を目的としたものであり、前記請求項２又は請求項４
のＡ／Ｄ変換器の高分解能化方法にて、入力信号(IN)を
与えられた A/D変換器(21)の固有のビット数を拡張して
高分解能で A/D変換する場合に、入力信号(IN)が其の直
流成分が大きく変化成分が小さくて A/D変換の各サンプ
リング毎の出力データに大きな変化が無い時は、該入力
信号(IN)の全変化範囲を、低分解能化の A/D変換器(22)
が粗く A/D変換する際に分割した任意複数(2n =23)の小
領域の中の該当領域の出力データについて、現在の入力
信号(IN)と１サンプル前の入力信号(VIN)との差分（Δ
A )を取り出し精密に A/D変換する A/D変換器(21)が、
通常のサンプル周期より大きい時間で少ない回数だけ,
出力データの上位データ(2n =23)の変化データとして其
の変化時に送出するように構成する。
【０００９】
【作用】本発明の請求項１の構成（図１）では、与えら
れた一定ビット数の A/D変換器の同じ n個の A/D変換器
(1),(2) ─(n)を, 入力信号INに対して並列に有し、各
々の前段に入力信号INを各20,21─ 2n-1 倍するアンプ
(11),(12) ─(1n)を持ち、各後段に前記 n個の A/D変換
器 (1),(2)─(n) の各出力データをディジタル的に合成
する（論理加算する）ディジタル合成器(100) を持って
いて、通常は入力の一定振幅（例えば１v)の入力信号を
各アンプで 20,21─ 2n-1 倍したのち A/D変換して各出
力データ( 例えば12ビット)の１つをディジタル出力と
しているが、該通常の振幅(1v)より 2n-1 倍（例えば21
=2倍) 大きい振幅（２v)迄の入力信号を A/D変換でき
る, 等価的に（1 ビット) 大きなビット数(13 ビット)
の高分解能のＡ／Ｄ変換器として動作する場合は、入力
信号の振幅が通常値より 2n-1倍だけ大きくなって該 n
個の A/D変換器(1),(2)─(n) の中の A/D変換器(n) の
出力データが飽和して其の全ビットが１となり、オーバ
ーフロービットを送出した時に、前記ディジタル合成器
(100) が、未だ其の出力データが飽和していないA/D変
換器(1〜n-1)の出力データの何れか１つに、オーバーフ
ローコードビットを付加した各 A/D変換器の固有ビット
数(12 ビット)よりも大きいビット数（１ビットだけ大
きい 13 ビット) のデータを、そのディジタル出力とす
る。
れた一定ビット数の A/D変換器の同じ n個の A/D変換器
(1),(2) ─(n)を, 入力信号INに対して並列に有し、各
々の前段に入力信号INを各20,21─ 2n-1 倍するアンプ
(11),(12) ─(1n)を持ち、各後段に前記 n個の A/D変換
器 (1),(2)─(n) の各出力データをディジタル的に合成
する（論理加算する）ディジタル合成器(100) を持って
いて、通常は入力の一定振幅（例えば１v)の入力信号を
各アンプで 20,21─ 2n-1 倍したのち A/D変換して各出
力データ( 例えば12ビット)の１つをディジタル出力と
しているが、該通常の振幅(1v)より 2n-1 倍（例えば21
=2倍) 大きい振幅（２v)迄の入力信号を A/D変換でき
る, 等価的に（1 ビット) 大きなビット数(13 ビット)
の高分解能のＡ／Ｄ変換器として動作する場合は、入力
信号の振幅が通常値より 2n-1倍だけ大きくなって該 n
個の A/D変換器(1),(2)─(n) の中の A/D変換器(n) の
出力データが飽和して其の全ビットが１となり、オーバ
ーフロービットを送出した時に、前記ディジタル合成器
(100) が、未だ其の出力データが飽和していないA/D変
換器(1〜n-1)の出力データの何れか１つに、オーバーフ
ローコードビットを付加した各 A/D変換器の固有ビット
数(12 ビット)よりも大きいビット数（１ビットだけ大
きい 13 ビット) のデータを、そのディジタル出力とす
る。
【００１０】次に、本発明の請求項２の構成（図２）で
は、入力のアナログ信号INのレベル変化は、１回のサン
プリングで、与えられて使用するA/D 変換器21,22の分
解能の一定ビット数 2N （例えばN=12ビット) を越えな
いことが正常動作の条件であるが、通常時のセンサ等か
らの入力信号の例えばビデオ信号等は、連続的な電気信
号であり、一般には、１回のサンプリングの間で大きな
変化が無いので、1 サンプリング周期を適当な数に分割
した短時間で使用する A/D変換器としては、入力の全変
化範囲を適当に分割した狭い入力範囲で高速動作可能な
低分解能化された例えば３ビットの A/D変換器22で済
む。故に、入力信号レベルの全範囲を、任意の適当な複
数2 n ( ３ビットで 23= 8) に分割して狭く定められた
許容入力の小範囲を単位として粗くA/D 変換するのに,
与えられたビット数 2N （例えばN=12ビット) のA/D 変
換器22を使用出来るし、各小範囲内を精密にA/D 変換す
るのに其の（N=12ビットの) A/D 変換器21をそのまま使
用することが出来る。
は、入力のアナログ信号INのレベル変化は、１回のサン
プリングで、与えられて使用するA/D 変換器21,22の分
解能の一定ビット数 2N （例えばN=12ビット) を越えな
いことが正常動作の条件であるが、通常時のセンサ等か
らの入力信号の例えばビデオ信号等は、連続的な電気信
号であり、一般には、１回のサンプリングの間で大きな
変化が無いので、1 サンプリング周期を適当な数に分割
した短時間で使用する A/D変換器としては、入力の全変
化範囲を適当に分割した狭い入力範囲で高速動作可能な
低分解能化された例えば３ビットの A/D変換器22で済
む。故に、入力信号レベルの全範囲を、任意の適当な複
数2 n ( ３ビットで 23= 8) に分割して狭く定められた
許容入力の小範囲を単位として粗くA/D 変換するのに,
与えられたビット数 2N （例えばN=12ビット) のA/D 変
換器22を使用出来るし、各小範囲内を精密にA/D 変換す
るのに其の（N=12ビットの) A/D 変換器21をそのまま使
用することが出来る。
【００１１】請求項３では、前記の請求項２の低分解能
化された A/D変換器22の小範囲を単位とした2 n 個の粗
い出力データと、該 A/D変換器22の出力の各小範囲のデ
ータを更に精密にA/D 変換するA/D 変換器21の出力の2
N 個のデータを2 n 個の小範囲の全範囲に亘って合成し
た2 N+n 個の高分解能化された出力データとを、必要に
応じて、スイッチSWにより切り替えて使用することが出
来る。
化された A/D変換器22の小範囲を単位とした2 n 個の粗
い出力データと、該 A/D変換器22の出力の各小範囲のデ
ータを更に精密にA/D 変換するA/D 変換器21の出力の2
N 個のデータを2 n 個の小範囲の全範囲に亘って合成し
た2 N+n 個の高分解能化された出力データとを、必要に
応じて、スイッチSWにより切り替えて使用することが出
来る。
【００１２】また、請求項４の構成（図４）では、請求
項２が入力信号INの入力レベルの全範囲を2 n 個の小範
囲に分けて A/D変換したのに対し、一旦入力信号INを N
ビットの A/D変換器31で A/D変換した 2N 個の出力デー
タを、2 n 個の小範囲に分けて、該小範囲毎に, オーバ
ーフローやアンダーフローの発生をマルチウインドウ・
コンパレータ33にて監視し、A/D変換器31での、次のサ
ンプルΔA の A/D変換では其の基準値のオフセット電圧
Vcn を変化させることで、オーバーフローやアンダーフ
ローが発生しない様にした後、A/D 変換器21の出力の2
N 個のデータを、データ合成器32にて、2 n 個の小範囲
の全範囲に亘って合成して、2 N+n 個の高分解能化され
た出力データを得ている。
項２が入力信号INの入力レベルの全範囲を2 n 個の小範
囲に分けて A/D変換したのに対し、一旦入力信号INを N
ビットの A/D変換器31で A/D変換した 2N 個の出力デー
タを、2 n 個の小範囲に分けて、該小範囲毎に, オーバ
ーフローやアンダーフローの発生をマルチウインドウ・
コンパレータ33にて監視し、A/D変換器31での、次のサ
ンプルΔA の A/D変換では其の基準値のオフセット電圧
Vcn を変化させることで、オーバーフローやアンダーフ
ローが発生しない様にした後、A/D 変換器21の出力の2
N 個のデータを、データ合成器32にて、2 n 個の小範囲
の全範囲に亘って合成して、2 N+n 個の高分解能化され
た出力データを得ている。
【００１３】また、請求項５の動作は、後記の実施例の
欄で図５の動作説明図を用いて詳述するが、一般に入力
信号INの、例えばセンサからの画像信号入力は、各サン
プリング毎に A/D変換した A/D変換器の出力データには
大きな変化が無く、また、低速で大信号の直流成分と，
高速で小信号の交流成分とから成るので、 A/D変換器の
出力としては、主として高速で小信号を A/D変換した出
力データを送出し、低速で大信号は、其の変化時のみに
送出するようにして、出力データのビット数を圧縮して
送出することが出来る。
欄で図５の動作説明図を用いて詳述するが、一般に入力
信号INの、例えばセンサからの画像信号入力は、各サン
プリング毎に A/D変換した A/D変換器の出力データには
大きな変化が無く、また、低速で大信号の直流成分と，
高速で小信号の交流成分とから成るので、 A/D変換器の
出力としては、主として高速で小信号を A/D変換した出
力データを送出し、低速で大信号は、其の変化時のみに
送出するようにして、出力データのビット数を圧縮して
送出することが出来る。
【００１４】従って、本発明によって、与えられた普通
級のA/D変換器を高分解能化したＡ／Ｄ変換器、又は高
い圧縮比のデータ圧縮器、或いは其の両方を兼ね備えた
信号処理回路を実現できることになる。
級のA/D変換器を高分解能化したＡ／Ｄ変換器、又は高
い圧縮比のデータ圧縮器、或いは其の両方を兼ね備えた
信号処理回路を実現できることになる。
【００１５】
【実施例】図１のａの本発明の請求項１の原理図は、そ
のまま其の一般的な実施例の構成を示す。入力信号INに
対して、一定ビット数 2N の N= 3 ビットの A/D変換器
の同じ n=3個の A/D(1),(2),(3) を並列に具え、通常は
一定振幅の、例えば１v 弱の入力信号INを, 3 個の各ア
ンプ(11),(12),(13)が夫々 20,21,22 倍だけ直線的に増
幅し各出力 1v,2v,4v 弱を得て, 各 A/D変換器A/D(1),A
/D(2),A/D(3)が其の出力 1v,2v,4v 弱を入力とし A/D変
換して、夫々３ビットのデータ001,010,100を出力し、
ディジタル合成器100 の論理加算器が其の１出力を送出
する。つまり、其の３ビットの出力データの何れか１つ
のをディジタル出力として送出する。A/D変換器(1)は、
アンプ(11)が入力IN 1v を2n-1 倍で n=1の場合の20=1
倍の１v を入力電圧とし,次の A/D変換器(2)では、アン
プ(12)が入力IN 1v を2n- 1 倍で n=2の場合の21=2倍の
２v を入力電圧とし, A/D変換器(3)では、アンプ(13)が
入力IN 1v を2n-1 倍でn=3 の場合の22=4倍の４v を入
力電圧とし，それぞれ A/D変換して固有の３ビットより
等価的に２ビット多い５ビットの高分解能のＡ／Ｄ変換
器とする。しかし，この場合、各 A/D変換器の飽和許容
入力電圧を1.75 v とすると、３個の A/D変換器(1),
(2),(3) の各前段のアンプ(11)(12)(13)は入力信号INの
振幅１v 弱を 20,21,22 倍するので、最高次アンプ(13)
の 22 倍の出力は４v 弱となり、前段アンプ(12)の 21
倍の出力も２v 弱となって、この出力をA/D 変換器(2),
(3) が A/D変換すると、何れも許容入力電圧 1.75 vを
超えているので、其の変換出力の３ビットの出力データ
は、飽和して３ビット全部が１の111 となるが、A/D 変
換器(1) は出力データ001 を出力することが出来る。し
かしこの時、A/D変換器(2),(3) は共に、1 ビットのオ
ーバーフロービットを出力する。そして、ディジタル合
成器100 は、未だ其の出力が飽和していない A/D変換器
(1)の出力のN=３ビットの出力データ001 に、最高次n
から未飽和分の1 を引いた値(n−１）にて, n=3 のオー
バーフロービットの２ビットを付加して、合計 N＋(n−
１）＝５ビットの出力データ(11 と001)を出力する。こ
の５ビットの出力データは、固有のビット数3 にオーバ
ーフロービットの２ビットを加えて等価的に５ビットの
高分解能のＡ／Ｄ変換器とした場合の出力データのビッ
ト数となる。この入力が１v の場合、3 個の各アンプ(1
1),(12),(13)が夫々20,21,22 倍だけ直線的に増幅し各
出力 1v,2v,4v を得ているのに対し、図示しないが、3
個の各アンプ(11),(12),(13)が夫々 40,41,42 倍と一般
には 22m倍(m は 1かより大の整数))のステップで大き
くなる利得で増幅し各出力 1v,4v,16vを得るようにする
ことで、並列の A/D変換器の系を少なくし、又オーバー
フロービットを少なくして、出力データのビット数を圧
縮する事が出来、ハードウェアとしての A/D変換器の数
を少なくすることが出来る。
のまま其の一般的な実施例の構成を示す。入力信号INに
対して、一定ビット数 2N の N= 3 ビットの A/D変換器
の同じ n=3個の A/D(1),(2),(3) を並列に具え、通常は
一定振幅の、例えば１v 弱の入力信号INを, 3 個の各ア
ンプ(11),(12),(13)が夫々 20,21,22 倍だけ直線的に増
幅し各出力 1v,2v,4v 弱を得て, 各 A/D変換器A/D(1),A
/D(2),A/D(3)が其の出力 1v,2v,4v 弱を入力とし A/D変
換して、夫々３ビットのデータ001,010,100を出力し、
ディジタル合成器100 の論理加算器が其の１出力を送出
する。つまり、其の３ビットの出力データの何れか１つ
のをディジタル出力として送出する。A/D変換器(1)は、
アンプ(11)が入力IN 1v を2n-1 倍で n=1の場合の20=1
倍の１v を入力電圧とし,次の A/D変換器(2)では、アン
プ(12)が入力IN 1v を2n- 1 倍で n=2の場合の21=2倍の
２v を入力電圧とし, A/D変換器(3)では、アンプ(13)が
入力IN 1v を2n-1 倍でn=3 の場合の22=4倍の４v を入
力電圧とし，それぞれ A/D変換して固有の３ビットより
等価的に２ビット多い５ビットの高分解能のＡ／Ｄ変換
器とする。しかし，この場合、各 A/D変換器の飽和許容
入力電圧を1.75 v とすると、３個の A/D変換器(1),
(2),(3) の各前段のアンプ(11)(12)(13)は入力信号INの
振幅１v 弱を 20,21,22 倍するので、最高次アンプ(13)
の 22 倍の出力は４v 弱となり、前段アンプ(12)の 21
倍の出力も２v 弱となって、この出力をA/D 変換器(2),
(3) が A/D変換すると、何れも許容入力電圧 1.75 vを
超えているので、其の変換出力の３ビットの出力データ
は、飽和して３ビット全部が１の111 となるが、A/D 変
換器(1) は出力データ001 を出力することが出来る。し
かしこの時、A/D変換器(2),(3) は共に、1 ビットのオ
ーバーフロービットを出力する。そして、ディジタル合
成器100 は、未だ其の出力が飽和していない A/D変換器
(1)の出力のN=３ビットの出力データ001 に、最高次n
から未飽和分の1 を引いた値(n−１）にて, n=3 のオー
バーフロービットの２ビットを付加して、合計 N＋(n−
１）＝５ビットの出力データ(11 と001)を出力する。こ
の５ビットの出力データは、固有のビット数3 にオーバ
ーフロービットの２ビットを加えて等価的に５ビットの
高分解能のＡ／Ｄ変換器とした場合の出力データのビッ
ト数となる。この入力が１v の場合、3 個の各アンプ(1
1),(12),(13)が夫々20,21,22 倍だけ直線的に増幅し各
出力 1v,2v,4v を得ているのに対し、図示しないが、3
個の各アンプ(11),(12),(13)が夫々 40,41,42 倍と一般
には 22m倍(m は 1かより大の整数))のステップで大き
くなる利得で増幅し各出力 1v,4v,16vを得るようにする
ことで、並列の A/D変換器の系を少なくし、又オーバー
フロービットを少なくして、出力データのビット数を圧
縮する事が出来、ハードウェアとしての A/D変換器の数
を少なくすることが出来る。
【００１６】次に図２の本発明の請求項２の原理図は、
そのまま其の実施例の構成を示し、与えられた A/D変換
器21,22の２個を使用した非帰還方式の高分解能のＡ／
Ｄ変換器の回路構成を示す。図３は其の実施例の動作説
明図である。この実施例は、振幅が変化するアナログ入
力信号INの全部の変化範囲を、与えられた A/D変換器22
の固有のビット数(2 NでN =12 の12ビット）より少ない
任意ビット数（2 n でｎ=3の３ビット）の複数(2 n =23
=8)の小範囲(R0 〜R7) に分割して各小範囲の中心(C0
〜C7) に与えられた比較判断用のオフセット電圧(0V,Vc
1 〜Vc7)を基準値として粗く A/D変換する低分解能化し
た A/D変換器22と、該低分解能の A/D変換器22の出力デ
ータを, 其の複数(2n =23=8)の小範囲(R0 〜R7) に分け
て,もう１つの与えられた A/D変換器21が各小範囲毎の
入力の A/D変換が可能なようにするウインドウ選択器23
と、該ウインドウ選択器23の出力を, アナログ信号に変
換する D/A変換器24と、該 D/A変換器24の各小範囲毎の
出力のアナログ信号をオフセット電圧(0v,Vc1〜Vc7)と
し前記A/D変換器22と同じ時間に入力信号INをサンプル
ホールドするサンプリングホールド(S/H) 回路27の出力
(Vi)との差分（ΔA) をとる引算器25と、其の出力の差
分（ΔA ) の振幅を, 固有の12ビットのデータに精密に
A/D変換する A/D変換器21と、其の変換出力の各小範囲
毎の212 個の出力データ（ΔD ) を前記ウインドウ選択
器23 からの各範囲指定信号により複数 23=8 の小範囲
(R0 〜R7) の全部に亘って加算するデータ合成器26とか
ら構成され、該データ合成器26の出力を、其のディジタ
ル出力信号(OUT) とする高分解能（ 3+12=15ビット）化
されたＡ／Ｄ変換器としている。
そのまま其の実施例の構成を示し、与えられた A/D変換
器21,22の２個を使用した非帰還方式の高分解能のＡ／
Ｄ変換器の回路構成を示す。図３は其の実施例の動作説
明図である。この実施例は、振幅が変化するアナログ入
力信号INの全部の変化範囲を、与えられた A/D変換器22
の固有のビット数(2 NでN =12 の12ビット）より少ない
任意ビット数（2 n でｎ=3の３ビット）の複数(2 n =23
=8)の小範囲(R0 〜R7) に分割して各小範囲の中心(C0
〜C7) に与えられた比較判断用のオフセット電圧(0V,Vc
1 〜Vc7)を基準値として粗く A/D変換する低分解能化し
た A/D変換器22と、該低分解能の A/D変換器22の出力デ
ータを, 其の複数(2n =23=8)の小範囲(R0 〜R7) に分け
て,もう１つの与えられた A/D変換器21が各小範囲毎の
入力の A/D変換が可能なようにするウインドウ選択器23
と、該ウインドウ選択器23の出力を, アナログ信号に変
換する D/A変換器24と、該 D/A変換器24の各小範囲毎の
出力のアナログ信号をオフセット電圧(0v,Vc1〜Vc7)と
し前記A/D変換器22と同じ時間に入力信号INをサンプル
ホールドするサンプリングホールド(S/H) 回路27の出力
(Vi)との差分（ΔA) をとる引算器25と、其の出力の差
分（ΔA ) の振幅を, 固有の12ビットのデータに精密に
A/D変換する A/D変換器21と、其の変換出力の各小範囲
毎の212 個の出力データ（ΔD ) を前記ウインドウ選択
器23 からの各範囲指定信号により複数 23=8 の小範囲
(R0 〜R7) の全部に亘って加算するデータ合成器26とか
ら構成され、該データ合成器26の出力を、其のディジタ
ル出力信号(OUT) とする高分解能（ 3+12=15ビット）化
されたＡ／Ｄ変換器としている。
【００１７】なお、上記の図２の構成では、 A/D変換器
21とA/D変換器22の２個のハードウェアを必要としてい
るが、この２個の A/D変換器21,22 の動作は同じ時間で
はなく、先ずA/D変換器22が動作した後に、A/D変換器21
が動作するそれ等の動作をサンプル周期で繰り返すの
で、特に図示しないが、この２個の A/D変換器21,22
は、其の入出力を高速で切替えてそれぞれのデータを１
個の A/D変換器で A/D変換し，その出力を次に処理する
時間だけ保持するメモリを設ければ、ハードウェアとし
ての A/D変換器を、１個とすることが可能となる。
21とA/D変換器22の２個のハードウェアを必要としてい
るが、この２個の A/D変換器21,22 の動作は同じ時間で
はなく、先ずA/D変換器22が動作した後に、A/D変換器21
が動作するそれ等の動作をサンプル周期で繰り返すの
で、特に図示しないが、この２個の A/D変換器21,22
は、其の入出力を高速で切替えてそれぞれのデータを１
個の A/D変換器で A/D変換し，その出力を次に処理する
時間だけ保持するメモリを設ければ、ハードウェアとし
ての A/D変換器を、１個とすることが可能となる。
【００１８】図３のａは、与えられた A/D変換器21が入
力信号INの全変化範囲を12ビットのデータにA/D変換す
る動作を示し、既に入力信号INのレベルを粗く A/D変換
する様に低分解能化された１つの A/D変換器22が、其の
複数 23=8 に分割した８個の小領域R0〜R7のウィンドウ
r0〜r7で A/D変換の動作をするウィンドウの配置と其の
中心C0〜C7の各３ビット値(000〜111)との関係を示す。
図３のｂは、各ウィンドウの中心C0〜C7が入力レベルの
変化により移動する様態と各ウィンドウでの入力レベル
判断用のオフセット電圧V Rの全判断領域R を示す。図3
のｃは、入力レベルが 0V から鋸歯状に上昇する入力
信号INに対し、8 個の各小領域での判断用にウィンドウ
の各中心C0〜C7に与えるオフセット電圧Vcn の値0V,Vc1
〜Vc7 を縦軸に示し、それと同時に入力信号INを各ウィ
ンドウr0〜r7を単位とし粗く A/D変換する低分解能化の
A/D変換器22から得られたもので階段状に変化する出力
データを実線で示す。また、各ウィンドウ内のアナログ
入力信号INと１サンプル前の入力信号V INとの差分ΔA
を取り出し、固有のビット数の12ビットのデータに精密
に A/D変換する A/D変換器21の出力データΔD を前記低
分解能化の A/D変換器22のウィンドウ数8 だけ合成する
データ合成器26で合成した出力データ（高分解能化され
た A/D変換器の出力）を、鋸歯状に上昇する点線で示
す。
力信号INの全変化範囲を12ビットのデータにA/D変換す
る動作を示し、既に入力信号INのレベルを粗く A/D変換
する様に低分解能化された１つの A/D変換器22が、其の
複数 23=8 に分割した８個の小領域R0〜R7のウィンドウ
r0〜r7で A/D変換の動作をするウィンドウの配置と其の
中心C0〜C7の各３ビット値(000〜111)との関係を示す。
図３のｂは、各ウィンドウの中心C0〜C7が入力レベルの
変化により移動する様態と各ウィンドウでの入力レベル
判断用のオフセット電圧V Rの全判断領域R を示す。図3
のｃは、入力レベルが 0V から鋸歯状に上昇する入力
信号INに対し、8 個の各小領域での判断用にウィンドウ
の各中心C0〜C7に与えるオフセット電圧Vcn の値0V,Vc1
〜Vc7 を縦軸に示し、それと同時に入力信号INを各ウィ
ンドウr0〜r7を単位とし粗く A/D変換する低分解能化の
A/D変換器22から得られたもので階段状に変化する出力
データを実線で示す。また、各ウィンドウ内のアナログ
入力信号INと１サンプル前の入力信号V INとの差分ΔA
を取り出し、固有のビット数の12ビットのデータに精密
に A/D変換する A/D変換器21の出力データΔD を前記低
分解能化の A/D変換器22のウィンドウ数8 だけ合成する
データ合成器26で合成した出力データ（高分解能化され
た A/D変換器の出力）を、鋸歯状に上昇する点線で示
す。
【００１９】本発明の請求項３の実施例は、図２にて、
与えられた12ビットの A/D変換器22を低分解能化してA/
D変換した３ビットの低分解能の出力データと、其のA/D
変換器22の３ビットの出力データともう一つの与えられ
た12ビットの A/D変換器21の出力データとをデータ合成
器26で合成した15ビットの合成出力として高分解能化し
たＡ／Ｄ変換器の高分解能の出力データとを、出力スイ
ッチSWにて切り替えて何れか一方を出力するように構成
している。
与えられた12ビットの A/D変換器22を低分解能化してA/
D変換した３ビットの低分解能の出力データと、其のA/D
変換器22の３ビットの出力データともう一つの与えられ
た12ビットの A/D変換器21の出力データとをデータ合成
器26で合成した15ビットの合成出力として高分解能化し
たＡ／Ｄ変換器の高分解能の出力データとを、出力スイ
ッチSWにて切り替えて何れか一方を出力するように構成
している。
【００２０】次に本発明の請求項４，５の図４の原理図
は、そのまま其の実施例の構成図であり、与えられた A
/D変換器31の１個を使用した帰還方式の高分解能のＡ／
Ｄ変換器の回路構成を示す。前記の図３の動作説明図は
この実施例の動作説明にも利用される。この図４の実施
例では、入力レベルが変化するアナログ入力信号INの現
在のサンプルホールド出力のレベルと、１サンプル前の
サンプルホールド出力のレベルの差ΔA を取る為に、先
ず入力信号V INを A/D変換器31にて固有のビット数の12
ビットで定まる一定複数212 のデータに A/D変換した各
サンプル出力の出力データΔD を得て、同時に、其のオ
ーバーフロー及びアンダフローのフローデータをマルチ
ウインドウ・コンパレータ33にて調べ、各ウインドウ毎
にA/D 変換器31が正常に動作できているか否かを見る。
そして、次のサンプル出力を A/D変換する時にオーバー
フロー及びアンダフローのデータが出なくなるように、
オフセット電圧0v,Vc1〜Vc7 をスイープさせて、A/D 変
換器31に正常な動作が出来る領域を与えるようにする。
そのため、A/D変換器31の現在の出力データΔDと其の１
サンプル前の出力データΔDの、何れも３ビットの 23=8
に分割した小領域R0〜R7のマルチウインドウ・コンパ
レータ33を通して各ウインドウ毎に識別しA/D変換した
出力データを８個全部のウインドウr0〜r7に亘ってデー
タ合成器32で合成する。そして其の合成出力データを、
マルチウインドウ・コンパレータ33の各ウインドウr0〜
r7毎に、D/A変換器34にて D/A変換してアナログ信号を
得て、其のアナログ信号を引算器30の各オフセット電圧
(0v,Vc1〜Vc7)として、次に入力する入力信号INとの差
分ΔA をとる為に該入力信号INから引算する引算器30
へ、該入力信号INのサンプル出力が、A/D 変換器31にて
A/D変換される時までに入力する様に、フィードバック
する帰還型の回路構成としている。そして該差分ΔA は
前記 A/D変換器31にて再び精密に A/D変換されて複数2
12 の出力データΔ D を得る。この様な動作をウインド
ウの数23=8だけ繰り返す間に、オーバーフローやアンダ
フローが出ない正常動作をして、高分解能のＡ／Ｄ変換
器を実現している。
は、そのまま其の実施例の構成図であり、与えられた A
/D変換器31の１個を使用した帰還方式の高分解能のＡ／
Ｄ変換器の回路構成を示す。前記の図３の動作説明図は
この実施例の動作説明にも利用される。この図４の実施
例では、入力レベルが変化するアナログ入力信号INの現
在のサンプルホールド出力のレベルと、１サンプル前の
サンプルホールド出力のレベルの差ΔA を取る為に、先
ず入力信号V INを A/D変換器31にて固有のビット数の12
ビットで定まる一定複数212 のデータに A/D変換した各
サンプル出力の出力データΔD を得て、同時に、其のオ
ーバーフロー及びアンダフローのフローデータをマルチ
ウインドウ・コンパレータ33にて調べ、各ウインドウ毎
にA/D 変換器31が正常に動作できているか否かを見る。
そして、次のサンプル出力を A/D変換する時にオーバー
フロー及びアンダフローのデータが出なくなるように、
オフセット電圧0v,Vc1〜Vc7 をスイープさせて、A/D 変
換器31に正常な動作が出来る領域を与えるようにする。
そのため、A/D変換器31の現在の出力データΔDと其の１
サンプル前の出力データΔDの、何れも３ビットの 23=8
に分割した小領域R0〜R7のマルチウインドウ・コンパ
レータ33を通して各ウインドウ毎に識別しA/D変換した
出力データを８個全部のウインドウr0〜r7に亘ってデー
タ合成器32で合成する。そして其の合成出力データを、
マルチウインドウ・コンパレータ33の各ウインドウr0〜
r7毎に、D/A変換器34にて D/A変換してアナログ信号を
得て、其のアナログ信号を引算器30の各オフセット電圧
(0v,Vc1〜Vc7)として、次に入力する入力信号INとの差
分ΔA をとる為に該入力信号INから引算する引算器30
へ、該入力信号INのサンプル出力が、A/D 変換器31にて
A/D変換される時までに入力する様に、フィードバック
する帰還型の回路構成としている。そして該差分ΔA は
前記 A/D変換器31にて再び精密に A/D変換されて複数2
12 の出力データΔ D を得る。この様な動作をウインド
ウの数23=8だけ繰り返す間に、オーバーフローやアンダ
フローが出ない正常動作をして、高分解能のＡ／Ｄ変換
器を実現している。
【００２１】次に、図５は本発明の請求項５の高分解能
化のＡ／Ｄ変換器の出力データの圧縮方法の動作説明の
為の出力データの構成例を示す。図５のａは、通常の１
サンプルの出力データ（オリジナル）を示し、該出力デ
ータビットは上位３bit と下位12bit の15bit とパリテ
ィビットの１bit の合計 16 bit から成るが、該出力デ
ータビットの上位３bit は、変化分だけを送るならば３
bit も必要無く、変化の正負極性と無変化を表す+1,-1,
0(無変化) の２bit もあれば良い。また、画像データな
どでは、データビットの下位 12bitは、12 bit = 4096
段のうち、サンプル毎の変化分は多くても１割の4096 x
0.1= 409.6 であるので、９bit もあれば充分である。
従って、全データを各サンプル毎に送るとしても、2+
9+1= 12bitで良くなる。また、低速度のデータの上位
３bit を、各サンプル毎に送るのではなく, 変化時のみ
に送り、パリティビットの１bit は各サンプル毎に下位
の９bit と共に送るとすると、各サンプル毎には合計 1
0 bit で済む。其の出力データの圧縮時の１サンプルデ
ータは、図５のｂに示す如く、各々が10 bitのパケット
化されたデータとして繰り返し送出される。但し、図５
のｂの走査初期の上位３bit データは、各走査毎に完全
な10 bitデータを送り、毎サンプル・データの10 bitの
上位３bit データは、毎サンプルではなく，サンプル・
データの変化時のみに送る。又、毎サンプル・データの
オーバーフローやアンダフローのデータは、各10 bit内
で所要データビットの先頭に識別コードとして111 ─又
は000 ─を付加し、毎サンプル・データ列の中に割り込
ませ、こうしたデータ変化が発生した時にのみ割り込ん
で送出する。なお、この図５のｂに示す信号を、一般の
データ復元可能なデータ圧縮器を通して、送出すると、
更にデータの圧縮が可能となる。
化のＡ／Ｄ変換器の出力データの圧縮方法の動作説明の
為の出力データの構成例を示す。図５のａは、通常の１
サンプルの出力データ（オリジナル）を示し、該出力デ
ータビットは上位３bit と下位12bit の15bit とパリテ
ィビットの１bit の合計 16 bit から成るが、該出力デ
ータビットの上位３bit は、変化分だけを送るならば３
bit も必要無く、変化の正負極性と無変化を表す+1,-1,
0(無変化) の２bit もあれば良い。また、画像データな
どでは、データビットの下位 12bitは、12 bit = 4096
段のうち、サンプル毎の変化分は多くても１割の4096 x
0.1= 409.6 であるので、９bit もあれば充分である。
従って、全データを各サンプル毎に送るとしても、2+
9+1= 12bitで良くなる。また、低速度のデータの上位
３bit を、各サンプル毎に送るのではなく, 変化時のみ
に送り、パリティビットの１bit は各サンプル毎に下位
の９bit と共に送るとすると、各サンプル毎には合計 1
0 bit で済む。其の出力データの圧縮時の１サンプルデ
ータは、図５のｂに示す如く、各々が10 bitのパケット
化されたデータとして繰り返し送出される。但し、図５
のｂの走査初期の上位３bit データは、各走査毎に完全
な10 bitデータを送り、毎サンプル・データの10 bitの
上位３bit データは、毎サンプルではなく，サンプル・
データの変化時のみに送る。又、毎サンプル・データの
オーバーフローやアンダフローのデータは、各10 bit内
で所要データビットの先頭に識別コードとして111 ─又
は000 ─を付加し、毎サンプル・データ列の中に割り込
ませ、こうしたデータ変化が発生した時にのみ割り込ん
で送出する。なお、この図５のｂに示す信号を、一般の
データ復元可能なデータ圧縮器を通して、送出すると、
更にデータの圧縮が可能となる。
【００２２】
【発明の効果】以上説明した如く、本発明によれば、与
えられた比較的ビット数の少ないA/D変換器を用いて、
等価的に其のA/D 変換器の固有のビット数よりも大きな
高分解能のＡ／Ｄ変換器とすることを、確実に而も小さ
い回路規模で出来る効果と、更に、其の高分解能のＡ／
Ｄ変換器の出力データのビット数を効果的に圧縮して、
狭帯域の伝送路で次段へ送出できるようになる効果とが
得られる。
えられた比較的ビット数の少ないA/D変換器を用いて、
等価的に其のA/D 変換器の固有のビット数よりも大きな
高分解能のＡ／Ｄ変換器とすることを、確実に而も小さ
い回路規模で出来る効果と、更に、其の高分解能のＡ／
Ｄ変換器の出力データのビット数を効果的に圧縮して、
狭帯域の伝送路で次段へ送出できるようになる効果とが
得られる。
【図１】 本発明の請求項１のＡ／Ｄ変換器の高分解能
化方法の原理図
化方法の原理図
【図２】 本発明の請求項２，３のＡ／Ｄ変換器の高分
解能化方法の基本構成を示す原理図
解能化方法の基本構成を示す原理図
【図３】 本発明の請求項２の実施例のＡ／Ｄ変換器の
高分解能化方法の動作説明図
高分解能化方法の動作説明図
【図４】 本発明の請求項４，５のＡ／Ｄ変換器の高分
解能化方法と出力データの圧縮方法の基本構成を示す原
理図
解能化方法と出力データの圧縮方法の基本構成を示す原
理図
【図５】 本発明の請求項５のＡ／Ｄ変換器の高分解能
化方法における出力データの圧縮方法の実施例の動作説
明図
化方法における出力データの圧縮方法の実施例の動作説
明図
【図６】 従来のＡ／Ｄ変換器の高分解能化方法の構成
と説明図（其の１）
と説明図（其の１）
【図７】 従来のＡ／Ｄ変換器の高分解能化方法の構成
と説明図（其の２）
と説明図（其の２）
図１において、(1)(2)─(n) は A/D変換器、(11)(12)─
(1n)はアンプ、(100)はディジタル合成器。図２，図４
において、21,22,31は A/D変換器、25,30 は引算器、23
はウインドウ選択器、33はマルチウインドウ・コンパレ
ータ、24,34 はD/A変換器、26,32 はデータ合成器、40
は圧縮回路である。
(1n)はアンプ、(100)はディジタル合成器。図２，図４
において、21,22,31は A/D変換器、25,30 は引算器、23
はウインドウ選択器、33はマルチウインドウ・コンパレ
ータ、24,34 はD/A変換器、26,32 はデータ合成器、40
は圧縮回路である。
Claims (5)
- 【請求項１】 入力レベルが連続的に変化するアナログ
信号を一定ビット数のデータに変換する A/D変換器に別
回路を付加し, 等価的に該 A/D変換器の固有のビット数
(N) より大きいビット数(N+n, n > 2)に拡張し所定の一
定振幅 2N より 2n 倍大きい振幅の入力信号も A/D変換
できるようにするＡ／Ｄ変換器の高分解能化方法であっ
て、該入力信号に対して並列に同じ n個の A/D変換器
[(1),(2)─(n)]と、該 n個の A/D変換器の各前段に該入
力信号を夫々 20,21─ 2n-1 倍するアンプ[(11),(12)─
(1n)]と、該 n個の A/D変換器の後段に其の各出力デー
タを合成するディジタル合成器(100) とを具え、入力信
号が所定の振幅よりも 2n倍大きくなって該 n個の A/D
変換器の中の或る変換器(n)の出力データが飽和しオー
バーフロービットを送出した時に、前記ディジタル合成
器(100)が、未だ其の出力が飽和していない A/D変換器
(1〜n-1)の出力データの何れか１つに、該オーバーフロ
ービットを付加してディジタル出力とすることを特徴と
するＡ／Ｄ変換器の高分解能化方法。 - 【請求項２】 入力レベルが連続的に変化するアナログ
信号を一定ビット数のデータに変換する A/D変換器の２
個(21,22) を用いて等価的に該 A/D変換器の固有のビッ
ト数を上回るビット数を持たせるＡ／Ｄ変換器の高分解
能化方法であって、該入力信号(IN)のレベルの全変化範
囲を, 或る程度狭い連続した任意の複数(2n =23)の小範
囲に分割し該小範囲を単位として入力信号(VIN) をレベ
ルに応じて粗く A/D変換するようにして低分解能化した
A/D変換器(22)と、其の分割した任意複数(2n =23)の小
範囲の中のウインドウ選択器(23)の出力データを各小範
囲毎に D/A変換(24)したアナログ信号をオフセット電圧
として, 次に入力するアナログ信号(IN)から引算(25)し
て差分（ΔA )を取り出し, 該差分を固有のビット数N
(2N =212) のデータに精密に A/D変換する A/D変換器(2
1)とを具え、該各小範囲毎に精密に A/D変するA/D変換
器(21)の一定複数(212) の出力データ（ΔD )を、先に低
分解能化した A/D変換器(22)の為に入力レベルを分割し
た任意複数(23)の小範囲の全部に亘って合成(26)するこ
とにより、該 A/D変換器(21)の固有ビット数(2N =212)
を上回るビット数(2N+n =215) の高分解能の A/D変換器
として入力信号の全変化範囲に対応させることを特徴と
するＡ／Ｄ変換器の高分解能化方法。 - 【請求項３】 前記請求項２記載のＡ／Ｄ変換器の高分
解能化方法における低分解能化した A/D変換器(22)の出
力データと、該Ａ／Ｄ変換器の高分解能化方法により高
分解能化したＡ／Ｄ変換器の出力データとを、スイッチ
(SW)で切り替えて何れか一方を出力することを特徴とす
る高分解能のＡ／Ｄ変換器。 - 【請求項４】 入力レベルが連続的に変化するアナログ
信号を一定ビット数のデータに変換する A/D変換器の１
個(31)を用いて等価的に該 A/D変換器の固有のビット数
を上回るビット数を持たせるＡ／Ｄ変換器の高分解能化
方法であって、該入力のアナログ信号(VIN) を一定ビッ
ト数(2N =212) のデータに変換するA/D変換器(31)と、
其の出力の一定ビット数(2N =212) のデータを, 或る程
度狭い連続した任意複数(2n =23)の小範囲に分割し該小
範囲毎の出力データとするマルチウィンドウ・コンパレ
ータ(33)と其の小範囲毎の出力データをアナログ信号に
変換する D/A変換器(34)と、其の出力のアナログ信号を
オフセット電圧として次に入力するアナログ信号(IN)か
ら引算する引算器(30)とを具え、該先の入力信号(VIN)
を A/D変換し D/A変換したアナログ出力を、次の入力(I
N)をA/D変換するサンプル時までに該引算器(30)へフィ
ードバックして差分（ΔA )を取り出し、該差分を前記
A/D変換器(31)で再び A/D変換する事を繰り返して一定
複数(212)のデータ（ΔD )を該小範囲の全数(2n =23)に
亘って合成(36)することにより、該 A/D変換器(31)の固
有のビット数(2N =212) を上回るビット数( 2 N+n =
215)の高分解能で入力信号の全変化範囲に対応させるこ
とを特徴とするＡ／Ｄ変換器の高分解能化方法。 - 【請求項５】 前記請求項２又は請求項４のＡ／Ｄ変換
器の高分解能化方法にて、与えられた A/D変換器を用い
て其の固有のビット数より等価的に拡張して高分解能で
入力信号(IN)を A/D変換する場合に、入力信号(IN)の変
化成分が小さく各サンプリング毎のA/D変換の出力デー
タに大きな変化が無い場合は、該低分解能の A/D変換器
(22)の為に入力信号(IN)の全変化範囲を分割した任意複
数(23)の小領域の中の該当領域の出力データについて、
現在の入力信号(IN)と１サンプル前の入力信号(VIN)と
の差分（ΔA )を取り出し A/D変換して出力する際に、
通常のサンプル周期よりも大きな周期で少ない回数で出
力する事により送出データのビット数を圧縮することを
特徴とした高分解能のＡ／Ｄ変換器の出力データの圧縮
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11499494A JPH07321655A (ja) | 1994-05-27 | 1994-05-27 | Ａ／ｄ変換器の高分解能化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11499494A JPH07321655A (ja) | 1994-05-27 | 1994-05-27 | Ａ／ｄ変換器の高分解能化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321655A true JPH07321655A (ja) | 1995-12-08 |
Family
ID=14651685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11499494A Pending JPH07321655A (ja) | 1994-05-27 | 1994-05-27 | Ａ／ｄ変換器の高分解能化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5752092A (en) * | 1994-04-27 | 1998-05-12 | Nikon Corporation | Control unit for a vibration compensation device for use in an optical imaging system |
| WO2003067764A1 (fr) * | 2002-01-30 | 2003-08-14 | Advantest Corporation | Appareil et procede de conversion a/n |
| JP2008182546A (ja) * | 2007-01-25 | 2008-08-07 | Pioneer Electronic Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
-
1994
- 1994-05-27 JP JP11499494A patent/JPH07321655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5752092A (en) * | 1994-04-27 | 1998-05-12 | Nikon Corporation | Control unit for a vibration compensation device for use in an optical imaging system |
| WO2003067764A1 (fr) * | 2002-01-30 | 2003-08-14 | Advantest Corporation | Appareil et procede de conversion a/n |
| US7030800B2 (en) | 2002-01-30 | 2006-04-18 | Advantest Corporation | Analog-to-digital conversion apparatus and method |
| JP2008182546A (ja) * | 2007-01-25 | 2008-08-07 | Pioneer Electronic Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030902 |