ES2236727T3 - Convertidor analogico a digital autocalibrado para un visualizador de video. - Google Patents

Abstract

CADA UNO DE LOS CONVERTIDORES (23) DE DIGITAL A ANALOGICO (D/A) DE TIPO DE SUMACION DE CORRIENTE N (23) DE UN DISPOSITIVO DE VISUALIZACION DE CRISTAL LIQUIDO GENERA UNA SEÑAL ANALOGICA (OUT) QUE SUMINISTRA INFORMACION DE VIDEO DE PIXEL. EN UN INTERVALO DE MUESTRA DE ERROR DEL CONVERTIDOR D/A, LA SEÑAL DE SALIDA DEL CONVERTIDOR D/A DESARROLLADA CUANDO LOS DATOS PARA SER CONVERTIDOS ESTAN A ESCALA COMPLETA SON COMPARADOS EN UN COMPARADOR (131) CON UNA TENSION DE REFERENCIA (VREF). UNA SEÑAL DE ERROR (ERROR) SE MUESTREA Y SE USA PARA VARIAR UNA TENSION DE CONTROL (VCP2) DESARROLLADA EN UN CONDENSADOR. LA TENSION DE CONTROL CONTROLA LAS FUENTES DE CORRIENTE (120) DEL CONVERTIDOR D/A A MANERA DE ESPEJO DE CORRIENTE. LA TENSION DE REFERENCIA SE ACOPLA EN COMUN PARA A CADA UNO DE LOS COMPARADORES DE LOS CONVERTIDORES D/A. EN ESTE CAMINO, LA COMPARACION ENTRE LOS CONVERTIDORES D/A Y LA EXACTITUD DE CADA UNO SE AUMENTA.

Description

Convertidor analógico a digital autocalibrado para un visualizador de vídeo.

Esta invención se refiere en general a convertidores de digital a analógico utilizados para aplicar señales luminosas a pixeles de un dispositivo visualizador, y en particular a un visualizador de cristal líquido (LCD).

Los dispositivos visualizadores, tales como los LCDs, están compuestos de una matriz o formación de pixeles dispuestos horizontalmente en filas y verticalmente en columnas. La información de vídeo que ha de ser visualizada es aplicada como señales luminosas (de escala gris) a líneas de datos que están asociadas individualmente a cada columna de pixeles. Las filas de pixeles son exploradas secuencialmente, y las capacitancias de los pixeles dentro de la fila activada son cargadas a los diversos niveles de luminosidad de acuerdo con los niveles de las señales luminosas aplicadas a las columnas individuales.

La patente de EE.UU. núm. 5.170.155 a nombre de Plus y col., titulada "Sistema para aplicar señales luminosas a un dispositivo visualizador y un comparador de ellas", describe un ejemplo de excitadores de línea o columna de datos de una formación de LCD. En la disposición de Plus y col. la información de vídeo es almacenada en formato digital en una memoria que cuenta con líneas de salida. Cada grupo de líneas de salida aplica la información digital almacenada al correspondiente convertidor de digital a analógico (D/A). Una señal de salida de un convertidor D/A dado es acoplada a un correspondiente excitador de línea de datos, que excita una línea de datos correspondiente de la formación de LCD.

La patente de EE.UU. núm. 4.827.260, titulada "Convertidor de digital a analógico" a nombre de Sugawa y col., describe un convertidor D/A para tratamiento de señal de vídeo referido a un convertidor D/A de tipo de suma de corriente o segmento de corriente. En un ejemplo de dicho convertidor D/A, para una palabra de datos de n bitios, 2^{n}-1 fuentes de corriente idénticas son controladas por 2^{n}-1 conmutadores. Los conmutadores son conectados selectivamente de acuerdo con los estados de los bitios de la palabra de datos. Las corrientes de las fuentes de corriente asociadas a los conmutadores conductivos son combinadas en una resistencia de suma de corrientes, para producir una corriente de suma. El valor de la corriente de suma aumenta en el valor de la corriente de una fuente de corriente, cuando el valor de la palabra de datos aumenta uno. Una tensión de salida analógica, que es proporcional a la corriente de suma, es desarrollada en la resistencia.

Un número relativamente grande de, por ejemplo, convertidores D/A del tipo de suma de corriente, que pueden ser 40, pueden ser utilizados para aplicar simultáneamente la información de vídeo a los correspondientes 40 excitadores de línea de datos. Ventajosamente, dicha operación en paralelo de los convertidores D/A proporciona un ciclo de tiempo más corto para actualizar la información de pixel asociada a una fila dada.

La solicitud de patente europea núm. 0 061 199 titulada "Convertidor de digital a analógico" a nombre de Hitachi Ltd. describe un convertidor de D/A que comprende una red conmutada que genera una señal de salida analógica en respuesta a una correspondiente palabra de datos de entrada.

Un convertidor D/A para un visualizador LCD puede requerir una precisión superior, por ejemplo, al 0,25%. No obstante, puede requerirse que las tensiones de salida de los convertidores D/A para una palabra de datos dada coincidan con una precisión aún mayor. Esa igualdad en la precisión puede ser requerida con objeto de evitar una percepción objetable del tono del color o variaciones en la escala de gris en una parte de la imagen visualizada, que supuestamente es uniforme.

Típicamente, un único convertidor D/A de tipo de suma de corriente puede ser construido con el uso de una técnica de trazado centroide común, para evitar desviaciones significativas de los parámetros del procedimiento entre las fuentes de corriente del convertidor D/A. No obstante, debido al gran número de convertidores D/A requerido en el circuito de excitación de un LCD, no es práctico obtener el trazado centroide común antes mencionado con respecto a todas las fuentes de corriente de dichos convertidores D/A. Además, las resistencias de suma de los diferentes convertidores D/A pueden sufrir desajustes debido a que cada una puede estar sujeta a una imprecisión superior, por ejemplo, al 1%, y puede ser deseable calibrar los convertidores D/A automática y periódicamente durante el funcionamiento del visualizador LCD, para mejorar la precisión de dichos convertidores D/A.

En un convertidor D/A dado, que materializa una característica de la invención, las fuentes de corriente son controladas en común en una disposición de espejo de corriente mediante una señal de control.

De acuerdo con un aspecto de la invención, un convertidor de digital a analógico del tipo de suma de corriente incluye una pluralidad de fuentes de corriente conmutadas que son controladas en común en una disposición de espejo de corriente, y que son seleccionadas de acuerdo con una palabra de datos de entrada. Una señal de salida analógica es producida a partir de las corrientes de las fuentes de corriente seleccionadas. Un comparador responde a una señal de referencia y a una señal que es indicadora de la señal de salida, para generar una señal de error de acuerdo con una diferencia entre ellas. La señal de error es acoplada a la disposición de espejo de corriente para ajustar automáticamente la señal de salida analógica en forma de servo circuito.

La fig. 1 ilustra una disposición de visualizador de cristal líquido que incluye unos convertidores D/A autocalibrados, que materializa un aspecto de la invención; y

La fig. 2 ilustra en detalle uno de los convertidores D/A autocalibrados 40 de la fig. 1.

En la fig. 1, una señal de vídeo representativa de información de imagen para ser visualizada, es recibida procedente, por ejemplo, de una antena 12. Un circuito analógico 11 proporciona una señal de vídeo sobre una línea 13 como señal de entrada a un convertidor de analógico a digital (A/D) 14. La señal de televisión procedente del circuito analógico 11 es presentada sobre una disposición 16 de cristal líquido que está compuesto de un gran número de elementos de pixel, tales como celdas 16a de cristal líquido, dispuestos horizontalmente en m = 560 filas, y verticalmente en n = 960 columnas. La formación 16 de cristal líquido incluye n = 960 columnas de líneas de datos 17, una por cada una de las columnas verticales de celdas 16a de cristal líquido, y m = 560 líneas seleccionadas 18, una por cada una de las filas horizontales de celdas de cristal líquido 16a.

Un convertidor A/D 14 incluye una barra 19 colectora de salida para proporcionar los niveles de luminosidad o códigos de escala gris, a una memoria 21 que tiene 40 grupos de líneas de salida 22. Cada grupo de líneas de salida 22 de la memoria 21 aplica la información digital almacenada al correspondiente convertidor de digital a analógico (D/A) 23, que materializa una característica de la invención. Hay 40 convertidores D/A 23 que corresponden a los 40 grupos de líneas 22, respectivamente. Una señal de salida OUT de un convertidor D/A dado 23 es acoplada a través de la línea correspondiente 31, al correspondiente desmultiplexor y excitador 100 de línea de datos, que almacena la señal de salida OUT.

Durante un intervalo de 13 microsegundos de un tiempo de línea de vídeo dado, son producidas las señales de salida OUT de los 40 convertidores D/A 23, y son almacenadas en cada uno de los 24 ciclos de conversión sucesivos. Como resultado, las señales de salida OUT son almacenadas en cada uno de los 980 desmultiplexores y excitadores 100 de línea de datos. El tiempo entre los ciclos de conversión es aproximadamente de 1,24 microsegundos.

Un explorador 60 de línea seleccionada produce señales de fila seleccionada en las líneas 18, para seleccionar de manera convencional una fila dada de la formación 16. Las tensiones desarrolladas en las líneas 17 de 960 datos son aplicadas durante un tiempo de línea de 32 microsegundos a los pixeles 16a de la fila seleccionada.

Como antes se ha dicho, un desmultiplexor y excitador 100 de línea de datos es utilizado para almacenar la señal de salida OUT correspondiente y para transferir la señal OUT almacenada a la correspondiente línea de datos. Cada línea 17 de datos es aplicada a 560 filas de celdas de pixel 16a. El desmultiplexor y excitador de línea de datos 100 trabaja como amplificador de rampa troceada. Una señal de rampa de referencia REF-RAMP y una señal de salida OUT son aplicadas a un comparador 24, que controla un transistor de salida MN6. Una tensión DATA-RAMP de rampa de datos es aplicada a la línea 17 de datos por el transistor MN6 durante cada tiempo de línea de vídeo, hasta un instante en que el comparador 24 inhabilita el transistor MN6. El instante en que el comparador 24 inhabilita al transistor MN6 es determinado por la magnitud de la señal de salida OUT. Por tanto, la tensión de pixel es determinada por la señal OUT. Un ejemplo de una disposición que pueda ser similar a la del desmultiplexor y excitador 100 de línea de datos es explicado en detalle en la patente de Plus y col.

La fig. 2 ilustra en detalle uno de los convertidores D/A 23 autocalibrados de la fig. 1, que materializa una característica de la invención. Los símbolos y números similares de las figs. 1 y 2 indican elementos o funciones iguales.

Cada uno de los convertidores D/A 23 autocalibrados de la fig. 2 convierte una palabra W de datos de 8 bitios que contiene información de vídeo de pixeles en tensión analógica de salida OUT, que incluye, por ejemplo, 2^{8} - 1 = 255 fuentes de corriente conmutadas 120, que están construidas para coincidir entre sí mediante el uso, por ejemplo, de un trazado centroide común. Cada fuente de corriente conmutada 120 incluye un transistor 110 de fuente de corriente no conmutada, formado por un transistor semiconductor de óxido metálico de tipo P (PMOS). Cada transistor 110 tiene un electrodo de fuente que está acoplado a través de una línea común 110a a una tensión de suministro de +5 V, y un electrodo de puerta que está acoplado en común con los electrodos de puerta de los otros transistores 110 por intermedio de la línea 110b. Dicha línea 110b está acoplada a un electrodo de drenaje de un transistor 111 PMOS de control de corriente. El transistor 111 tiene su puerta y electrodos de drenaje acoplados entre sí. Una corriente de control I111 en el transistor 111 controla una magnitud de una corriente I110 en cada transistor 110 en modalidad de espejo de corriente. Cada corriente I110 tiene la misma magnitud y sigue el camino de cada corriente I110 del otro transistor 110 del convertidor D/A 23.

En una fuente de corriente conmutada dada 120, el transistor 110 de fuente de corriente está acoplado a un electrodo de fuente de un correspondiente transistor conmutador PMOS 113, y a un electrodo de fuente de un correspondiente transistor conmutador PMOS 114. Los electrodos de drenaje de los transistores 114 están acoplados en común a un electrodo de drenaje de un transistor 116 semiconductor de óxido metálico de tipo N (NMOS) de suma de corriente, de una disposición 117 en modalidad de espejo de corriente. Los electrodos de drenaje de cada uno de los transistores 113 están acoplados a un terminal de referencia 118 de tierra.

Las fuentes de corriente conmutadas 120 están organizadas en 8 grupos, que son controlados por los 8 bitios de la palabra W, respectivamente. El número de fuentes de corriente conmutadas 120 que están incluidas en un grupo dado es determinado por el valor del correspondiente bitio de la palabra W que controla las fuentes de corriente conmutadas 120 en el grupo. Así por ejemplo, 127 fuentes de corriente 120 conmutadas son controladas por un bitio más significativo MSB de la palabra W, mientras que una fuente de corriente conmutada 120 es controlada por un bitio menos significativo LSB de la palabra W. Hay un total de 255 fuentes de corriente conmutadas 120 en un convertidor D/A 23.

Los electrodos de puerta de cada uno de los transistores 114 de un grupo de fuentes de corriente conmutadas 120 están acoplados en común a una salida de una puerta inversora correspondiente 121. La puerta inversora 121 aplica un nivel lógico bajo LOW cuando el bitio correspondiente de la palabra W está a un nivel lógico alto HIGH, de manera que conecte los transistores 114. En consecuencia, la corriente I110 en cada transistor 110 es acoplada a través del correspondiente transistor 114 al transistor 116 de suma de corriente, y contribuye a una corriente I116 en el transistor 116. Por tanto, una corriente I116 es aumentada una cantidad que es determinada por el valor del bitio de control de la palabra W.

Los electrodos de puerta de cada uno de los transistores 113 de dicho grupo de fuentes de corriente conmutadas 120 están acoplados en común a una salida de una correspondiente puerta inversora 122. Dicha puerta inversora 122 aplica un nivel lógico alto HIGH cuando el bitio correspondiente de la palabra W está en el nivel lógico alto HIGH. En consecuencia, los transistores 113 son desconectados.

Por otra parte, la correspondiente puerta inversora 121 aplica un nivel lógico alto HIGH cuando el correspondiente bitio de la palabra W está a un nivel lógico bajo LOW. En consecuencia, los transistores 114 son desconectados y los transistores 113 son conectados, de manera que se desacople la corriente I110 en cada transistor 110 del transistor 116 de suma de corriente. Por tanto, las corrientes 110 no contribuyen a la corriente I116 en el transistor 116 cuando el bitio de la palabra W está a un nivel lógico bajo LOW.

Ventajosamente, la corriente I118 continúa el flujo sin entorpecimiento en uno de los transistores 113 y 114, con independencia del estado del bitio de control de la palabra W. De este modo se reduce así ventajosamente cualquier dificultad en la conmutación de la corriente.

Una escala total de la tensión de salida OUT se produce cuando cada corriente I110 en el convertidor D/A 23 es acoplada al transistor 116. Esta situación ocurre cuando todos los 8 bitios de la palabra W se hallan en estado alto HIGH. La escala cero se produce cuando ninguna de las corrientes I110 es acoplada al transistor 116. Esta situación se origina cuando los 8 bitios de la palabra W se hallan en estado bajo LOW.

La corriente de suma I116 controla una corriente de suma I123 en un transistor 123 en modalidad de espejo de corriente. La corriente de suma I123 aumenta en una valor proporcional a la corriente I110 cuando el valor de los datos de la palabra W aumentan uno.

La corriente I123 está acoplada a un terminal de inversión 124 de un amplificador 125 de inversión. Un terminal de salida 126 de un amplificador de inversión 125 está acoplado al terminal 124 a través de una resistencia R. Un nivel de tensión de desplazamiento de 1,5 V está acoplado a un terminal de entrada de no inversión del amplificador 125. En consecuencia, una tensión de salida analógica OUT del amplificador 125 es igual a 1,5 V + (el valor de la corriente de suma I123 multiplicado por el valor de la resistencia R). Cuando el valor de cada bitio de la palabra W es cero, la tensión de salida OUT es igual a 1,5 V. Por tanto, la tensión de 1,5 V determina el nivel de escala cero de la tensión de salida OUT.

Un circuito autocalibrador 130, que materializa una característica de la invención, incluye un amplificador 131 de error diferencial que tiene un terminal de entrada de inversión que está acoplado a un terminal de salida 126 del amplificador 125, y un terminal de entrada de no inversión que está acoplado a una fuente, no mostrada, de una tensión de referencia VREF que corresponde a la VREF mostrada en la fig. 1. El amplificador 131 incluye un par diferencial de transistores PMOS 132 y 133 acoplados a un par de transistores de carga NMOS 138 y 1239, respectivamente. Un transistor PMOS 135, una resistencia 137 de control de corriente, y un transistor 134 que están acoplados en serie, controlan la suma de las corrientes 132 y 133 a través del transistor 136 en modalidad de espejo de corriente.

Un terminal de salida 140 de un amplificador de error 131 está acoplado a través de un transistor 141 NMOS de conmutación de muestreo de error a una pequeña capacitancia de muestreo CP1, que puede ser una capacitancia parásita. La capacitancia CP1 está acoplada a través del transistor NMOS 142 de conmutación a una segunda capacitancia de integración CP2. Los transistores 141 y 142 son controlados por unas señales de control complementarias SAMP y SMAP-INVERSE, respectivamente. Un transistor de retención 150 está acoplado entre el terminal 140 y un terminal de unión 151. El terminal de unión 151 está acoplado entre los transistores 132 y 139.

El muestreo de error periódico del convertidor D/A 23 se produce durante un intervalo 160 de muestreo de error de la señal SAMP-INVERSE, entre intervalos de conversión sucesivos 161 de digital a analógico. Durante el intervalo 160 de muestreo de error, un impulso de señal SAMP de control de muestreo conecta el transistor 141, y un impulso complementario de señal SAMP-INVERSE de control de muestreo desconecta el transistor 142. Durante el intervalo de muestreo 160, la señal SAMP es aplicada a una etapa de salida, no mostrada, de la memoria 21 de la fig. 1, para producir una palabra W que tenga todos los bitios en el estado lógico alto HIGH. La señal SAMP-INVERSE desconecta el transistor 150 de manera que permite la generación de una señal de error en el terminal 140, En consecuencia, la capacitancia CP1 desarrolla una tensión VCP1 de corrección de error que es proporcional a una diferencia entre la tensión OUT, a escala total, y la tensión VREF.

Después del intervalo de muestreo 160, la señal de control de muestreo SAMP desconecta el transistor 141, y la señal de control de muestreo SAMP-INVERSE conecta el transistor 142. En consecuencia, una carga almacenada en la capacitancia CP1 que es indicadora de un error en la tensión de salida OUT a escala total, es aplicada al condensador CP2 de integración de error para generar una tensión de control VCP2. En el trabajo en estado sostenido, la tensión VCP2 tiende a mantener la tensión de salida OUT próxima al nivel de la tensión VREF.

El transistor de retención 150 es conductivo en todo momento, excepto durante el intervalo 160. Por tanto y ventajosamente, fuera del intervalo de muestreo 160, una señal desarrollada en el terminal 140 es constante, de manera que impida la introducción de una señal de ruido en las capacitancias CP1 y CP2.

La tensión VCP2 está acoplada a través de un transistor NMOS seguidor de fuente a un convertidor de tensión a corriente formado por una disposición en serie de una resistencia R1 y un transistor NMOS 144. El transistor 144 tiene su electrodo de puerta acoplado a su electrodo de drenaje. La puerta/drenaje del transistor 144 está acoplada a la puerta de un transistor NMOS 145, para formar una disposición de espejo de corriente. Una corriente I145 en el transistor 145 es proporcional a la tensión de control VCP2. La corriente I145 es una corriente variable que es sumada a una corriente constante I147 en un transistor 147 para fluir como corriente de suma I111 en el transistor 111. La corriente I147 es establecida en modalidad de espejo de corriente por una corriente I146 que fluye en un transistor 146. La corriente I111 controla cada una de las corrientes I110 en modalidad de espejo de corriente.

Una diferencia o un error entre las tensiones OUT y VREF hace que la corriente I145, y por tanto la corriente I111 cambien. En consecuencia, se produce un cambio en cada una de las corrientes I110. Por tanto, el error en la corriente I110 es corregido en modalidad de servocircuito. El error puede ser corregido al menos parcialmente durante un intervalo de muestreo dado 160. Un error grande puede requerir varios intervalos de muestreo para completar la corrección.

De acuerdo con una característica de la invención, el error en cada uno de los convertidores D/A 23 es corregido con el uso de la misma tensión de referencia VREF. Por tanto y ventajosamente, las diferencias en los valores de las resistencias R, o en los valores de las corrientes I110 entre los convertidores D/A 23, no afectan significativamente a las adaptaciones de salida OUT a escala total. La tensión OUT a escala cero no resulta afectada significativamente por las resistencias R o por las corrientes I110, debido a que las corrientes I110 son cero a escala cero. En cualquier valor intermedio de la palabra W es mantenida la precisión debido a que cada convertidor D/A 23, las corrientes I110 son iguales entre sí. Cada transistor de convertidor D/A 23 puede ser puesto en práctica con el uso de tecnología de transistor bipolar.

Claims (7)

1. Un convertidor de digital a analógico del tipo de suma de corriente, que comprende:

- una fuente de una palabra (W) de datos de entrada, caracterizada por:

- una pluralidad de fuentes (120) de corriente conmutada que son controladas en común en una disposición (110, 111) de espejo de corriente, y que son seleccionadas de acuerdo con dicha palabra de datos para producir a partir de las corrientes de las fuentes de corriente seleccionadas una señal de salida analógica (tensión en 124);

- una fuente de señal de referencia (VREF) a un cierto nivel de referencia; y

- un comparador (131) que responde a dicha señal de referencia y a una señal que es indicadora de dicha señal de salida, para generar una señal de error (ERROR) de acuerdo con una diferencia entre ellas, cuya señal de error es acoplada a dicha disposición de espejo de corriente para ajustar automáticamente dicha señal de salida analógica en modalidad de servocircuito.

2. Un convertidor de digital a analógico de acuerdo con la reivindicación 1, caracterizado además por un primer conmutador (141) que responde a una señal de control de conmutación periódica (SAMP) y acoplado a una primera capacitancia (VCP1) y a dicho comparador, para muestrear dicha señal de error durante un intervalo de muestreo de error, y para almacenar dicha señal de error muestreada en la citada primera capacitancia, para producir una señal de control (1145) de escala de conversión que es acoplada a dicha disposición de espejo de corriente de dicho convertidor de digital a analógico para controlar una escala de conversión.

3. Un convertidor de digital a analógico de acuerdo con la reivindicación 2, caracterizado además por una segunda capacitancia (CP2) que está acoplada dicha primera capacitancia (CP1), fuera de dicho intervalo de muestreo de error, para integrar dicha señal de error muestreada en dicha segunda capacitancia.

4. Un convertidor de digital a analógico de acuerdo con la reivindicación 2, caracterizado porque durante dicho intervalo de muestreo de error, la citada palabra (W) de datos tiene un valor predeterminado (11.....1) que está asociado a dicho nivel de la citada señal de referencia, y fuera de dicho intervalo de muestreo de error, dicha palabra de datos contiene información de vídeo de pixeles.

5. Un convertidor de digital a analógico de acuerdo con la reivindicación 4, caracterizado porque durante dicho intervalo de muestreo de error (ERROR), un valor de dicha palabra de datos de entrada (11.....1) que es aplicado a dicho convertidor de digital a analógico, corresponde a una señal de salida a escala total.

6. Una pluralidad de convertidores de digital a analógico de acuerdo con la reivindicación 1, en el que dicha red conmutada comprende una pluralidad de fuentes de corriente conmutada de un convertidor de digital a analógico del tipo de suma de corriente, y en el que cada una de dicha pluralidad de fuentes de corriente conmutada es ajustada por dicha señal de error en una disposición de espejo de corriente.

7. Una pluralidad de convertidores de digital a analógico de acuerdo con la reivindicación 6, en la que dichas fuentes de corriente conmutada comprenden una pluralidad de fuentes de corriente no conmutada controladas en común por dicha señal de error, y una pluralidad de conmutadores acoplados a dichas fuentes de corriente no conmutada, para formar dichas fuentes de corriente conmutada.