JP3062035B2 - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
- Publication number
- JP3062035B2 JP3062035B2 JP7075084A JP7508495A JP3062035B2 JP 3062035 B2 JP3062035 B2 JP 3062035B2 JP 7075084 A JP7075084 A JP 7075084A JP 7508495 A JP7508495 A JP 7508495A JP 3062035 B2 JP3062035 B2 JP 3062035B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- current
- output side
- converter
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1023—Offset correction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Color Television Systems (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号をアナロ
グ信号に変換するＤ／Ａコンバータに係り、特に、入力
したデジタル信号値に比例した大きさのアナログ電流に
変換する電流出力型のＤ／Ａコンバータに関する。更に
詳しくは、本発明は、ビデオ・コントローラが出力する
デジタル信号をアナログ信号に変換してＣＲＴ表示装置
に渡すためのＤ／Ａコンバータに関する。
グ信号に変換するＤ／Ａコンバータに係り、特に、入力
したデジタル信号値に比例した大きさのアナログ電流に
変換する電流出力型のＤ／Ａコンバータに関する。更に
詳しくは、本発明は、ビデオ・コントローラが出力する
デジタル信号をアナログ信号に変換してＣＲＴ表示装置
に渡すためのＤ／Ａコンバータに関する。
【０００２】
【従来の技術】昨今、パーソナル・コンピュータやグラ
フィック端末装置、ワード・プロセッサなど、デジタル
信号を扱う情報処理装置が普及してきている。これら情
報処理装置のための表示手段としては、液晶ディスプレ
イ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：
ＬＣＤ）か、またはＣＲＴ（Ｃａｔｈｏｄ Ｒａｙ Ｔ
ｕｂｅ：ブラウン管ともいう）ディスプレイが用いられ
るのが一般的である。
フィック端末装置、ワード・プロセッサなど、デジタル
信号を扱う情報処理装置が普及してきている。これら情
報処理装置のための表示手段としては、液晶ディスプレ
イ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：
ＬＣＤ）か、またはＣＲＴ（Ｃａｔｈｏｄ Ｒａｙ Ｔ
ｕｂｅ：ブラウン管ともいう）ディスプレイが用いられ
るのが一般的である。
【０００３】図３には、パーソナル・コンピュータのハ
ードウェア構成のうち、ディスプレイ装置及びその関連
個所を抽出し、且つ模式的に示している。パーソナル・
コンピュータには、他の周知のハードウェア構成要素が
含まれているが、本明細書では説明の便宜上省略してい
る点を、当業者であれば理解できるであろう。
ードウェア構成のうち、ディスプレイ装置及びその関連
個所を抽出し、且つ模式的に示している。パーソナル・
コンピュータには、他の周知のハードウェア構成要素が
含まれているが、本明細書では説明の便宜上省略してい
る点を、当業者であれば理解できるであろう。
【０００４】図３において、ＣＰＵ１は、オペレーティ
ング・システム（ＯＳ）の制御下で各アプリケーション
を実行するようになっている。ＣＰＵ１は、Ｉ／Ｏバス
２と呼ばれる共通信号伝送路によって他の入出力装置と
連絡している。ビデオ・コントローラ３は、Ｉ／Ｏバス
２に連絡している入出力装置の１つであり、ＣＰＵ１か
ら受け取った描画コマンドを実際に描画処理したり、デ
ィスプレイ装置の解像度などを決めたりするための周辺
コントローラである。処理中の描画情報はＶＲＡＭ４と
よばれる画面バッファに一時記憶される。そして、ＬＣ
Ｄ５やＣＲＴ６などの各ディスプレイ装置には、ＶＲＡ
Ｍ４の内容に従った画面が表示されるようになってい
る。ＬＣＤ５は、デジタル信号によって駆動されるデバ
イスであり、液晶駆動回路（ＬＣＤＣ）７が描画情報に
従ったデジタルの駆動信号を出力するようになってい
る。これに対して、ＣＲＴディスプレイ装置６はアナロ
グ信号によって駆動されるデバイスなので、ビデオ・コ
ントローラ３から受け取ったデジタル信号をＤ／Ａ（Ｄ
ｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）コンバータ１０に
よって一旦アナログ信号に変換してからＣＲＴディスプ
レイ装置６に渡すようになっている。
ング・システム（ＯＳ）の制御下で各アプリケーション
を実行するようになっている。ＣＰＵ１は、Ｉ／Ｏバス
２と呼ばれる共通信号伝送路によって他の入出力装置と
連絡している。ビデオ・コントローラ３は、Ｉ／Ｏバス
２に連絡している入出力装置の１つであり、ＣＰＵ１か
ら受け取った描画コマンドを実際に描画処理したり、デ
ィスプレイ装置の解像度などを決めたりするための周辺
コントローラである。処理中の描画情報はＶＲＡＭ４と
よばれる画面バッファに一時記憶される。そして、ＬＣ
Ｄ５やＣＲＴ６などの各ディスプレイ装置には、ＶＲＡ
Ｍ４の内容に従った画面が表示されるようになってい
る。ＬＣＤ５は、デジタル信号によって駆動されるデバ
イスであり、液晶駆動回路（ＬＣＤＣ）７が描画情報に
従ったデジタルの駆動信号を出力するようになってい
る。これに対して、ＣＲＴディスプレイ装置６はアナロ
グ信号によって駆動されるデバイスなので、ビデオ・コ
ントローラ３から受け取ったデジタル信号をＤ／Ａ（Ｄ
ｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）コンバータ１０に
よって一旦アナログ信号に変換してからＣＲＴディスプ
レイ装置６に渡すようになっている。
【０００５】図４には、図３のＤ／Ａコンバータ１０周
辺の構成を更に詳しく示している。カラーＣＲＴディス
プレイ装置６は、ＲＧＢ（ｒｅｄ，ｇｒｅｅｎ，ｂｌｕ
ｅ）３色の蛍光体を１セットにして構成され、且つ３本
の電子ビームを用いて各蛍光体を照射するようになって
いる（図示しない）。そして、Ｄ／Ａコンバータ１０
は、実際には、１チップ内にＲＧＢそれぞれに対応して
３チャンネルのＤ／Ａコンバータ１１，１２，１３を含
んだ回路構成となっている。各Ｄ／Ａコンバータ１１，
１２，１３は、それぞれバス信号線１４，１５，１６を
介して、ビデオ・コントローラ３から各色の濃淡階調に
応じたデジタル信号を時々刻々受け取っている。各バス
信号線１４，１５，１６のバス幅は、サポートする階調
数に対応しており、例えば２５６（＝２8）階調であれ
ば各バス１４，１５，１６の幅は８ビット必要である。
そして、各Ｄ／Ａコンバータ１１，１２，１３は、受け
取ったデジタル信号に対応した電流強度を持つアナログ
信号（すなわち映像信号）を生成して、各出力信号線２
０，２１，２２を介してＣＲＴディスプレイ装置６に出
力するようになっている。
辺の構成を更に詳しく示している。カラーＣＲＴディス
プレイ装置６は、ＲＧＢ（ｒｅｄ，ｇｒｅｅｎ，ｂｌｕ
ｅ）３色の蛍光体を１セットにして構成され、且つ３本
の電子ビームを用いて各蛍光体を照射するようになって
いる（図示しない）。そして、Ｄ／Ａコンバータ１０
は、実際には、１チップ内にＲＧＢそれぞれに対応して
３チャンネルのＤ／Ａコンバータ１１，１２，１３を含
んだ回路構成となっている。各Ｄ／Ａコンバータ１１，
１２，１３は、それぞれバス信号線１４，１５，１６を
介して、ビデオ・コントローラ３から各色の濃淡階調に
応じたデジタル信号を時々刻々受け取っている。各バス
信号線１４，１５，１６のバス幅は、サポートする階調
数に対応しており、例えば２５６（＝２8）階調であれ
ば各バス１４，１５，１６の幅は８ビット必要である。
そして、各Ｄ／Ａコンバータ１１，１２，１３は、受け
取ったデジタル信号に対応した電流強度を持つアナログ
信号（すなわち映像信号）を生成して、各出力信号線２
０，２１，２２を介してＣＲＴディスプレイ装置６に出
力するようになっている。
【０００６】なお、ビデオ・コントローラ３は、上述の
バス信号線１４，１５，１６の他に、水平同期信号（ｈ
ｓｙｎｃ）１７，垂直同期信号（ｖｓｙｎｃ）１８や，
ブランキング信号（ｂｌｎｋ）１９も、Ｄ／Ａコンバー
タ１０に対して供給している。ここで、水平同期信号１
７と垂直同期信号１８は、分解された映像信号を再び組
立て走査するための同期信号である。各同期信号１７，
１８は、電子ビームの蛍光面の走査するための走査期間
と、一方向の走査が終わって次の走査点に移るための帰
線期間とを含んでいる。また、ブランキング信号１９
は、蛍光面上の走査領域のマージンをとってその周縁部
を切り揃えるための信号である。ブランキング信号によ
って表示がなされない期間をブランキング期間という。
帰線期間とブランキング期間は、蛍光面上に電子ビーム
が照射されず、したがって、何も表示されない「非表示
期間」である。また、この非表示期間の間、各Ｄ／Ａコ
ンバータ１１，１２，１３からはビデオ・データに相当
する信号の出力がない、ということを当業者であれば容
易に理解できるであろう。
バス信号線１４，１５，１６の他に、水平同期信号（ｈ
ｓｙｎｃ）１７，垂直同期信号（ｖｓｙｎｃ）１８や，
ブランキング信号（ｂｌｎｋ）１９も、Ｄ／Ａコンバー
タ１０に対して供給している。ここで、水平同期信号１
７と垂直同期信号１８は、分解された映像信号を再び組
立て走査するための同期信号である。各同期信号１７，
１８は、電子ビームの蛍光面の走査するための走査期間
と、一方向の走査が終わって次の走査点に移るための帰
線期間とを含んでいる。また、ブランキング信号１９
は、蛍光面上の走査領域のマージンをとってその周縁部
を切り揃えるための信号である。ブランキング信号によ
って表示がなされない期間をブランキング期間という。
帰線期間とブランキング期間は、蛍光面上に電子ビーム
が照射されず、したがって、何も表示されない「非表示
期間」である。また、この非表示期間の間、各Ｄ／Ａコ
ンバータ１１，１２，１３からはビデオ・データに相当
する信号の出力がない、ということを当業者であれば容
易に理解できるであろう。
【０００７】図５(a)には蛍光面上の走査線と帰線期間
・ブランキング期間との関係を模式的に示している。ま
た、図５(b)には水平同期信号１７、垂直同期信号１
８、ブランキング信号１９のタイミング・チャートを示
している。図５に示す内容自体は既に周知である。
・ブランキング期間との関係を模式的に示している。ま
た、図５(b)には水平同期信号１７、垂直同期信号１
８、ブランキング信号１９のタイミング・チャートを示
している。図５に示す内容自体は既に周知である。
【０００８】図６には、Ｄ／Ａコンバータ１１の構成を
更に詳しく図解している。なお、他の２つのチャンネル
のＤ／Ａコンバータ１２，１３については特に図解しな
いが、いずれも図６と略同一構成であると理解された
い。
更に詳しく図解している。なお、他の２つのチャンネル
のＤ／Ａコンバータ１２，１３については特に図解しな
いが、いずれも図６と略同一構成であると理解された
い。
【０００９】図６においてＤ／Ａコンバータ１１は、２
５５個の定電流回路Ｌ1，Ｌ2，…，Ｌ255と、１個のデ
コーダ３１を含んでいる。
５５個の定電流回路Ｌ1，Ｌ2，…，Ｌ255と、１個のデ
コーダ３１を含んでいる。
【００１０】各定電流回路Ｌ1，Ｌ2…は、それぞれ、一
方の端部が安定化電源ＶCCに並列的に接続しているとと
もに、ＭＯＳ ＦＥＴスイッチＳ3を直列接続してい
る。そして、各ＦＥＴスイッチＳ3がゲート電圧に応じ
てソース・ドレイン間を通過可能な飽和電流が定まると
いう特性を利用することによって、各定電流回路Ｌ1，
Ｌ2…には常に一定電流ＩOが流れるようにしている。ま
た、各定電流回路Ｌ1，Ｌ2…の他方の端部には、出力電
流ＩOを出力側又は非出力側のいずれかに切り換えるた
めの差動回路が接続されている。各差動回路は、並列接
続された２つのＭＯＳ ＦＥＴスイッチＳ1，Ｓ2で構成
されており、Ｓ1及びＳ2の各ドレインがそれぞれ定電流
回路の出力側と非出力側になっている。スイッチＳ1，
Ｓ2の各ゲートには、デコーダ３１（後述）からの対応
出力信号をそれぞれ非反転及び反転して入力しており、
スイッチＳ1，Ｓ2のいずれか一方のみが選択的に通電状
態になって、出力側又は非出力側のいずれかに出力電流
ＩOを流すようになっている。そして、各定電流回路
Ｌ1，Ｌ2…の出力側と非出力側は、それぞれＤ／Ａコン
バータ３１全体の出力端４１及び非出力端４２に集めら
れている。出力端４１の電流強度はアナログの映像信号
（Ｒ）であり、信号線２０を介してＣＲＴディスプレイ
６に与えられる。また、非出力端４２は、ＣＲＴディス
プレイ６の駆動には不要なので、ＧＮＤで終端されてい
る。
方の端部が安定化電源ＶCCに並列的に接続しているとと
もに、ＭＯＳ ＦＥＴスイッチＳ3を直列接続してい
る。そして、各ＦＥＴスイッチＳ3がゲート電圧に応じ
てソース・ドレイン間を通過可能な飽和電流が定まると
いう特性を利用することによって、各定電流回路Ｌ1，
Ｌ2…には常に一定電流ＩOが流れるようにしている。ま
た、各定電流回路Ｌ1，Ｌ2…の他方の端部には、出力電
流ＩOを出力側又は非出力側のいずれかに切り換えるた
めの差動回路が接続されている。各差動回路は、並列接
続された２つのＭＯＳ ＦＥＴスイッチＳ1，Ｓ2で構成
されており、Ｓ1及びＳ2の各ドレインがそれぞれ定電流
回路の出力側と非出力側になっている。スイッチＳ1，
Ｓ2の各ゲートには、デコーダ３１（後述）からの対応
出力信号をそれぞれ非反転及び反転して入力しており、
スイッチＳ1，Ｓ2のいずれか一方のみが選択的に通電状
態になって、出力側又は非出力側のいずれかに出力電流
ＩOを流すようになっている。そして、各定電流回路
Ｌ1，Ｌ2…の出力側と非出力側は、それぞれＤ／Ａコン
バータ３１全体の出力端４１及び非出力端４２に集めら
れている。出力端４１の電流強度はアナログの映像信号
（Ｒ）であり、信号線２０を介してＣＲＴディスプレイ
６に与えられる。また、非出力端４２は、ＣＲＴディス
プレイ６の駆動には不要なので、ＧＮＤで終端されてい
る。
【００１１】一方、デコーダ３１は、ビデオ・コントロ
ーラ３から濃淡階調を示す８ビットのデジタル信号１４
を入力するとともに、２５５本の出力信号Ｄ1，Ｄ2，
…，Ｄ255をそれぞれ対応する定電流回路Ｌ1，Ｌ2，
…，Ｌ255の差動回路に与えている。デコーダ３１は、
２５５本の出力信号Ｄ1，Ｄ2，…，Ｄ255のうち、デジ
タル信号１４の示す階調数に応じた本数だけをイネーブ
ル化するようになっている。例えば、デジタル信号１４
のレベルがｋ（但し０≦ｋ≦２５５）の場合、ｋ本の出
力信号がイネーブルになる。この結果、２５５個の定電
流回路Ｌ1…のうちｋ個において差動回路が出力側に切
り換え、出力端４１には強度ｋ×ＩOの電流が集まる。
また、その他（２５５−ｋ）個の定電流回路では、差動
回路が非出力側に切り換えるので、非出力端４２には強
度（２５５−ｋ）・ＩOの電流が集まる。要するに、Ｄ
／Ａコンバータ１１は、各定電流回路は常に一定電流を
通電しながら、時々刻々必要な分（すなわちデジタル入
力データの分）だけ出力側に切り換えて加算することに
よって、所望の強度のアナログ出力電流を得るようにな
っている訳である。なお、ここで頻出する２５５（＝２
8−１）なる数値は、当該ビデオ・システムがサポート
する階調数に依るものである。例えば２nの階調数をサ
ポートする場合、デコーダ３１の入力バス１４のビット
幅はｎ、デコーダ３１の出力信号の本数及び定電流回路
の個数は２n−１である。
ーラ３から濃淡階調を示す８ビットのデジタル信号１４
を入力するとともに、２５５本の出力信号Ｄ1，Ｄ2，
…，Ｄ255をそれぞれ対応する定電流回路Ｌ1，Ｌ2，
…，Ｌ255の差動回路に与えている。デコーダ３１は、
２５５本の出力信号Ｄ1，Ｄ2，…，Ｄ255のうち、デジ
タル信号１４の示す階調数に応じた本数だけをイネーブ
ル化するようになっている。例えば、デジタル信号１４
のレベルがｋ（但し０≦ｋ≦２５５）の場合、ｋ本の出
力信号がイネーブルになる。この結果、２５５個の定電
流回路Ｌ1…のうちｋ個において差動回路が出力側に切
り換え、出力端４１には強度ｋ×ＩOの電流が集まる。
また、その他（２５５−ｋ）個の定電流回路では、差動
回路が非出力側に切り換えるので、非出力端４２には強
度（２５５−ｋ）・ＩOの電流が集まる。要するに、Ｄ
／Ａコンバータ１１は、各定電流回路は常に一定電流を
通電しながら、時々刻々必要な分（すなわちデジタル入
力データの分）だけ出力側に切り換えて加算することに
よって、所望の強度のアナログ出力電流を得るようにな
っている訳である。なお、ここで頻出する２５５（＝２
8−１）なる数値は、当該ビデオ・システムがサポート
する階調数に依るものである。例えば２nの階調数をサ
ポートする場合、デコーダ３１の入力バス１４のビット
幅はｎ、デコーダ３１の出力信号の本数及び定電流回路
の個数は２n−１である。
【００１２】前述したように、各定電流回路Ｌ1，Ｌ2…
は、ＦＥＴスイッチＳ3の飽和電流を利用することによ
って一定電流ＩOを供給できるようにしている。しかし
ながら、現実には、各ＦＥＴスイッチＳ3に同じゲート
電圧を印加しても、必ずしもその通過可能な飽和電流が
同じになるとは限らない。このことは、製造プロセスに
よってチップ間又はチップ内で特性にばらつきが生じた
り、周囲温度や電源電圧の変動によってスイッチング特
性が変化する、という半導体素子の一般的な性質を鑑み
れば自明であろう。ところが、ビデオ用Ｄ／Ａコンバー
タでは、ある１つのチャンネル内での出力電流ＩOの誤
差は他のチャンネルのＤ／Ａコンバータとの間での誤差
にもなって、ＣＲＴディスプレイ装置の画面上にも現れ
る。また、ビデオ用Ｄ／Ａコンバータでは、出力電流の
最大振幅の絶対値が規定されている。したがって、ＦＥ
ＴスイッチＳ3の特性を補償して、各定電流回路が常に
一定の電流を出力するように制御してやる必要がある。
は、ＦＥＴスイッチＳ3の飽和電流を利用することによ
って一定電流ＩOを供給できるようにしている。しかし
ながら、現実には、各ＦＥＴスイッチＳ3に同じゲート
電圧を印加しても、必ずしもその通過可能な飽和電流が
同じになるとは限らない。このことは、製造プロセスに
よってチップ間又はチップ内で特性にばらつきが生じた
り、周囲温度や電源電圧の変動によってスイッチング特
性が変化する、という半導体素子の一般的な性質を鑑み
れば自明であろう。ところが、ビデオ用Ｄ／Ａコンバー
タでは、ある１つのチャンネル内での出力電流ＩOの誤
差は他のチャンネルのＤ／Ａコンバータとの間での誤差
にもなって、ＣＲＴディスプレイ装置の画面上にも現れ
る。また、ビデオ用Ｄ／Ａコンバータでは、出力電流の
最大振幅の絶対値が規定されている。したがって、ＦＥ
ＴスイッチＳ3の特性を補償して、各定電流回路が常に
一定の電流を出力するように制御してやる必要がある。
【００１３】そこで、例えば図６では、各ＦＥＴスイッ
チＳ3のスイッチング特性を補償するための補償回路３
３を増設するとともに、補償回路３３からの指令に応じ
てゲート電圧発生回路３２が各スイッチＳ3に適切なレ
ベルのゲート電圧を与えて、出力電流ＩOを制御するよ
うにしている。ところが、ＦＥＴスイッチＳ3を好適に
補償するためには、補償回路３２は複雑な構成を要する
ことが多く、設計・製作が容易ではない。
チＳ3のスイッチング特性を補償するための補償回路３
３を増設するとともに、補償回路３３からの指令に応じ
てゲート電圧発生回路３２が各スイッチＳ3に適切なレ
ベルのゲート電圧を与えて、出力電流ＩOを制御するよ
うにしている。ところが、ＦＥＴスイッチＳ3を好適に
補償するためには、補償回路３２は複雑な構成を要する
ことが多く、設計・製作が容易ではない。
【００１４】図７には、電流量の補償を実現したＤ／Ａ
コンバータ１１の一例を示している（但し、図面の簡素
化のため、デコーダ３１を省略してある）。同図によれ
ば、Ｄ／Ａコンバータ１１は、映像信号２０を生成する
ための通常の定電流回路Ｌ1，Ｌ2，…，Ｌ255の他に、
モニタ用の定電流回路ＬMを備えている。定電流回路ＬM
は、他の定電流回路上のＦＥＴスイッチＳ3と略同一の
スイッチＳMを直列的に接続しており、該ＦＥＴスイッ
チＳMのソース側に一端に定電圧電源ＶCCを入れるとと
もに、ドレイン側には抵抗体Ｒ（Ｒ＝ＶCC／ＩO）を介
してＧＮＤに終端されている。抵抗体Ｒは、定電流回路
ＬMを流れるモニタ電流ＩMをモニタ電圧ＶMに変換する
役割を果たしている。差動アンプ３４は、点Ｐにおいて
モニタ電圧ＶMを取り出して非反転側入力端子に入れる
とともに、反転側入力端子には外部で生成された基準電
圧Ｖrefを入れて、ＶMとＶrefとの電位差に応じたゲー
ト電圧を各定電流回路Ｌ1，Ｌ2，…，Ｌ255それぞれの
ＦＥＴスイッチＳ3に与えることによって、出力電流ＩO
のフィードバック制御を実現している。略言すれば、図
７による手法は、本来出力に用いられる定電流回路とは
異なるモニタ専用の定電流回路ＬMによって間接的にフ
ィードバック制御を実現している訳である。Ｄ／Ａコン
バータにおけるこのような電流のフィードバック制御の
技術は、例えばＡ．Ｖ．Ｖｏｇｔ外著の"Ａ １０−Ｂ
ＩＴ ＨＩＧＨ ＳＰＥＥＤ ＣＭＯＳ ＤＡＣ ＭＡ
ＣＲnＣＥＬＬ"（ＩＥＥＥ １９８９ ＣＵＳＴＯＭ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥ
ＲＥＮＣＥ，６．７．１頁乃至６．７．４頁）などに開
示されている。
コンバータ１１の一例を示している（但し、図面の簡素
化のため、デコーダ３１を省略してある）。同図によれ
ば、Ｄ／Ａコンバータ１１は、映像信号２０を生成する
ための通常の定電流回路Ｌ1，Ｌ2，…，Ｌ255の他に、
モニタ用の定電流回路ＬMを備えている。定電流回路ＬM
は、他の定電流回路上のＦＥＴスイッチＳ3と略同一の
スイッチＳMを直列的に接続しており、該ＦＥＴスイッ
チＳMのソース側に一端に定電圧電源ＶCCを入れるとと
もに、ドレイン側には抵抗体Ｒ（Ｒ＝ＶCC／ＩO）を介
してＧＮＤに終端されている。抵抗体Ｒは、定電流回路
ＬMを流れるモニタ電流ＩMをモニタ電圧ＶMに変換する
役割を果たしている。差動アンプ３４は、点Ｐにおいて
モニタ電圧ＶMを取り出して非反転側入力端子に入れる
とともに、反転側入力端子には外部で生成された基準電
圧Ｖrefを入れて、ＶMとＶrefとの電位差に応じたゲー
ト電圧を各定電流回路Ｌ1，Ｌ2，…，Ｌ255それぞれの
ＦＥＴスイッチＳ3に与えることによって、出力電流ＩO
のフィードバック制御を実現している。略言すれば、図
７による手法は、本来出力に用いられる定電流回路とは
異なるモニタ専用の定電流回路ＬMによって間接的にフ
ィードバック制御を実現している訳である。Ｄ／Ａコン
バータにおけるこのような電流のフィードバック制御の
技術は、例えばＡ．Ｖ．Ｖｏｇｔ外著の"Ａ １０−Ｂ
ＩＴ ＨＩＧＨ ＳＰＥＥＤ ＣＭＯＳ ＤＡＣ ＭＡ
ＣＲnＣＥＬＬ"（ＩＥＥＥ １９８９ ＣＵＳＴＯＭ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥ
ＲＥＮＣＥ，６．７．１頁乃至６．７．４頁）などに開
示されている。
【００１５】しかしながら、図７に示すフィードバック
制御では、モニタ用のＦＥＴスイッチＳMが各定電流回
路Ｓ3と全く同じ特性を持ち、モニタ用の定電流回路ＬM
を流れる電流ＩMは他の定電流回路Ｌ1…を流れる出力電
流ＩOと同量であることを前提としている。すなわち、
チップ内での各半導体スイッチのばらつきの問題をカバ
ーしていないのである。したがって、もし、ＳMとＳ3と
の間でスイッチング特性のばらつきのために、出力電流
にΔＩ程度の誤差があった場合、出力端４１では誤差Δ
Ｉがそのまま、あるいは累積されて画面上の輝度の変動
として現れ、画質を劣化させる要因となる。このような
誤差ΔＩは、さらに、モニタ用定電流回路ＬMで消費さ
れる電流は、本来の映像信号とは関係のないものであ
り、わずかではあるが消費電力を増大させてしまうこと
にもなる。
制御では、モニタ用のＦＥＴスイッチＳMが各定電流回
路Ｓ3と全く同じ特性を持ち、モニタ用の定電流回路ＬM
を流れる電流ＩMは他の定電流回路Ｌ1…を流れる出力電
流ＩOと同量であることを前提としている。すなわち、
チップ内での各半導体スイッチのばらつきの問題をカバ
ーしていないのである。したがって、もし、ＳMとＳ3と
の間でスイッチング特性のばらつきのために、出力電流
にΔＩ程度の誤差があった場合、出力端４１では誤差Δ
Ｉがそのまま、あるいは累積されて画面上の輝度の変動
として現れ、画質を劣化させる要因となる。このような
誤差ΔＩは、さらに、モニタ用定電流回路ＬMで消費さ
れる電流は、本来の映像信号とは関係のないものであ
り、わずかではあるが消費電力を増大させてしまうこと
にもなる。
【００１６】
【発明が解決しようとする課題】本発明の目的は、デジ
タル信号値に比例した大きさのアナログ電流に変換す
る、優れた電流出力型Ｄ／Ａコンバータを提供すること
にある。
タル信号値に比例した大きさのアナログ電流に変換す
る、優れた電流出力型Ｄ／Ａコンバータを提供すること
にある。
【００１７】本発明の更なる目的は、ビデオ・コントロ
ーラが出力するデジタル信号をアナログ信号に変換して
ＣＲＴ表示装置に渡すためのＤ／Ａコンバータであっ
て、入力したデジタル信号のレベルに応じた正確な強度
のアナログ電流を出力できるＤ／Ａコンバータを提供す
ることにある。
ーラが出力するデジタル信号をアナログ信号に変換して
ＣＲＴ表示装置に渡すためのＤ／Ａコンバータであっ
て、入力したデジタル信号のレベルに応じた正確な強度
のアナログ電流を出力できるＤ／Ａコンバータを提供す
ることにある。
【００１８】本発明の更なる目的は、複数の定電流回路
の出力電流をそれぞれデジタル入力データに応じて出力
側又は非出力側のいずれかに切り換えて通電させること
によってデジタル入力データのレベルに応じたアナログ
出力電流を得るＤ／Ａコンバータであって、各定電流回
路で生じる特性の変動を好適に補償することができるＤ
／Ａコンバータを提供することにある。
の出力電流をそれぞれデジタル入力データに応じて出力
側又は非出力側のいずれかに切り換えて通電させること
によってデジタル入力データのレベルに応じたアナログ
出力電流を得るＤ／Ａコンバータであって、各定電流回
路で生じる特性の変動を好適に補償することができるＤ
／Ａコンバータを提供することにある。
【００１９】
【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、複数の定電流回路の出力電流のそれぞれをデジタル
入力データに応じて出力側又は非出力側に切り換えて通
電させることによって前記出力側から前記デジタル入力
データに応じたアナログ出力電流を得るＤ／Ａコンバー
タにおいて、全ての定電流回路の出力電流が非出力側に
切り換えられた期間に、該非出力側のアナログ出力電流
に基づいて前記定電流回路の出力電流値をフィードバッ
ク制御することを特徴とするＤ／Ａコンバータである。
課題を参酌してなされたものであり、その第１の側面
は、複数の定電流回路の出力電流のそれぞれをデジタル
入力データに応じて出力側又は非出力側に切り換えて通
電させることによって前記出力側から前記デジタル入力
データに応じたアナログ出力電流を得るＤ／Ａコンバー
タにおいて、全ての定電流回路の出力電流が非出力側に
切り換えられた期間に、該非出力側のアナログ出力電流
に基づいて前記定電流回路の出力電流値をフィードバッ
ク制御することを特徴とするＤ／Ａコンバータである。
【００２０】また、本発明の第２の側面は、複数の定電
流回路の出力電流のそれぞれをデジタル入力データに応
じて出力側又は非出力側に切り換えて通電させることに
よって前記出力側から前記デジタル入力データに応じた
アナログ出力電流を得るＤ／Ａコンバータにおいて、デ
ジタル入力データがゼロ・レベルの期間における非出力
側のアナログ出力電流に基づいて前記定電流回路の出力
電流値をフィードバック制御することを特徴とするＤ／
Ａコンバータである。
流回路の出力電流のそれぞれをデジタル入力データに応
じて出力側又は非出力側に切り換えて通電させることに
よって前記出力側から前記デジタル入力データに応じた
アナログ出力電流を得るＤ／Ａコンバータにおいて、デ
ジタル入力データがゼロ・レベルの期間における非出力
側のアナログ出力電流に基づいて前記定電流回路の出力
電流値をフィードバック制御することを特徴とするＤ／
Ａコンバータである。
【００２１】また、本発明の第３の側面は、ビデオ・コ
ントローラからデジタル入力データと水平・垂直同期信
号とブランキング信号とを受け取り、複数の定電流回路
の出力電流のそれぞれを前記デジタル入力データに応じ
て出力側又は非出力側に切り換えて通電させることによ
って前記出力側から前記デジタル入力データに応じたア
ナログ出力電流を得て、表示装置に出力するためのＤ／
Ａコンバータにおいて、非表示期間における非出力側の
アナログ出力電流に基づいて前記定電流回路の出力電流
値をフィードバック制御することを特徴とするＤ／Ａコ
ンバータである。
ントローラからデジタル入力データと水平・垂直同期信
号とブランキング信号とを受け取り、複数の定電流回路
の出力電流のそれぞれを前記デジタル入力データに応じ
て出力側又は非出力側に切り換えて通電させることによ
って前記出力側から前記デジタル入力データに応じたア
ナログ出力電流を得て、表示装置に出力するためのＤ／
Ａコンバータにおいて、非表示期間における非出力側の
アナログ出力電流に基づいて前記定電流回路の出力電流
値をフィードバック制御することを特徴とするＤ／Ａコ
ンバータである。
【００２２】また、本発明の第４の側面は、入力したデ
ジタル・データに応じたアナログ出力電流を得るための
Ｄ／Ａコンバータにおいて、(a) 入力したデジタル・デ
ータに応じた本数の出力信号をイネーブルにするデコー
ダと、(b) それぞれ、印加されたゲート電圧に応じて通
過電流が調整されるスイッチと、前記デコーダから受け
取った出力信号に応じて出力側又は非出力側のいずれか
一方にのみ前記通過電流を流す差動回路を含む、複数の
定電流回路と、(c) 各定電流回路の出力側を集結した出
力端と、(d) 各定電流回路の非出力側を集結した非出力
端と、(e) 前記非出力端における電流量を電圧に変換す
るための電流−電圧変換手段と、(f) 前記電流−電圧変
換手段の出力電圧を非反転側入力端子に入れるととも
に、所定の基準電圧を反転側入力端子に入れて、両者の
差分に応じた電圧を前記複数の定電流回路の各スイッチ
にゲート電圧として与える差動アンプと、(g) 前記差動
アンプの出力電圧を一時保持可能なキャパシタと、(h)
前記差動アンプとキャパシタとの間を接続／遮断するた
めの第１のスイッチと、(i) 前記電流−電圧変換手段の
出力と前記差動アンプの非反転側入力端子との間を接続
／遮断するための第２のスイッチと、(j) 前記所定の基
準電圧と前記差動アンプの非反転側入力端子との間を接
続／遮断するための第３のスイッチと、(k) 前記第１、
第２、及び第３のスイッチの開閉動作を制御するための
制御回路と、を含むことを特徴とするＤ／Ａコンバータ
である。
ジタル・データに応じたアナログ出力電流を得るための
Ｄ／Ａコンバータにおいて、(a) 入力したデジタル・デ
ータに応じた本数の出力信号をイネーブルにするデコー
ダと、(b) それぞれ、印加されたゲート電圧に応じて通
過電流が調整されるスイッチと、前記デコーダから受け
取った出力信号に応じて出力側又は非出力側のいずれか
一方にのみ前記通過電流を流す差動回路を含む、複数の
定電流回路と、(c) 各定電流回路の出力側を集結した出
力端と、(d) 各定電流回路の非出力側を集結した非出力
端と、(e) 前記非出力端における電流量を電圧に変換す
るための電流−電圧変換手段と、(f) 前記電流−電圧変
換手段の出力電圧を非反転側入力端子に入れるととも
に、所定の基準電圧を反転側入力端子に入れて、両者の
差分に応じた電圧を前記複数の定電流回路の各スイッチ
にゲート電圧として与える差動アンプと、(g) 前記差動
アンプの出力電圧を一時保持可能なキャパシタと、(h)
前記差動アンプとキャパシタとの間を接続／遮断するた
めの第１のスイッチと、(i) 前記電流−電圧変換手段の
出力と前記差動アンプの非反転側入力端子との間を接続
／遮断するための第２のスイッチと、(j) 前記所定の基
準電圧と前記差動アンプの非反転側入力端子との間を接
続／遮断するための第３のスイッチと、(k) 前記第１、
第２、及び第３のスイッチの開閉動作を制御するための
制御回路と、を含むことを特徴とするＤ／Ａコンバータ
である。
【００２３】しかして、本発明は、電流出力型のＤ／Ａ
コンバータにおいて、非出力側に出力電流が集められた
期間に、電流量をフィードバック制御するようにしたも
のである。本発明の最大の利点は、本来出力として用い
られる定電流回路の電流を直接モニタできる点にある。
本発明によれば、Ｄ／Ａコンバータの出力電流を高精度
にフィードバック制御することができる。また、本来の
定電流回路を直接モニタしているので、電源電圧の変
動、周囲温度の変動、ＩＣの製造プロセスで不可避なチ
ップ内及びチップ間のばらつきなどが生じても、各種誤
差要因を直接的且つ好適に補償することができる。
コンバータにおいて、非出力側に出力電流が集められた
期間に、電流量をフィードバック制御するようにしたも
のである。本発明の最大の利点は、本来出力として用い
られる定電流回路の電流を直接モニタできる点にある。
本発明によれば、Ｄ／Ａコンバータの出力電流を高精度
にフィードバック制御することができる。また、本来の
定電流回路を直接モニタしているので、電源電圧の変
動、周囲温度の変動、ＩＣの製造プロセスで不可避なチ
ップ内及びチップ間のばらつきなどが生じても、各種誤
差要因を直接的且つ好適に補償することができる。
【００２４】また、非出力側からの出力はそもそもＧＮ
Ｄで終端されているだけの浪費電力であったが、本発明
では該浪費電力を有効に活用することにもなる。また、
電流値制御だけのためのモニタ用ＦＥＴによる電力消費
がないので、わずかではあるが節電にもなる。
Ｄで終端されているだけの浪費電力であったが、本発明
では該浪費電力を有効に活用することにもなる。また、
電流値制御だけのためのモニタ用ＦＥＴによる電力消費
がないので、わずかではあるが節電にもなる。
【００２５】本発明を、例えばパーソナル・コンピュー
タなどのデジタル的なビデオ信号をアナログ変換するた
めのＤ／Ａコンバータに適用する場合、水平及び垂直走
査の帰線期間やブランキング期間などのいわゆる「非表
示期間」を利用して、定電流回路の出力電流量をフィー
ドバック制御すればよい。このような非表示期間では各
定電流回路の出力電流は全て非出力側に切り換えられて
いるので、Ｄ／Ａコンバータのフル・スケールの出力電
流値を直接用いてフィードバック制御できる。
タなどのデジタル的なビデオ信号をアナログ変換するた
めのＤ／Ａコンバータに適用する場合、水平及び垂直走
査の帰線期間やブランキング期間などのいわゆる「非表
示期間」を利用して、定電流回路の出力電流量をフィー
ドバック制御すればよい。このような非表示期間では各
定電流回路の出力電流は全て非出力側に切り換えられて
いるので、Ｄ／Ａコンバータのフル・スケールの出力電
流値を直接用いてフィードバック制御できる。
【００２６】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【００２７】
【実施例】以下、図面を参照しながら本発明の実施例を
詳解する。
詳解する。
【００２８】図１には、本発明の実施に供されるＤ／Ａ
コンバータ１１の構成を示している（但し、図面の簡素
化のため、デコーダ３１を省略してある）。図７と同一
の構成要素については同一の参照番号を付してある。本
実施例が図７に示す従来例と構成上で相違する主な点
は、(a) 電流値補償のためのモニタ用の定電流回路を持
たない点、(b) 非出力端４２の出力電流を抵抗体Ｒ'で
電圧に変換して差動アンプ３４の非反転側入力端子に入
れている点、(c) 差動アンプ３４の出力を接続・切り放
しするためのスイッチＡを備えた点、(d) 差動アンプＡ
の出力電圧レベルを一時的に保持するためのキャパシタ
３５を備えた点、(e) 差動アンプ３４の非反転側入力端
子をＤ／Ａコンバータ１１の非出力端４２又は反転側入
力端子に切り換えるためのスイッチＢ及びＣを備えてい
る点、(f) 各スイッチＡ，Ｂ，Ｃを制御するための制御
回路３６を備えている点などである。
コンバータ１１の構成を示している（但し、図面の簡素
化のため、デコーダ３１を省略してある）。図７と同一
の構成要素については同一の参照番号を付してある。本
実施例が図７に示す従来例と構成上で相違する主な点
は、(a) 電流値補償のためのモニタ用の定電流回路を持
たない点、(b) 非出力端４２の出力電流を抵抗体Ｒ'で
電圧に変換して差動アンプ３４の非反転側入力端子に入
れている点、(c) 差動アンプ３４の出力を接続・切り放
しするためのスイッチＡを備えた点、(d) 差動アンプＡ
の出力電圧レベルを一時的に保持するためのキャパシタ
３５を備えた点、(e) 差動アンプ３４の非反転側入力端
子をＤ／Ａコンバータ１１の非出力端４２又は反転側入
力端子に切り換えるためのスイッチＢ及びＣを備えてい
る点、(f) 各スイッチＡ，Ｂ，Ｃを制御するための制御
回路３６を備えている点などである。
【００２９】前述したように、帰線期間やブランキング
期間などの非表示期間には、定電流回路Ｌ1…の各差動
回路は出力を非出力側に切り換えられているので、全て
の出力電流（＝２５５×ＩO）は非出力端４２に集めら
れる。そして、この出力電流は、抵抗体Ｒ'で電圧に変
換されるようになっている。
期間などの非表示期間には、定電流回路Ｌ1…の各差動
回路は出力を非出力側に切り換えられているので、全て
の出力電流（＝２５５×ＩO）は非出力端４２に集めら
れる。そして、この出力電流は、抵抗体Ｒ'で電圧に変
換されるようになっている。
【００３０】制御回路３６は、スイッチＡ，Ｂ，Ｃの開
閉動作を制御するためのものである。より具体的には、
制御回路３６は、水平同期信号１７，垂直同期信号１
８，ブランキング信号１９のうち少なくとも１つを入力
して、表示期間か非表示期間かの判別を行い、非表示期
間であればスイッチＡ，Ｂを閉じるとともにスイッチＣ
を開き、逆に表示期間であればスイッチＡ，Ｂを開くと
ともにスイッチＣを閉じるようになっている。
閉動作を制御するためのものである。より具体的には、
制御回路３６は、水平同期信号１７，垂直同期信号１
８，ブランキング信号１９のうち少なくとも１つを入力
して、表示期間か非表示期間かの判別を行い、非表示期
間であればスイッチＡ，Ｂを閉じるとともにスイッチＣ
を開き、逆に表示期間であればスイッチＡ，Ｂを開くと
ともにスイッチＣを閉じるようになっている。
【００３１】スイッチＡ，Ｂが閉じられ、スイッチＣが
開かれた場合、非出力端４２の出力電流が抵抗体Ｒ'で
電圧に変換されて差動アンプ３４の非反転側入力端子に
入れられる。そして、差動アンプ３４は、基準電圧Ｖ
refとの差に応じたゲート電圧を各スイッチＳ3に与え
る。これによって各定電流回路Ｌ1…の出力電流ＩOが調
整される。また、この間、キャパシタ３５には、差動ア
ンプ３４の出力端子と等価な電位が蓄えられることにな
る。
開かれた場合、非出力端４２の出力電流が抵抗体Ｒ'で
電圧に変換されて差動アンプ３４の非反転側入力端子に
入れられる。そして、差動アンプ３４は、基準電圧Ｖ
refとの差に応じたゲート電圧を各スイッチＳ3に与え
る。これによって各定電流回路Ｌ1…の出力電流ＩOが調
整される。また、この間、キャパシタ３５には、差動ア
ンプ３４の出力端子と等価な電位が蓄えられることにな
る。
【００３２】逆に、スイッチＡ，Ｂが開かれ、スイッチ
Ｃが閉じられた場合、差動アンプ３４は、反転側及び非
反転側の各入力が一致するので、その誤差出力はゼロに
なる。そして、キャパシタ３５には、スイッチＡ，Ｂを
開く直前の差動アンプ３４の出力と同じ電位が蓄えられ
ており、これが各スイッチＳ3にゲート電位として与え
られる。したがって、この状態では、キャパシタ３５が
蓄えた電位に基づいて各定電流回路Ｌ1…の出力電流ＩO
が定められることになる。
Ｃが閉じられた場合、差動アンプ３４は、反転側及び非
反転側の各入力が一致するので、その誤差出力はゼロに
なる。そして、キャパシタ３５には、スイッチＡ，Ｂを
開く直前の差動アンプ３４の出力と同じ電位が蓄えられ
ており、これが各スイッチＳ3にゲート電位として与え
られる。したがって、この状態では、キャパシタ３５が
蓄えた電位に基づいて各定電流回路Ｌ1…の出力電流ＩO
が定められることになる。
【００３３】なお、各スイッチＡ，Ｂ，Ｃは、ＭＯＳ
ＦＥＴスイッチやバイポーラ・トランジスタなどのスイ
ッチング素子を用いて構成することができる。
ＦＥＴスイッチやバイポーラ・トランジスタなどのスイ
ッチング素子を用いて構成することができる。
【００３４】次に、図１で示したＤ／Ａコンバータ１１
の動作について、非表示期間と表示期間に分けて考察し
てみる。図２には、同期信号と出力端４１及び非出力端
４２の各出力電流との関係をタイミング・チャートで示
している。
の動作について、非表示期間と表示期間に分けて考察し
てみる。図２には、同期信号と出力端４１及び非出力端
４２の各出力電流との関係をタイミング・チャートで示
している。
【００３５】非表示期間 非表示期間では、制御回路３６は、スイッチＡ，Ｂを閉
じるとともに、スイッチＣを開く。また、非表示期間で
は、各定電流回路Ｌ1，Ｌ2，…，Ｌ255の差動回路は非
出力側に切り換えられており（図２参照）、全ての出力
電流（＝２５５×ＩO）は非出力端４２に集められてい
る。そして、非出力端４２の出力電流は、抵抗体Ｒ'で
電圧に変換され、スイッチＢを経て、差動アンプ３４の
非反転側入力端子に入れられることになる。差動アンプ
３４は、基準電圧Ｖrefとの差に応じたゲート電圧を各
スイッチＳ3に与える。したがって、各定電流回路Ｌ1…
の出力電流ＩOは、直接モニタされてフィードバック制
御される訳である。
じるとともに、スイッチＣを開く。また、非表示期間で
は、各定電流回路Ｌ1，Ｌ2，…，Ｌ255の差動回路は非
出力側に切り換えられており（図２参照）、全ての出力
電流（＝２５５×ＩO）は非出力端４２に集められてい
る。そして、非出力端４２の出力電流は、抵抗体Ｒ'で
電圧に変換され、スイッチＢを経て、差動アンプ３４の
非反転側入力端子に入れられることになる。差動アンプ
３４は、基準電圧Ｖrefとの差に応じたゲート電圧を各
スイッチＳ3に与える。したがって、各定電流回路Ｌ1…
の出力電流ＩOは、直接モニタされてフィードバック制
御される訳である。
【００３６】表示期間 一方、表示期間では、制御回路３６は、スイッチＡ，Ｂ
を開くとともに、スイッチＣを閉じる。この結果、差動
アンプ３４は、反転側及び非反転側の各入力が一致する
ので、その誤差出力はゼロになる。そして、キャパシタ
３５にはスイッチＡ，Ｂを開く直前（すなわち非表示期
間）における差動アンプ３４の出力と同じ電位が蓄えら
れており、これが各スイッチＳ3のゲート電位となる。
したがって、表示期間では、非表示期間の最後の出力電
流に基づいて各定電流回路Ｌ1…の出力電流ＩOが制御さ
れることになる。
を開くとともに、スイッチＣを閉じる。この結果、差動
アンプ３４は、反転側及び非反転側の各入力が一致する
ので、その誤差出力はゼロになる。そして、キャパシタ
３５にはスイッチＡ，Ｂを開く直前（すなわち非表示期
間）における差動アンプ３４の出力と同じ電位が蓄えら
れており、これが各スイッチＳ3のゲート電位となる。
したがって、表示期間では、非表示期間の最後の出力電
流に基づいて各定電流回路Ｌ1…の出力電流ＩOが制御さ
れることになる。
【００３７】要するに、水平／垂直帰線期間やブランキ
ング期間などの非表示期間には、Ｄ／Ａコンバータ１１
はフィードバック制御状態になり、各定電流回路Ｌ1…
のＦＥＴスイッチＳ3のゲート電圧はフィードバック制
御によって最適な値に修正される。また、それ以外の表
示期間には、ホールド状態になって、スイッチＳ3のゲ
ート電圧は一定値に保たれる。
ング期間などの非表示期間には、Ｄ／Ａコンバータ１１
はフィードバック制御状態になり、各定電流回路Ｌ1…
のＦＥＴスイッチＳ3のゲート電圧はフィードバック制
御によって最適な値に修正される。また、それ以外の表
示期間には、ホールド状態になって、スイッチＳ3のゲ
ート電圧は一定値に保たれる。
【００３８】なお、上記実施例では１つのチャンネル
（Ｒｅｄ）のＤ／Ａコンバータ１１に限定して説明した
が、他の２つのチャンネル（Ｇｒｅｅｎ，Ｂｌｕｅ）の
Ｄ／Ａコンバータ１２，１３についてもそれぞれ同様に
本発明を適用可能なこと、及び本発明を適用することに
よってチャンネル間の誤差を好適に除去できるというこ
とは、当業者であれば理解できるであろう。
（Ｒｅｄ）のＤ／Ａコンバータ１１に限定して説明した
が、他の２つのチャンネル（Ｇｒｅｅｎ，Ｂｌｕｅ）の
Ｄ／Ａコンバータ１２，１３についてもそれぞれ同様に
本発明を適用可能なこと、及び本発明を適用することに
よってチャンネル間の誤差を好適に除去できるというこ
とは、当業者であれば理解できるであろう。
【００３９】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
【００４０】
【発明の効果】以上詳記したように、本発明によれば、
電源電圧の変動、周囲温度の変動、ＩＣの製造プロセス
で不可避なチップ内及びチッブ間のばらつきなどの各種
誤差要因も、直接的且つ好適に補償できる、高精度なＤ
／Ａコンバータを提供することができる。本発明のこの
ような効果は、本来出力として用いられる定電流回路の
出力電流を直接モニタすることによって導出される。
電源電圧の変動、周囲温度の変動、ＩＣの製造プロセス
で不可避なチップ内及びチッブ間のばらつきなどの各種
誤差要因も、直接的且つ好適に補償できる、高精度なＤ
／Ａコンバータを提供することができる。本発明のこの
ような効果は、本来出力として用いられる定電流回路の
出力電流を直接モニタすることによって導出される。
【００４１】また、非出力側からの出力はそもそもＧＮ
Ｄで終端されているだけの浪費電力であったが、本発明
では該浪費電力を有効に活用することにもなる。また、
電流値制御だけのための電力消費がないので、わずかで
はあるが節電にもなる。
Ｄで終端されているだけの浪費電力であったが、本発明
では該浪費電力を有効に活用することにもなる。また、
電流値制御だけのための電力消費がないので、わずかで
はあるが節電にもなる。
【００４２】本発明を、例えばパーソナル・コンピュー
タなどのデジタル的なビデオ信号をアナログ変換するた
めのＤ／Ａコンバータに適用した場合、水平及び垂直走
査の帰線期間やブランキング期間などのいわゆる「非表
示期間」を利用して、定電流回路の出力電流量をフィー
ドバック制御すればよい。このような非表示期間では各
定電流回路の出力電流は全て非出力側に切り換えられて
いるので、Ｄ／Ａコンバータのフル・スケールの出力電
流値を直接用いてフィードバック制御できる。
タなどのデジタル的なビデオ信号をアナログ変換するた
めのＤ／Ａコンバータに適用した場合、水平及び垂直走
査の帰線期間やブランキング期間などのいわゆる「非表
示期間」を利用して、定電流回路の出力電流量をフィー
ドバック制御すればよい。このような非表示期間では各
定電流回路の出力電流は全て非出力側に切り換えられて
いるので、Ｄ／Ａコンバータのフル・スケールの出力電
流値を直接用いてフィードバック制御できる。
【図１】図１は、本発明の実施に供されるＤ／Ａコンバ
ータ１１の構成を示した図である。
ータ１１の構成を示した図である。
【図２】図２は、同期信号と出力端４１及び非出力端４
２の各出力電流との関係をタイミング・チャートで示し
た図である。
２の各出力電流との関係をタイミング・チャートで示し
た図である。
【図３】図３は、パーソナル・コンピュータのハードウ
ェア構成のうち、ディスプレイ装置及びその関連個所を
抽出して模式的に示した図である。
ェア構成のうち、ディスプレイ装置及びその関連個所を
抽出して模式的に示した図である。
【図４】図４は、図３のＤ／Ａコンバータ１０周辺の構
成を更に詳しく図解した図である。
成を更に詳しく図解した図である。
【図５】図５(a)は蛍光面上の走査線と帰線期間・ブラ
ンキング期間との関係を模式的に示した図であり、ま
た、図５(b)は水平同期信号１７、垂直同期信号１８、
ブランキング信号１９のタイミング・チャートを示した
図である。
ンキング期間との関係を模式的に示した図であり、ま
た、図５(b)は水平同期信号１７、垂直同期信号１８、
ブランキング信号１９のタイミング・チャートを示した
図である。
【図６】図６は、Ｄ／Ａコンバータ１１の構成を更に詳
しく図解した図である。
しく図解した図である。
【図７】図７は、補償回路３２を実現したＤ／Ａコンバ
ータ１１の一例を示した図である。
ータ１１の一例を示した図である。
１…ＣＰＵ、２…Ｉ／Ｏバス、３…ビデオ・コントロー
ラ、４…ＶＲＡＭ、５…ＬＣＤ、６…ＣＲＴディスプレ
イ、７…ＬＣＤＣ、１０…Ｄ／Ａコンバータ、１１，１
２，１３…Ｄ／Ａコンバータ、１４，１５，１６…バス
信号線、１７…水平同期信号（ｈｓｙｎｃ）、１８…垂
直同期信号（ｖｓｙｎｃ）、１９…ブランキング信号
（ｂｌｎｋ） ２０…映像信号（Ｒ）、２１…映像信号（Ｇ）、２２…
映像信号（Ｂ）、３１…デコーダ、３２…ゲート電圧発
生回路、３３…補償回路、３４…差動アンプ、３５…キ
ャパシタ、３６…制御回路、４１…出力端、４２…非出
力端。
ラ、４…ＶＲＡＭ、５…ＬＣＤ、６…ＣＲＴディスプレ
イ、７…ＬＣＤＣ、１０…Ｄ／Ａコンバータ、１１，１
２，１３…Ｄ／Ａコンバータ、１４，１５，１６…バス
信号線、１７…水平同期信号（ｈｓｙｎｃ）、１８…垂
直同期信号（ｖｓｙｎｃ）、１９…ブランキング信号
（ｂｌｎｋ） ２０…映像信号（Ｒ）、２１…映像信号（Ｇ）、２２…
映像信号（Ｂ）、３１…デコーダ、３２…ゲート電圧発
生回路、３３…補償回路、３４…差動アンプ、３５…キ
ャパシタ、３６…制御回路、４１…出力端、４２…非出
力端。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野沢 徹 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 照喜名 朝男 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 鈴木 康介 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 昭59−215116（ＪＰ，Ａ) 特開 昭64−27321（ＪＰ，Ａ) 特開 昭58−133027（ＪＰ，Ａ) 特開 昭56−166628（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/74
Claims (7)
- 【請求項１】複数の定電流回路の出力電流のそれぞれを
デジタル入力データに応じて出力側又は非出力側に切り
換えて通電させることによって前記出力側から前記デジ
タル入力データに応じたアナログ出力電流を得るＤ／Ａ
コンバータにおいて、全ての定電流回路の出力電流が非
出力側に切り換えられた期間に、該非出力側のアナログ
出力電流に基づいて前記定電流回路の出力電流値をフィ
ードバック制御することを特徴とするＤ／Ａコンバー
タ。 - 【請求項２】複数の定電流回路の出力電流のそれぞれを
デジタル入力データに応じて出力側又は非出力側に切り
換えて通電させることによって前記出力側から前記デジ
タル入力データに応じたアナログ出力電流を得るＤ／Ａ
コンバータにおいて、デジタル入力データが全ての定電
流回路の出力電流を非出力側に切り換える値をとる期間
における非出力側のアナログ出力電流に基づいて前記定
電流回路の出力電流値をフィードバック制御することを
特徴とするＤ／Ａコンバータ。 - 【請求項３】ビデオ・コントローラからデジタル入力デ
ータと水平・垂直同期信号とブランキング信号とを受け
取り、複数の定電流回路の出力電流のそれぞれを前記デ
ジタル入力データに応じて出力側又は非出力側に切り換
えて通電させることによって前記出力側から前記デジタ
ル入力データに応じたアナログ出力電流を得て、表示装
置に出力するためのＤ／Ａコンバータにおいて、全ての
定電流回路の出力電流が非出力側に切り換えられる非表
示期間における非出力側のアナログ出力電流に基づいて
前記定電流回路の出力電流値をフィードバック制御する
ことを特徴とするＤ／Ａコンバータ。 - 【請求項４】前記非表示期間は、前記水平・垂直同期信
号によって示される帰線期間であることを特徴とする請
求項３に記載のＤ／Ａコンバータ。 - 【請求項５】前記非表示期間は、前記ブランキング信号
によって示されるブランキング期間であることを特徴と
する請求項３に記載のＤ／Ａコンバータ。 - 【請求項６】入力したデジタル・データに応じたアナロ
グ出力電流を得るためのＤ／Ａコンバータにおいて、 (a) 入力したデジタル・データに応じた本数の出力信号
をイネーブルにするデコーダと、 (b) それぞれ、印加されたゲート電圧に応じて通過電流
が調整されるスイッチと、前記デコーダから受け取った
出力信号に応じて出力側又は非出力側のいずれか一方に
のみ前記通過電流を流す差動回路を含む、複数の定電流
回路と、 (c) 各定電流回路の出力側を集結した出力端と、 (d) 各定電流回路の非出力側を集結した非出力端と、 (e) 前記非出力端における電流量を電圧に変換するため
の電流−電圧変換手段と、 (f) 前記電流−電圧変換手段の出力電圧を非反転側入力
端子に入れるとともに、所定の基準電圧を反転側入力端
子に入れて、両者の差分に応じた電圧を前記複数の定電
流回路の各スイッチにゲート電圧として与える差動アン
プと、 (g) 前記差動アンプの出力電圧を一時保持可能なキャパ
シタと、 (h) 前記差動アンプとキャパシタとの間を接続／遮断す
るための第１のスイッチと、 (i) 前記電流−電圧変換手段の出力と前記差動アンプの
非反転側入力端子との間を接続／遮断するための第２の
スイッチと、 (j) 前記所定の基準電圧と前記差動アンプの非反転側入
力端子との間を接続／遮断するための第３のスイッチ
と、 (k) 前記第１、第２、及び第３のスイッチの開閉動作を
制御するための制御回路と、 を含むことを特徴とするＤ／Ａコンバータ。 - 【請求項７】前記制御回路は、前記複数の定電流回路の
出力電流の全てが前記非出力端に集結した期間に前記第
１及び第２のスイッチを閉じるとともに前記第３のスイ
ッチを開き、それ以外の期間では前記第１及び第２のス
イッチを開くとともに前記第３のスイッチを閉じること
を特徴とする請求項６に記載のＤ／Ａコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075084A JP3062035B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄ／ａコンバータ |
| KR1019960006766A KR100222160B1 (ko) | 1995-03-31 | 1996-03-14 | D/a 콘버터 |
| US08/627,663 US5703582A (en) | 1995-03-31 | 1996-04-01 | DAC with feedback control for current source bias during non-display period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075084A JP3062035B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288848A JPH08288848A (ja) | 1996-11-01 |
| JP3062035B2 true JP3062035B2 (ja) | 2000-07-10 |
Family
ID=13565966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075084A Expired - Lifetime JP3062035B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄ／ａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5703582A (ja) |
| JP (1) | JP3062035B2 (ja) |
| KR (1) | KR100222160B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW331679B (en) * | 1995-12-22 | 1998-05-11 | Thomson Multimedia Sa | Analog-to-digital converter. |
| US6157332A (en) | 1998-05-01 | 2000-12-05 | Ati Technologies, Inc. | Self-calibrating video digital to analog converter |
| US6208278B1 (en) * | 1999-05-07 | 2001-03-27 | Infineon Technologies North America Corp. | System and method for logarithmic digital to analog conversion |
| US6392574B1 (en) * | 1999-05-07 | 2002-05-21 | Infineon Technologies North America Corp. | System and method for exponential digital to analog conversion |
| US7161513B2 (en) * | 1999-10-19 | 2007-01-09 | Rambus Inc. | Apparatus and method for improving resolution of a current mode driver |
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| JP4510987B2 (ja) * | 2000-03-22 | 2010-07-28 | 川崎マイクロエレクトロニクス株式会社 | Ｄａ変換装置 |
| US6377197B1 (en) * | 2000-08-15 | 2002-04-23 | Nokia Mobile Phones Ltd. | DAC gain compensation for temperature and process variations |
| US6529149B1 (en) * | 2001-10-26 | 2003-03-04 | Intel Corporation | Digital self-calibration of a digital-to-analog converter |
| AU2002364712A1 (en) * | 2001-11-30 | 2003-06-17 | Second Sight, Llc | Floating gate digital-to-analog converter |
| US7023370B2 (en) * | 2002-02-28 | 2006-04-04 | Charles Douglas Murphy | Shared parallel digital-to-analog conversion |
| JP4015152B2 (ja) * | 2002-06-19 | 2007-11-28 | 三菱電機株式会社 | 表示装置 |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| TWI405156B (zh) * | 2003-01-06 | 2013-08-11 | Semiconductor Energy Lab | 電路、顯示裝置及電子機器 |
| JP4053433B2 (ja) * | 2003-01-07 | 2008-02-27 | 株式会社半導体エネルギー研究所 | 電流出力ｄａコンバータ回路、表示装置及び電子機器 |
| TW578390B (en) * | 2003-03-07 | 2004-03-01 | Au Optronics Corp | Current-steering/reproducing digital-to-analog current converter |
| TW588305B (en) | 2003-03-07 | 2004-05-21 | Au Optronics Corp | Data driver used in a current-driving display device |
| US7019676B2 (en) * | 2003-06-12 | 2006-03-28 | Matsushita Electric Industrial Co, Ltd. | D/A converter |
| JP4662698B2 (ja) * | 2003-06-25 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 電流源回路、並びに電流設定方法 |
| TWI292146B (en) * | 2003-08-13 | 2008-01-01 | Via Tech Inc | Display controller and related method for calibrating display driving voltages accordign to input resistance of a monitor |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| US20060238235A1 (en) * | 2005-01-19 | 2006-10-26 | James Wey | Switchable current mirror with feedback |
| TW200721121A (en) * | 2005-06-29 | 2007-06-01 | Koninkl Philips Electronics Nv | Detection of data degeneration within optical discs |
| JP2007187714A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| JP2009303042A (ja) * | 2008-06-16 | 2009-12-24 | Sony Corp | デジタル・アナログ変換回路、固体撮像装置、カメラシステム及びデジタルコードのアナログ変換方法 |
| US7893756B2 (en) * | 2008-11-14 | 2011-02-22 | Agilent Technologies, Inc. | Precision current source |
| JP5298895B2 (ja) * | 2009-02-02 | 2013-09-25 | 富士通セミコンダクター株式会社 | Ｄ／ａ変換器 |
| US8242629B2 (en) * | 2009-02-03 | 2012-08-14 | Transistor Devices, Inc. | Hybrid load systems including a dynamic electronic load and passive resistive load modules |
| JP5251702B2 (ja) * | 2009-04-24 | 2013-07-31 | ソニー株式会社 | Ｄａ変換装置、固体撮像素子、およびカメラシステム |
| JP5418073B2 (ja) * | 2009-08-28 | 2014-02-19 | ソニー株式会社 | Ｄａ変換器及び固体撮像装置 |
| JP5865087B2 (ja) * | 2012-01-18 | 2016-02-17 | ラピスセミコンダクタ株式会社 | 信号発生装置、情報処理装置、及び信号調整方法 |
| JP5743924B2 (ja) * | 2012-02-22 | 2015-07-01 | 株式会社東芝 | Ｄａコンバータ |
| JP5888156B2 (ja) * | 2012-07-11 | 2016-03-16 | 株式会社ソシオネクスト | 半導体集積回路 |
| US10073167B2 (en) * | 2015-05-22 | 2018-09-11 | Texas Instruments Incorporated | High speed illumination driver for TOF applications |
| US11424755B2 (en) * | 2019-10-11 | 2022-08-23 | Regents Of The University Of Minnesota | System and method for a super-resolution digital-to-analog converter based on redundant sensing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641194A (en) * | 1984-08-27 | 1987-02-03 | Rca Corporation | Kinescope driver in a digital video signal processing system |
| US4631518A (en) * | 1984-09-24 | 1986-12-23 | Tektronix, Inc. | Digital-to-analog converter biasing control circuit |
| US4958155A (en) * | 1989-01-31 | 1990-09-18 | Zdzislaw Gulczynski | Ultra fast digital-to-analog converter with independent bit current source calibration |
| US5021784A (en) * | 1989-07-10 | 1991-06-04 | U.S. Philips Corporation | Calibrated current source with ripple reduction |
| US5570090A (en) * | 1994-05-23 | 1996-10-29 | Analog Devices, Incorporated | DAC with digitally-programmable gain and sync level generation |
-
1995
- 1995-03-31 JP JP7075084A patent/JP3062035B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-14 KR KR1019960006766A patent/KR100222160B1/ko not_active IP Right Cessation
- 1996-04-01 US US08/627,663 patent/US5703582A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288848A (ja) | 1996-11-01 |
| KR960036340A (ko) | 1996-10-28 |
| KR100222160B1 (ko) | 1999-10-01 |
| US5703582A (en) | 1997-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3062035B2 (ja) | Ｄ／ａコンバータ | |
| KR0185026B1 (ko) | Lcd 구동회로 | |
| US7148868B2 (en) | Liquid crystal display | |
| JP2994169B2 (ja) | アクティブマトリックス型液晶表示装置 | |
| US6384817B1 (en) | Apparatus for applying voltages to individual columns of pixels in a color electro-optic display device | |
| US7570244B2 (en) | Display device | |
| JP2003280596A (ja) | 表示駆動装置およびそれを用いた表示装置 | |
| US5337070A (en) | Display and the method of driving the same | |
| KR0170003B1 (ko) | 차동 증폭기의 함수 전압의 복합 구동 전압을 발생시키기 위한 lcd 구동 아날로그 비선형 연산 회로 | |
| KR19990062856A (ko) | 액정구동회로 및 액정표시장치 | |
| US11120772B1 (en) | Source driving circuit, display apparatus and operation method of display apparatus | |
| JP2005502073A (ja) | 自己較正型画像表示装置 | |
| JP2007334276A (ja) | グレイスケール電圧源のための出力バッファー | |
| JP3045266B2 (ja) | 液晶表示装置の駆動回路 | |
| JPH1093436A (ja) | デジタル・アナログ変換回路 | |
| KR19990023720A (ko) | 액정 표시 장치 | |
| KR100251151B1 (ko) | 디스플레이소자의비선형특성보정장치및그보정방법 | |
| JP2002169501A (ja) | インピーダンス変換装置とそれを備えた表示装置の駆動装置 | |
| KR100672621B1 (ko) | 액정표시장치의 구동회로 | |
| JPH10177368A (ja) | サンプリングホールド回路 | |
| KR960014499B1 (ko) | 표시장치의 구동회로 | |
| KR100487309B1 (ko) | Ｌｃｄ 프로젝션 티브이의 감마 ＆ 화이트 밸런스조정장치 및 그 방법 | |
| KR100271093B1 (ko) | 박막 트랜지스터 액정 표시 장치의 구동회로 | |
| JP3400086B2 (ja) | 駆動回路装置 | |
| JPH02187789A (ja) | アクティブマトリクス型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 14 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |