JPH09198015A - ビデオ表示装置用の自動較正されたディジタル／アナログ変換器 - Google Patents
ビデオ表示装置用の自動較正されたディジタル／アナログ変換器Info
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- JPH09198015A JPH09198015A JP8338726A JP33872696A JPH09198015A JP H09198015 A JPH09198015 A JP H09198015A JP 8338726 A JP8338726 A JP 8338726A JP 33872696 A JP33872696 A JP 33872696A JP H09198015 A JPH09198015 A JP H09198015A
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【課題】 本発明は、Ｄ／Ａ変換器間の一致、及び、各
Ｄ／Ａ変換器の精度の改良を目的とする。 【解決手段】 本発明の液晶表示装置ドライバのＮ個の
電流加算形の各Ｄ／Ａ変換器は、画素ビデオ情報を与え
るアナログ信号を発生する。Ｄ／Ａ変換器の誤差サンプ
リング期間において、変換されるべきデータがフルスケ
ールのときに発生されたＤ／Ａ変換器の出力信号は、比
較器で基準電圧と比較される。誤差信号はサンプル化さ
れ、キャパシタに発生された制御信号を変えるため使用
される。制御電圧は、電流ミラーの形でＤ／Ａ変換器の
電流ソースを制御する。基準電圧はＤ／Ａ変換器の各比
較器に対し共通に結合される。
Ｄ／Ａ変換器の精度の改良を目的とする。 【解決手段】 本発明の液晶表示装置ドライバのＮ個の
電流加算形の各Ｄ／Ａ変換器は、画素ビデオ情報を与え
るアナログ信号を発生する。Ｄ／Ａ変換器の誤差サンプ
リング期間において、変換されるべきデータがフルスケ
ールのときに発生されたＤ／Ａ変換器の出力信号は、比
較器で基準電圧と比較される。誤差信号はサンプル化さ
れ、キャパシタに発生された制御信号を変えるため使用
される。制御電圧は、電流ミラーの形でＤ／Ａ変換器の
電流ソースを制御する。基準電圧はＤ／Ａ変換器の各比
較器に対し共通に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、輝度信
号を表示装置の画素に供給するため、特に、液晶ディス
プレイ（ＬＣＤ）の画素に供給するため使用されるディ
ジタル／アナログ変換器に係る。
号を表示装置の画素に供給するため、特に、液晶ディス
プレイ（ＬＣＤ）の画素に供給するため使用されるディ
ジタル／アナログ変換器に係る。
【０００２】
【従来の技術】ＬＣＤのような表示装置は、マトリック
ス、又は、水平方向の行及び垂直方向の列に配置された
画素の配列により構成される。表示されるべきビデオ情
報は、画素の各列に個別に関連したデータラインに輝度
（グレイスケール）信号として供給される。画素の行は
順次走査され、活性化された行内の画素の容量は、個別
の列に供給された輝度信号のレベルに従って種々の輝度
レベルに変えられる。
ス、又は、水平方向の行及び垂直方向の列に配置された
画素の配列により構成される。表示されるべきビデオ情
報は、画素の各列に個別に関連したデータラインに輝度
（グレイスケール）信号として供給される。画素の行は
順次走査され、活性化された行内の画素の容量は、個別
の列に供給された輝度信号のレベルに従って種々の輝度
レベルに変えられる。
【０００３】プラス(Plus)他による発明の名称“輝度信
号の表示装置への供給用システムと、そのための比較
器”の米国特許第５，１７０，１５５号明細書には、Ｌ
ＣＤアレイのデータライン又は列ドライバの一例が示さ
れている。上記プラス他の引例の配置において、ビデオ
情報は、出力ラインを有するメモリにディジタル形式で
記憶される。出力ラインの各グループは、記憶されたデ
ィジタル情報を対応するディジタル／アナログ（Ｄ／
Ａ）変換器に供給する。Ｄ／Ａ変換器の出力信号は、Ｌ
ＣＤアレイの対応するデータラインを駆動する対応した
データラインドライバに結合される。
号の表示装置への供給用システムと、そのための比較
器”の米国特許第５，１７０，１５５号明細書には、Ｌ
ＣＤアレイのデータライン又は列ドライバの一例が示さ
れている。上記プラス他の引例の配置において、ビデオ
情報は、出力ラインを有するメモリにディジタル形式で
記憶される。出力ラインの各グループは、記憶されたデ
ィジタル情報を対応するディジタル／アナログ（Ｄ／
Ａ）変換器に供給する。Ｄ／Ａ変換器の出力信号は、Ｌ
ＣＤアレイの対応するデータラインを駆動する対応した
データラインドライバに結合される。
【０００４】スガワ他による発明の名称“ディジタル／
アナログ変換器”の米国特許第４，８２７，２６０号明
細書には、電流セグメント又は電流加算形のＤ／Ａ変換
器と呼ばれるビデオ信号処理用のＤ／Ａ変換器が記載さ
れている。ｎビットのデータ語に対し、２n-1 個の同一
の電流源が２n-1 個のスイッチにより制御される。上記
スイッチは、データ語のビットの状態に従って選択的に
ターンオンされる。導通性スイッチと関係した電流源の
電流は、和電流を生成するため電流加算抵抗で合成され
る。和電流の値は、データ語の値が１ずつ増加すると
き、一方の電流源の電流の値だけ増加する。和電流に比
例するアナログ出力電圧は抵抗で発生される。
アナログ変換器”の米国特許第４，８２７，２６０号明
細書には、電流セグメント又は電流加算形のＤ／Ａ変換
器と呼ばれるビデオ信号処理用のＤ／Ａ変換器が記載さ
れている。ｎビットのデータ語に対し、２n-1 個の同一
の電流源が２n-1 個のスイッチにより制御される。上記
スイッチは、データ語のビットの状態に従って選択的に
ターンオンされる。導通性スイッチと関係した電流源の
電流は、和電流を生成するため電流加算抵抗で合成され
る。和電流の値は、データ語の値が１ずつ増加すると
き、一方の電流源の電流の値だけ増加する。和電流に比
例するアナログ出力電圧は抵抗で発生される。
【０００５】一例として、かなり多数、例えば、４０個
の電流加算形Ｄ／Ａ変換器は、対応する４０個のデータ
ラインドライバにビデオ情報を同時に供給するため使用
される。かかるＤ／Ａ変換器の並列動作は、所定の行に
関係した画素情報を更新するためより短い時間を与える
点が有利である。ＬＣＤ表示装置用のＤ／Ａ変換器は、
例えば、０．２５％よりも高い精度を必要とする。しか
し、所定のデータ語に対するＤ／Ａ変換器の出力電圧
は、更に高い精度で一致することが要求される。かかる
一致精度は、均一であると想定される表示された画像の
一部における妨害性の色調又はグレイスケール変動の知
覚を回避するために要求される。
の電流加算形Ｄ／Ａ変換器は、対応する４０個のデータ
ラインドライバにビデオ情報を同時に供給するため使用
される。かかるＤ／Ａ変換器の並列動作は、所定の行に
関係した画素情報を更新するためより短い時間を与える
点が有利である。ＬＣＤ表示装置用のＤ／Ａ変換器は、
例えば、０．２５％よりも高い精度を必要とする。しか
し、所定のデータ語に対するＤ／Ａ変換器の出力電圧
は、更に高い精度で一致することが要求される。かかる
一致精度は、均一であると想定される表示された画像の
一部における妨害性の色調又はグレイスケール変動の知
覚を回避するために要求される。
【０００６】
【発明が解決しようとする課題】典型的に、電流加算形
の単一のＤ／Ａ変換器は、電流源Ｄ／Ａ変換器の間で処
理パラメータの有意な偏りを回避するため、コモンセン
トロイド配置技術を使用して構成される。しかし、ＬＣ
Ｄの駆動回路には多数のＤ／Ａ変換器が必要とされるの
で、かかるＤ／Ａ変換器の全ての電流源に関し上記のコ
モンセントロイド配置を実現することは実際的ではな
い。更に、別個のＤ／Ａ変換器は、例えば、１％を超え
る不正確さを伴う場合があるので、各Ｄ／Ａ変換器の加
算抵抗は一致しない可能性がある。Ｄ／Ａ変換器の精度
を改良するため、ＬＣＤ表示装置の動作中に、Ｄ／Ａ変
換器を自動的かつ定期的に較正することが望ましい。
の単一のＤ／Ａ変換器は、電流源Ｄ／Ａ変換器の間で処
理パラメータの有意な偏りを回避するため、コモンセン
トロイド配置技術を使用して構成される。しかし、ＬＣ
Ｄの駆動回路には多数のＤ／Ａ変換器が必要とされるの
で、かかるＤ／Ａ変換器の全ての電流源に関し上記のコ
モンセントロイド配置を実現することは実際的ではな
い。更に、別個のＤ／Ａ変換器は、例えば、１％を超え
る不正確さを伴う場合があるので、各Ｄ／Ａ変換器の加
算抵抗は一致しない可能性がある。Ｄ／Ａ変換器の精度
を改良するため、ＬＣＤ表示装置の動作中に、Ｄ／Ａ変
換器を自動的かつ定期的に較正することが望ましい。
【０００７】
【課題を解決するための手段】新規な特徴を具現化する
所定のＤ／Ａ変換器において、電流源は、制御信号によ
り電流ミラー配置内で共通に制御される。Ｄ／Ａ変換器
は、フルスケールの出力電圧を基準電圧と比較すること
により自動的に較正される。生成された誤差信号は、サ
ンプル・ホールド配置に供給される。サンプル・ホール
ド配置のキャパシタに発生させられた電圧は、フィード
バック又はサーボループ内に電流源制御信号を発生する
ため使用される。制御信号の変化は、一定の電流比を維
持するような態様で同じ比により電流源の各電流を変化
させる。
所定のＤ／Ａ変換器において、電流源は、制御信号によ
り電流ミラー配置内で共通に制御される。Ｄ／Ａ変換器
は、フルスケールの出力電圧を基準電圧と比較すること
により自動的に較正される。生成された誤差信号は、サ
ンプル・ホールド配置に供給される。サンプル・ホール
ド配置のキャパシタに発生させられた電圧は、フィード
バック又はサーボループ内に電流源制御信号を発生する
ため使用される。制御信号の変化は、一定の電流比を維
持するような態様で同じ比により電流源の各電流を変化
させる。
【０００８】新規の特徴によれば、同じ基準電圧が各Ｄ
／Ａ変換器に関して共通に使用される。従って、Ｄ／Ａ
変換器の間のあらゆる精度の不一致が実質的に低減され
る利点が得られる。
／Ａ変換器に関して共通に使用される。従って、Ｄ／Ａ
変換器の間のあらゆる精度の不一致が実質的に低減され
る利点が得られる。
【０００９】
【発明の実施の形態】本発明の一面を具体化する複数の
ディジタル／アナログ変換器は、ビデオ表示機器の複数
のデータラインドライバに供給される複数のアナログ出
力信号を発生する。複数の開閉回路網が含まれる。所定
の開閉回路網は、所定のディジタル／アナログ変換器と
関係し、対応する入力データ語に応答する。所定の開閉
回路網は、データ語のビットの重みに従って、対応する
アナログ出力信号を生成する。所定のディジタル／アナ
ログ変換器に関連した比較器は、基準信号と、所定のデ
ィジタル／アナログ変換器のアナログ出力信号を表わす
信号とに応答する。比較器は、基準信号と、アナログ出
力信号を表わす信号との差に従って、誤差信号を発生す
る。複数のディジタル／アナログ変換器の夫々に各誤差
信号を発生させるため同じ基準信号が使用される。所定
のディジタル／アナログ変換器と関係した誤差信号は、
サーボループの形で所定のディジタル／アナログ変換器
の出力信号を自動的に調整するため所定のディジタル／
アナログ変換器の開閉回路網に結合される。
ディジタル／アナログ変換器は、ビデオ表示機器の複数
のデータラインドライバに供給される複数のアナログ出
力信号を発生する。複数の開閉回路網が含まれる。所定
の開閉回路網は、所定のディジタル／アナログ変換器と
関係し、対応する入力データ語に応答する。所定の開閉
回路網は、データ語のビットの重みに従って、対応する
アナログ出力信号を生成する。所定のディジタル／アナ
ログ変換器に関連した比較器は、基準信号と、所定のデ
ィジタル／アナログ変換器のアナログ出力信号を表わす
信号とに応答する。比較器は、基準信号と、アナログ出
力信号を表わす信号との差に従って、誤差信号を発生す
る。複数のディジタル／アナログ変換器の夫々に各誤差
信号を発生させるため同じ基準信号が使用される。所定
のディジタル／アナログ変換器と関係した誤差信号は、
サーボループの形で所定のディジタル／アナログ変換器
の出力信号を自動的に調整するため所定のディジタル／
アナログ変換器の開閉回路網に結合される。
【００１０】本発明の他の面によれば、電流加算形ディ
ジタル／アナログ変換器は、電流ミラー配置内で共通に
制御され、入力データ語に従って選択された複数の開閉
された電流源を含む。アナログ出力信号は、選択された
電流源の電流から生成される。比較器は、基準信号と、
出力信号を表わす信号との間の差に従って誤差信号を発
生するため、基準信号と、出力信号を表わす信号とに応
答する。誤差信号は、サーボループの形でアナログ出力
信号を自動的に調整する電流ミラー配置に結合される。
ジタル／アナログ変換器は、電流ミラー配置内で共通に
制御され、入力データ語に従って選択された複数の開閉
された電流源を含む。アナログ出力信号は、選択された
電流源の電流から生成される。比較器は、基準信号と、
出力信号を表わす信号との間の差に従って誤差信号を発
生するため、基準信号と、出力信号を表わす信号とに応
答する。誤差信号は、サーボループの形でアナログ出力
信号を自動的に調整する電流ミラー配置に結合される。
【００１１】
【実施例】図１において、表示されるべき画像情報を表
わすビデオ信号は、例えば、アンテナ１２から受信され
る。アナログ回路１１は、アナログ／ディジタル変換器
（Ａ／Ｄ）１４への入力信号としてビデオ信号をライン
１３に供給する。アナログ回路１１からのテレビジョン
信号は、水平方向のｍ＝５６０行、垂直方向のｎ＝９６
０列に配置された液晶セル１６ａのような多数の画素に
より構成された液晶アレイ１６に表示される。液晶アレ
イ１６は、液晶セル１６ａの各垂直列に対し１本のｎ＝
９６０列のデータライン１７と、液晶セル１６ａの各水
平行に対し１本のｍ＝５６０行の選択ライン１８とを含
む。
わすビデオ信号は、例えば、アンテナ１２から受信され
る。アナログ回路１１は、アナログ／ディジタル変換器
（Ａ／Ｄ）１４への入力信号としてビデオ信号をライン
１３に供給する。アナログ回路１１からのテレビジョン
信号は、水平方向のｍ＝５６０行、垂直方向のｎ＝９６
０列に配置された液晶セル１６ａのような多数の画素に
より構成された液晶アレイ１６に表示される。液晶アレ
イ１６は、液晶セル１６ａの各垂直列に対し１本のｎ＝
９６０列のデータライン１７と、液晶セル１６ａの各水
平行に対し１本のｍ＝５６０行の選択ライン１８とを含
む。
【００１２】Ａ／Ｄ変換器１４は、輝度レベル又はグレ
イスケールを、出力ライン２２の４０個のグループを有
するメモリ２１に供給する出力バス１９を含む。メモリ
２１の出力ライン２２の各グループは、記憶されたディ
ジタル情報を、本発明の特徴を具体化する対応するディ
ジタル／アナログ変換器（Ｄ／Ａ）２３に供給する。出
力ライン２２の４０個のグループには、夫々、４０個の
Ｄ／Ａ変換器が対応する。所定のＤ／Ａ変換器２３の出
力信号ＯＵＴは、対応するライン３１を介して、信号Ｏ
ＵＴを格納する対応したデマルチプレクサ及びデータラ
インドライバ１００に結合される。
イスケールを、出力ライン２２の４０個のグループを有
するメモリ２１に供給する出力バス１９を含む。メモリ
２１の出力ライン２２の各グループは、記憶されたディ
ジタル情報を、本発明の特徴を具体化する対応するディ
ジタル／アナログ変換器（Ｄ／Ａ）２３に供給する。出
力ライン２２の４０個のグループには、夫々、４０個の
Ｄ／Ａ変換器が対応する。所定のＤ／Ａ変換器２３の出
力信号ＯＵＴは、対応するライン３１を介して、信号Ｏ
ＵＴを格納する対応したデマルチプレクサ及びデータラ
インドライバ１００に結合される。
【００１３】所定のビデオライン時間中の１３マイクロ
秒の期間中に、４０台のＤ／Ａ変換器２３の信号ＯＵＴ
が生成される。その結果として、信号ＯＵＴは、９６０
個のデマルチプレクサ及びデータラインドライバ１００
の夫々に記憶される。変換サイクルの間の時間は、１．
２４マイクロ秒である。選択ラインスキャナ６０は、従
来の方法で所定のアレイ１６の行を選択する選択ライン
１８に行選択信号を発生する。９６０本のデータライン
１７に発生された電圧は、３２マイクロ秒のライン時間
中に、選択された行の画素１６ａに供給される。
秒の期間中に、４０台のＤ／Ａ変換器２３の信号ＯＵＴ
が生成される。その結果として、信号ＯＵＴは、９６０
個のデマルチプレクサ及びデータラインドライバ１００
の夫々に記憶される。変換サイクルの間の時間は、１．
２４マイクロ秒である。選択ラインスキャナ６０は、従
来の方法で所定のアレイ１６の行を選択する選択ライン
１８に行選択信号を発生する。９６０本のデータライン
１７に発生された電圧は、３２マイクロ秒のライン時間
中に、選択された行の画素１６ａに供給される。
【００１４】上記の如く、所定のデマルチプレクサ及び
データラインドライバ１００は、対応する信号ＯＵＴを
記憶し、記憶された信号ＯＵＴを対応するデータライン
１７に転送するため使用される。各データライン１７は
画素セル１６ａの５６０本の行に供給される。デマルチ
プレクサ及びデータラインドライバ１００は、チョップ
ドランプ増幅器として動作する。基準ランプ信号ＲＥＦ
−ＲＡＭＰ及び信号ＯＵＴは、出力トランジスタＭＮ６
を制御する比較器２４に供給される。データランプ電圧
ＤＡＴＡ−ＲＡＭＰは、比較器２４がトランジスタＭＮ
６の動作を禁止する時点まで、各ビデオラインの時間中
にトランジスタＭＮ６によりデータライン１７に供給さ
れる。比較器２４がトランジスタＭＮ６を動作禁止状態
にする時点は、信号ＯＵＴの大きさにより決められる。
かくして、画素電圧は信号ＯＵＴにより定められる。デ
マルチプレクサ及びデータラインドライバ１００と類似
した配置の一例は、上記引例のプラス他の特許に詳細に
説明される。
データラインドライバ１００は、対応する信号ＯＵＴを
記憶し、記憶された信号ＯＵＴを対応するデータライン
１７に転送するため使用される。各データライン１７は
画素セル１６ａの５６０本の行に供給される。デマルチ
プレクサ及びデータラインドライバ１００は、チョップ
ドランプ増幅器として動作する。基準ランプ信号ＲＥＦ
−ＲＡＭＰ及び信号ＯＵＴは、出力トランジスタＭＮ６
を制御する比較器２４に供給される。データランプ電圧
ＤＡＴＡ−ＲＡＭＰは、比較器２４がトランジスタＭＮ
６の動作を禁止する時点まで、各ビデオラインの時間中
にトランジスタＭＮ６によりデータライン１７に供給さ
れる。比較器２４がトランジスタＭＮ６を動作禁止状態
にする時点は、信号ＯＵＴの大きさにより決められる。
かくして、画素電圧は信号ＯＵＴにより定められる。デ
マルチプレクサ及びデータラインドライバ１００と類似
した配置の一例は、上記引例のプラス他の特許に詳細に
説明される。
【００１５】図２は、新規な特徴を具体化する図１の自
己較正されたＤ／Ａ変換器２３の一つを詳細に示す図で
ある。図１及び図２において同様の記号及び数字は、同
じ項目又は機能を表わす。図２の自己較正された各Ｄ／
Ａ変換器２３は、画素ビデオ情報を含む８ビットデータ
語Ｗをアナログ電圧ＯＵＴに変換する。各Ｄ／Ａ変換器
２３は、例えば、コモンセントロイド配置を用いて互い
に一致するよう構成された２8 −１＝２５５個の開閉電
流源１２０を含む。各開閉電流源１２０は、Ｐ形金属酸
化物半導体（ＰＭＯＳ）トランジスタにより形成された
非開閉電流源トランジスタ１１０を含む。各トランジス
タ１１０は、共通ライン１１０ａを介して電源電圧＋５
Ｖに接続されたソース電極と、ライン１１０ｂを介して
他のトランジスタ１１０のゲート電極と共通して接続さ
れたゲート電極とを有する。ライン１１０ｂは電流制御
ＰＭＯＳトランジスタ１１１のドレイン電極に接続され
る。トランジスタ１１１は、互いに結合されたゲート電
極とドレイン電極とを有する。トランジスタ１１１内の
制御電流Ｉ１１１は、電流ミラーの方法で各トランジス
タ１１０内の電流Ｉ１１０の大きさを制御する。各電流
Ｉ１１０は、同じ大きさを有し、Ｄ／Ａ変換器２３の他
のトランジスタ１１０の各電流Ｉ１１０を追尾する。
己較正されたＤ／Ａ変換器２３の一つを詳細に示す図で
ある。図１及び図２において同様の記号及び数字は、同
じ項目又は機能を表わす。図２の自己較正された各Ｄ／
Ａ変換器２３は、画素ビデオ情報を含む８ビットデータ
語Ｗをアナログ電圧ＯＵＴに変換する。各Ｄ／Ａ変換器
２３は、例えば、コモンセントロイド配置を用いて互い
に一致するよう構成された２8 −１＝２５５個の開閉電
流源１２０を含む。各開閉電流源１２０は、Ｐ形金属酸
化物半導体（ＰＭＯＳ）トランジスタにより形成された
非開閉電流源トランジスタ１１０を含む。各トランジス
タ１１０は、共通ライン１１０ａを介して電源電圧＋５
Ｖに接続されたソース電極と、ライン１１０ｂを介して
他のトランジスタ１１０のゲート電極と共通して接続さ
れたゲート電極とを有する。ライン１１０ｂは電流制御
ＰＭＯＳトランジスタ１１１のドレイン電極に接続され
る。トランジスタ１１１は、互いに結合されたゲート電
極とドレイン電極とを有する。トランジスタ１１１内の
制御電流Ｉ１１１は、電流ミラーの方法で各トランジス
タ１１０内の電流Ｉ１１０の大きさを制御する。各電流
Ｉ１１０は、同じ大きさを有し、Ｄ／Ａ変換器２３の他
のトランジスタ１１０の各電流Ｉ１１０を追尾する。
【００１６】所定の開閉電流源１２０において、電流源
トランジスタ１１０は、対応するＰＭＯＳスイッチトラ
ンジスタ１１３のソース電極と、対応するＰＭＯＳスイ
ッチトランジスタ１１４のソース電極とに接続される。
トランジスタ１１４のドレイン電極は、電流ミラー配置
１１７の電流加算Ｎ形金属酸化物半導体（ＮＭＯＳ）ト
ランジスタ１１６のドレイン電極に対し共通に接続され
る。各トランジスタ１１３のドレイン電極は、接地基準
端子１１８に接続される。
トランジスタ１１０は、対応するＰＭＯＳスイッチトラ
ンジスタ１１３のソース電極と、対応するＰＭＯＳスイ
ッチトランジスタ１１４のソース電極とに接続される。
トランジスタ１１４のドレイン電極は、電流ミラー配置
１１７の電流加算Ｎ形金属酸化物半導体（ＮＭＯＳ）ト
ランジスタ１１６のドレイン電極に対し共通に接続され
る。各トランジスタ１１３のドレイン電極は、接地基準
端子１１８に接続される。
【００１７】開閉電流源１２０は、語Ｗの８ビットによ
り夫々制御された８個のグループに構造化される。所定
のグループに含まれる開閉電流源１２０の数は、グルー
プ内の開閉電流源１２０を制御する語Ｗの対応するビッ
トの重みにより判定される。かくして、例えば、１２７
個の開閉電流源１２０は、語Ｗの最上位ビットＭＳＢに
より制御され、一方、１個の開閉電流源１２０は、語Ｗ
の最下位ビットＬＳＢにより制御される。Ｄ／Ａ変換器
２３には、全部で２５５個の開閉電流源１２０が存在す
る。
り夫々制御された８個のグループに構造化される。所定
のグループに含まれる開閉電流源１２０の数は、グルー
プ内の開閉電流源１２０を制御する語Ｗの対応するビッ
トの重みにより判定される。かくして、例えば、１２７
個の開閉電流源１２０は、語Ｗの最上位ビットＭＳＢに
より制御され、一方、１個の開閉電流源１２０は、語Ｗ
の最下位ビットＬＳＢにより制御される。Ｄ／Ａ変換器
２３には、全部で２５５個の開閉電流源１２０が存在す
る。
【００１８】開閉電流源１２０の所定のグループの各ト
ランジスタ１１４のゲート電極は、対応するインバータ
ゲート１２１の出力に対し共通に接続される。インバー
タゲート１２１は、語Ｗの対応するビットが論理レベル
のハイであるとき、トランジスタ１１４をターンオンす
る形で論理レベルのローを供給する。従って、各トラン
ジスタ１１０の電流Ｉ１１０は、対応するトランジスタ
１１４を介して電流加算トランジスタ１１６に結合さ
れ、トランジスタ１１６内の電流Ｉ１１６に寄与する。
かくして、トランジスタ１１６内の電流Ｉ１１６は、語
Ｗの制御ビットの重みにより定められた量だけ増加させ
られる。
ランジスタ１１４のゲート電極は、対応するインバータ
ゲート１２１の出力に対し共通に接続される。インバー
タゲート１２１は、語Ｗの対応するビットが論理レベル
のハイであるとき、トランジスタ１１４をターンオンす
る形で論理レベルのローを供給する。従って、各トラン
ジスタ１１０の電流Ｉ１１０は、対応するトランジスタ
１１４を介して電流加算トランジスタ１１６に結合さ
れ、トランジスタ１１６内の電流Ｉ１１６に寄与する。
かくして、トランジスタ１１６内の電流Ｉ１１６は、語
Ｗの制御ビットの重みにより定められた量だけ増加させ
られる。
【００１９】上記の開閉電流源１２０のグループの各ト
ランジスタ１１３のゲート電極は、対応するインバータ
ゲート１２２の出力に対し共通に接続される。インバー
タゲート１２２は、語Ｗの対応するビットが論理レベル
のハイにあるとき、論理レベルのハイを供給する。従っ
て、トランジスタ１１３はターンオフされる。一方、対
応するインバータゲート１２１は、語Ｗの対応するビッ
トが論理レベルのローであるとき、論理レベルのハイを
供給する。従って、トランジスタ１１４はターンオフさ
れ、トランジスタ１１３は、各トランジスタ１１０内の
電流Ｉ１１０を電流加算トランジスタ１１６から減結合
する態様でターンオンされる。かくして、電流Ｉ１１０
は、語Ｗのビットが論理レベルのローであるとき、トラ
ンジスタ１１６内の電流Ｉ１１６に寄与しない。
ランジスタ１１３のゲート電極は、対応するインバータ
ゲート１２２の出力に対し共通に接続される。インバー
タゲート１２２は、語Ｗの対応するビットが論理レベル
のハイにあるとき、論理レベルのハイを供給する。従っ
て、トランジスタ１１３はターンオフされる。一方、対
応するインバータゲート１２１は、語Ｗの対応するビッ
トが論理レベルのローであるとき、論理レベルのハイを
供給する。従って、トランジスタ１１４はターンオフさ
れ、トランジスタ１１３は、各トランジスタ１１０内の
電流Ｉ１１０を電流加算トランジスタ１１６から減結合
する態様でターンオンされる。かくして、電流Ｉ１１０
は、語Ｗのビットが論理レベルのローであるとき、トラ
ンジスタ１１６内の電流Ｉ１１６に寄与しない。
【００２０】電流Ｉ１１０が、語Ｗの制御ビットの状態
とは無関係にトランジスタ１１３及び１１４の一方の中
を妨害されずに流れ続ける点が有利である。このような
形で、あらゆる電流切換えの妨害が低減される利点が得
られる。Ｄ／Ａ変換器２３内の各電流Ｉ１１０がトラン
ジスタ１１６に結合されたとき、電圧ＯＵＴのフルスケ
ールは得られる。この状況は、語Ｗの８ビット全てがハ
イ状態にあるとき発生する。電流Ｉ１１０がトランジス
タ１１６に結合されていないとき、零スケールが発生す
る。この状況は、語Ｗの８ビットがロー状態にあるとき
生じる。
とは無関係にトランジスタ１１３及び１１４の一方の中
を妨害されずに流れ続ける点が有利である。このような
形で、あらゆる電流切換えの妨害が低減される利点が得
られる。Ｄ／Ａ変換器２３内の各電流Ｉ１１０がトラン
ジスタ１１６に結合されたとき、電圧ＯＵＴのフルスケ
ールは得られる。この状況は、語Ｗの８ビット全てがハ
イ状態にあるとき発生する。電流Ｉ１１０がトランジス
タ１１６に結合されていないとき、零スケールが発生す
る。この状況は、語Ｗの８ビットがロー状態にあるとき
生じる。
【００２１】和電流Ｉ１１６は、電流ミラーの形でトラ
ンジスタ１２３内の和電流Ｉ１２３を制御する。次に、
データ語Ｗの値が１だけ増加したとき、和電流Ｉ１２３
は電流Ｉ１１０に比例した値だけ増加する。電流Ｉ１２
３は、反転増幅器１２５の反転端子１２４に結合され
る。反転増幅器１２５の出力端子１２６は、抵抗Ｒを介
して端子１２４に接続される。１．５Ｖのレベル偏移電
圧は、増幅器１２５の非反転入力端子に結合される。従
って、増幅器１２５のアナログ出力電圧ＯＵＴは、１．
５Ｖ＋（抵抗Ｒの値により乗算された和電流Ｉ１２３の
値）と一致する。語Ｗの各ビットの値が零であるとき、
電圧ＯＵＴは１．５Ｖと一致する。かくして、電圧１．
５Ｖは、電圧ＯＵＴの零スケールレベルを決める。
ンジスタ１２３内の和電流Ｉ１２３を制御する。次に、
データ語Ｗの値が１だけ増加したとき、和電流Ｉ１２３
は電流Ｉ１１０に比例した値だけ増加する。電流Ｉ１２
３は、反転増幅器１２５の反転端子１２４に結合され
る。反転増幅器１２５の出力端子１２６は、抵抗Ｒを介
して端子１２４に接続される。１．５Ｖのレベル偏移電
圧は、増幅器１２５の非反転入力端子に結合される。従
って、増幅器１２５のアナログ出力電圧ＯＵＴは、１．
５Ｖ＋（抵抗Ｒの値により乗算された和電流Ｉ１２３の
値）と一致する。語Ｗの各ビットの値が零であるとき、
電圧ＯＵＴは１．５Ｖと一致する。かくして、電圧１．
５Ｖは、電圧ＯＵＴの零スケールレベルを決める。
【００２２】新規な特徴を具体化する自己較正回路１３
０は、増幅器の出力端子１２６に接続された反転入力端
子と、図１に示されたＶＲＥＦに対応する基準電圧ＶＲ
ＥＦのソース（図示しない）に接続された非反転入力端
子とを有する差動誤差増幅器１３１を含む。増幅器１３
１は、ＮＭＯＳ負荷トランジスタ１３８及び１３９のペ
アに夫々結合されたＰＭＯＳトランジスタ１３２及び１
３３の差動ペアを含む。直列接続されたＰＭＯＳトラン
ジスタ１３５、電流制御抵抗１３７、及び、トランジス
タ１３４は、電流ミラーの方法でトランジスタ１３６を
介してトランジスタ１３２及び１３３内の電流の合計を
制御する。
０は、増幅器の出力端子１２６に接続された反転入力端
子と、図１に示されたＶＲＥＦに対応する基準電圧ＶＲ
ＥＦのソース（図示しない）に接続された非反転入力端
子とを有する差動誤差増幅器１３１を含む。増幅器１３
１は、ＮＭＯＳ負荷トランジスタ１３８及び１３９のペ
アに夫々結合されたＰＭＯＳトランジスタ１３２及び１
３３の差動ペアを含む。直列接続されたＰＭＯＳトラン
ジスタ１３５、電流制御抵抗１３７、及び、トランジス
タ１３４は、電流ミラーの方法でトランジスタ１３６を
介してトランジスタ１３２及び１３３内の電流の合計を
制御する。
【００２３】誤差増幅器１３１の出力端子１４０は、誤
差サンプリングスイッチングＮＭＯＳトランジスタ１４
１を介して、寄生容量でも構わない小さいサンプリング
容量ＣＰ１に結合される。容量ＣＰ１は、スイッチング
ＮＭＯＳトランジスタ１４２を介して第２の積分容量Ｃ
Ｐ２に結合される。トランジスタ１４１及び１４２は、
相補形制御信号ＳＡＭＰ及びＳＡＭＰ−ＩＮＶＥＲＳＥ
により夫々制御される。クランプトランジスタ１５０
は、端子１４０と接合端子１５１との間に接続される。
接合端子１５１は、トランジスタ１３２と１３９との間
に接続される。
差サンプリングスイッチングＮＭＯＳトランジスタ１４
１を介して、寄生容量でも構わない小さいサンプリング
容量ＣＰ１に結合される。容量ＣＰ１は、スイッチング
ＮＭＯＳトランジスタ１４２を介して第２の積分容量Ｃ
Ｐ２に結合される。トランジスタ１４１及び１４２は、
相補形制御信号ＳＡＭＰ及びＳＡＭＰ−ＩＮＶＥＲＳＥ
により夫々制御される。クランプトランジスタ１５０
は、端子１４０と接合端子１５１との間に接続される。
接合端子１５１は、トランジスタ１３２と１３９との間
に接続される。
【００２４】Ｄ／Ａ変換器２３の周期的な誤差サンプリ
ングは、連続的なディジタル／アナログ変換期間１６１
の間の信号ＳＡＭＰ−ＩＮＶＥＲＳＥの誤差サンプリン
グ期間１６０中に行われる。誤差サンプリング期間１６
０の間に、サンプリング制御信号ＳＡＭＰのパルスがト
ランジスタ１４１をターンオンし、相補形のサンプリン
グ制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ
１４２をターンオフする。サンプリング期間１６０の間
に、全てのビットが論理ハイ状態にある語Ｗを生成する
ため、信号ＳＡＭＰが図１のメモリ２１の出力段（図示
しない）に供給される。信号ＳＡＭＰ−ＩＮＶＥＲＳＥ
は、誤差信号ＥＲＲＯＲが端子１４０に発生させられる
ようにトランジスタ１５０をターンオフする。従って、
容量ＣＰ１は、フルスケールの電圧ＯＵＴと、電圧ＶＲ
ＥＦとの間の差に比例する誤差補正電圧ＶＣＰ１を発生
する。
ングは、連続的なディジタル／アナログ変換期間１６１
の間の信号ＳＡＭＰ−ＩＮＶＥＲＳＥの誤差サンプリン
グ期間１６０中に行われる。誤差サンプリング期間１６
０の間に、サンプリング制御信号ＳＡＭＰのパルスがト
ランジスタ１４１をターンオンし、相補形のサンプリン
グ制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ
１４２をターンオフする。サンプリング期間１６０の間
に、全てのビットが論理ハイ状態にある語Ｗを生成する
ため、信号ＳＡＭＰが図１のメモリ２１の出力段（図示
しない）に供給される。信号ＳＡＭＰ−ＩＮＶＥＲＳＥ
は、誤差信号ＥＲＲＯＲが端子１４０に発生させられる
ようにトランジスタ１５０をターンオフする。従って、
容量ＣＰ１は、フルスケールの電圧ＯＵＴと、電圧ＶＲ
ＥＦとの間の差に比例する誤差補正電圧ＶＣＰ１を発生
する。
【００２５】サンプリング期間１６０の後に、サンプリ
ング制御信号ＳＡＭＰはトランジスタ１４１をターンオ
フし、サンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥ
は、トランジスタ１４２をターンオンする。従って、フ
ルスケールの電圧ＯＵＴの誤差を表わす容量ＣＰ１に蓄
積された電荷は、制御電圧ＶＣＰ２を発生する誤差積分
容量ＣＰ２に供給される。安定状態の動作において、電
圧ＶＣＰ２は、電圧ＶＲＥＦのレベルの電圧ＯＵＴに接
近した状態を保つ傾向がある。
ング制御信号ＳＡＭＰはトランジスタ１４１をターンオ
フし、サンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥ
は、トランジスタ１４２をターンオンする。従って、フ
ルスケールの電圧ＯＵＴの誤差を表わす容量ＣＰ１に蓄
積された電荷は、制御電圧ＶＣＰ２を発生する誤差積分
容量ＣＰ２に供給される。安定状態の動作において、電
圧ＶＣＰ２は、電圧ＶＲＥＦのレベルの電圧ＯＵＴに接
近した状態を保つ傾向がある。
【００２６】クランプトランジスタ１５０は、期間１６
０を除いた全ての時間に導通する。従って、サンプリン
グ期間１６０の外側で、端子１４０に発生された信号
は、ノイズ信号の容量ＣＰ１及びＣＰ２への導入を防止
するように、一定であるという利点が得られる。電圧Ｖ
ＣＰ２は、ソースフォロワーＮＭＯＳトランジスタ１４
３を介して、抵抗Ｒ１とＮＭＯＳトランジスタ１４４の
直列配置により形成された電圧・電流変換器に結合され
る。トランジスタ１４４は、ゲート電極がドレイン電極
に接続される。トランジスタ１４４のドレイン／ゲート
は、電流ミラー配置を形成するため、ＮＭＯＳトランジ
スタ１４５のゲートに接続される。トランジスタ１４５
内の電流Ｉ１４５は、制御電圧ＶＣＰ２に比例する。電
流Ｉ１４５は、トランジスタ１１１内の和電流Ｉ１１１
として流れるように、トランジスタ１４７において一定
電流Ｉ１４７と加算された可変電流である。電流Ｉ１４
７は、トランジスタ１４６を流れる電流Ｉ１４６により
電流ミラーの方法で確定される。電流Ｉ１１１は、電流
ミラーの方法で各電流Ｉ１１０を制御する。
０を除いた全ての時間に導通する。従って、サンプリン
グ期間１６０の外側で、端子１４０に発生された信号
は、ノイズ信号の容量ＣＰ１及びＣＰ２への導入を防止
するように、一定であるという利点が得られる。電圧Ｖ
ＣＰ２は、ソースフォロワーＮＭＯＳトランジスタ１４
３を介して、抵抗Ｒ１とＮＭＯＳトランジスタ１４４の
直列配置により形成された電圧・電流変換器に結合され
る。トランジスタ１４４は、ゲート電極がドレイン電極
に接続される。トランジスタ１４４のドレイン／ゲート
は、電流ミラー配置を形成するため、ＮＭＯＳトランジ
スタ１４５のゲートに接続される。トランジスタ１４５
内の電流Ｉ１４５は、制御電圧ＶＣＰ２に比例する。電
流Ｉ１４５は、トランジスタ１１１内の和電流Ｉ１１１
として流れるように、トランジスタ１４７において一定
電流Ｉ１４７と加算された可変電流である。電流Ｉ１４
７は、トランジスタ１４６を流れる電流Ｉ１４６により
電流ミラーの方法で確定される。電流Ｉ１１１は、電流
ミラーの方法で各電流Ｉ１１０を制御する。
【００２７】電圧ＯＵＴとＶＲＥＦとの間の差又は誤差
は、電流Ｉ１４５を発生するので、電流Ｉ１１１が変化
する。従って、各電流Ｉ１１０に変化が生じる。かくし
て、電流Ｉ１１０の誤差はサーボループの形で補正され
る。誤差は所定のサンプリング期間１６０中に少なくと
も部分的に補正される。大きい誤差は完全な補正のため
数個のサンプリング期間を必要とする。
は、電流Ｉ１４５を発生するので、電流Ｉ１１１が変化
する。従って、各電流Ｉ１１０に変化が生じる。かくし
て、電流Ｉ１１０の誤差はサーボループの形で補正され
る。誤差は所定のサンプリング期間１６０中に少なくと
も部分的に補正される。大きい誤差は完全な補正のため
数個のサンプリング期間を必要とする。
【００２８】新規の特徴によれば、各Ｄ／Ａ変換器２３
の誤差は同じ基準電圧ＶＲＥＦを用いて補正される。従
って、Ｄ／Ａ変換器２３の間の抵抗Ｒの値、又は、電流
Ｉ１１０の値の差は、フルスケールの電圧ＯＵＴの一致
に著しい影響を与えることがない。電流Ｉ１１０は零ス
ケールで零であるため、零スケールの電圧ＯＵＴは、抵
抗Ｒ又は電流Ｉ１１０による著しい影響を受けない。各
Ｄ／Ａ変換器２３において電流Ｉ１１０は互い一致する
ので、語Ｗのあらゆる中間値で精度が維持される。Ｄ／
Ａ変換器２３の各トランジスタは、バイポーラトランジ
スタ技術を用いて実装してもよい。
の誤差は同じ基準電圧ＶＲＥＦを用いて補正される。従
って、Ｄ／Ａ変換器２３の間の抵抗Ｒの値、又は、電流
Ｉ１１０の値の差は、フルスケールの電圧ＯＵＴの一致
に著しい影響を与えることがない。電流Ｉ１１０は零ス
ケールで零であるため、零スケールの電圧ＯＵＴは、抵
抗Ｒ又は電流Ｉ１１０による著しい影響を受けない。各
Ｄ／Ａ変換器２３において電流Ｉ１１０は互い一致する
ので、語Ｗのあらゆる中間値で精度が維持される。Ｄ／
Ａ変換器２３の各トランジスタは、バイポーラトランジ
スタ技術を用いて実装してもよい。
【図１】本発明の一面を具体化する自己較正されたＤ／
Ａ変換器を含む液晶表示装置を表わす図である。
Ａ変換器を含む液晶表示装置を表わす図である。
【図２】図１の自己較正されたＤ／Ａ変換器の中の一つ
を詳細に示す図である。
を詳細に示す図である。
１１ アナログ回路 １２ アンテナ １３，１１０ｂ ライン １４ アナログ／ディジタル変換器 １６ 液晶アレイ １６ａ 液晶セル １７ データライン １８ 選択ライン １９ 出力バス ２１ メモリ ２２ 出力ライン ２３ ディジタル／アナログ変換器 ２４ 比較器 ３１ ライン ６０ 選択ラインスキャナ １００ デマルチプレクサ及びデータラインドライバ １１０ 非開閉電流源トランジスタ １１０ａ 共通ライン １１１ 電流制御ＰＭＯＳトランジスタ １１３，１１４ ＰＭＯＳスイッチトランジスタ １１６ ＮＭＯＳトランジスタ １１７ 電流ミラー配置 １１８ 接地基準端子 １２０ 開閉電流源 １２１，１２２ インバータゲート １２４ 反転端子 １２５ 反転増幅器 １２６，１４０ 出力端子 １３０ 自己較正回路 １３１ 差動誤差増幅器 １３２，１３３，１３５ ＰＭＯＳトランジスタ １３４，１３６，１４７ トランジスタ １３７ 電流制御抵抗 １３８，１３９ ＮＭＯＳ負荷トランジスタ １４１，１４２ スイッチングＮＭＯＳトランジスタ １４３ ソースフォロワーＮＭＯＳトランジスタ １４４，１４５ ＮＭＯＳトランジスタ １５０ クランプトランジスタ １５１ 接合端子 １６０ 誤差サンブリング期間 １６１ ディジタル／アナログ変換期間 ＭＮ６ 出力トランジスタ
Claims (1)
- 【請求項１】 ビデオ表示機器の複数のデータラインド
ライバに供給される複数のアナログ出力信号を発生する
複数のディジタル／アナログ変換器であって、 所定の開閉回路網が、入力データ語のビットの重みに従
って対応するアナログ出力信号を生成するため、所定の
ディジタル／アナログ変換器と関係し、対応する入力デ
ータ語に応答する複数の開閉回路網と、 基準レベルの基準信号のソースと、 サーボループの形で上記所定のディジタル／アナログ変
換器の上記出力信号を自動的に調整するため、上記所定
のディジタル／アナログ変換器の上記開閉回路網に接続
された上記所定のディジタル／アナログ変換器と関係し
た各誤差信号を上記複数のディジタル／アナログ変換器
の夫々に発生させるべく同一の基準信号が使用されるよ
うに、所定の比較器が、上記基準信号と、上記所定のデ
ィジタル／アナログ変換器の上記アナログ出力信号を表
わす信号との間の差に従って誤差信号を発生するため、
上記所定のディジタル／アナログ変換器と関係し、か
つ、上記基準信号と、上記所定のディジタル／アナログ
変換器の上記アナログ出力信号を表わす信号とに応答す
る複数の比較器とからなるディジタル／アナログ変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57717295A | 1995-12-22 | 1995-12-22 | |
| US577172 | 1995-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198015A true JPH09198015A (ja) | 1997-07-31 |
| JP4118355B2 JP4118355B2 (ja) | 2008-07-16 |
Family
ID=24307563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33872696A Expired - Fee Related JP4118355B2 (ja) | 1995-12-22 | 1996-12-18 | ビデオ表示装置用の自動較正されたディジタル／アナログ変換器 |
Country Status (10)
| Country | Link |
|---|---|
| EP (2) | EP0780986B1 (ja) |
| JP (1) | JP4118355B2 (ja) |
| KR (1) | KR100513906B1 (ja) |
| CN (1) | CN1204690C (ja) |
| CA (1) | CA2191510C (ja) |
| DE (1) | DE69634354T2 (ja) |
| ES (1) | ES2236727T3 (ja) |
| MY (1) | MY121974A (ja) |
| SG (1) | SG101915A1 (ja) |
| TW (1) | TW331679B (ja) |
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|---|---|---|---|---|
| JP2000276108A (ja) * | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | アクティブ型ｅｌ表示装置 |
| JP2007187714A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
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| KR100480562B1 (ko) * | 1996-12-23 | 2005-05-16 | 삼성전자주식회사 | 디지탈-아날로그변환장치의풀스케일전류조정회로 |
| DE19807856A1 (de) * | 1998-02-25 | 1999-08-26 | Philips Patentverwaltung | Schaltungsanordnung mit Strom-Digital-Analog-Konvertern |
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| CN100342416C (zh) * | 2004-04-22 | 2007-10-10 | 友达光电股份有限公司 | 用于有机发光二极管显示器的数据驱动电路 |
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| EP2894944A1 (en) | 2014-01-14 | 2015-07-15 | Dialog Semiconductor GmbH | Method for improving the accuracy of an exponential current digital-to-analog (IDAC) using a binary-weighted MSB |
| EP2894943B1 (en) | 2014-01-14 | 2020-02-26 | Dialog Semiconductor (UK) Limited | An apparatus for improving the accuracy of an exponential current digital-to-analog (IDAC) using a binary-weighted MSB |
| KR102591191B1 (ko) * | 2021-12-29 | 2023-10-20 | 한국과학기술원 | 디지털 유사 아날로그 저전압 강하 레귤레이터 |
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| EP0061199B1 (en) * | 1981-03-25 | 1988-09-07 | Hitachi, Ltd. | Digital-to-analog converter |
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